KR20070078190A - Method of fabricating the metal interconnection in semiconductor device - Google Patents

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Abstract

A method for forming a metal line of a semiconductor device is provided to improve a gap-fill capability and to enhance characteristics of the device by depositing an oxide layer at a gap between metal lines without the generation of voids or cracks. A metal line stack is formed on a semiconductor substrate(100). The metal line stack is composed of a lower metal line layer(120), a metal line contact(130) and an upper metal line layer(140). An end portion of the upper metal line layer is removed from the resultant structure by an etching process. An oxide layer is deposited at a predetermined portion between metal line stacks. The lower and upper metal line layers contain one or more of Ti and TiN. The metal line contact contains Al.

Description

반도체 소자의 금속배선 형성방법{Method of fabricating the metal interconnection in semiconductor device}Method of fabricating the metal interconnection in semiconductor device

도 1 내지 도 2는 종래 반도체 소자의 금속배선 형성방법을 설명하기 위해 개략적으로 도시한 단면도이다. 1 to 2 are cross-sectional views schematically illustrating a metal wiring forming method of a conventional semiconductor device.

도 3 내지 도 4는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위해 개략적으로 도시한 단면도이다. 3 to 4 are cross-sectional views schematically illustrating a method for forming metal wirings of a semiconductor device according to an embodiment of the present invention.

본 발명은 반도체 제조용 소자의 제조방법에 관한 것으로, 특히, 금속 배선 형성 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a device for semiconductor manufacturing, and more particularly, to a metal wiring forming method.

일반적으로 반도체소자를 제조하는데 있어서, 능동소자들 및/또는 수동소자들을 반도체 기판에 형성한 후에는 그 소자들 위에 외부와 신호전송을 위한 금속배선막을 형성하여야 한다. 한편 반도체 소자의 집적도가 증가함에 따라 금속 배선막들은 다층형태로 형성될 수도 있다. 이와 같은 다층 형태의 금속배선막들 사이에는 금속간 절연막이 개재되며, 금속배선막들 사이의 전기적 연격은 금속간 절연막을 관통하는 금속콘택에 의해 이루어진다. In general, in manufacturing a semiconductor device, after active elements and / or passive devices are formed on a semiconductor substrate, a metal wiring film for signal transmission with the outside must be formed on the devices. Meanwhile, as the degree of integration of semiconductor devices increases, the metal wiring films may be formed in a multilayer form. An intermetallic insulating film is interposed between the multilayered metal wiring films, and electrical interconnection between the metal wiring films is made by a metal contact penetrating the intermetallic insulating film.

도 1 내지 도2 는 종래 반도체 소자의 금속배선 형성방법을 설명하기 위해 개략적으로 도시한 단면도이다. 1 to 2 are cross-sectional views schematically illustrating a metal wiring forming method of a conventional semiconductor device.

특히 금속배선의 스택(stack)구조가 Ti를 포함하는 상부금속배선층, Al을 포함하는 금속콘택층 및 Ti를 포함하는 하부금속배선층을 갖도록 순차적으로 형성될 경우 플루오르(Fluorine) 계열 물질로 건식 식각을 하고 있다. In particular, when the stack structure of the metal wiring is sequentially formed to have an upper metal wiring layer including Ti, a metal contact layer including Al and a lower metal wiring layer including Ti, dry etching is performed using a fluorine-based material. Doing.

그런데 플루오르는 TiN의 경우 Al과 반응을 더 잘하는 특성을 갖고 있어서 Al로 이루어진 금속콘택층의 상부가 TiN으로 이루어진 상부금속배선층 보다 더 식각되는 언더컷(undercut)현상이 발생할 수 있다. However, fluorine has a property of reacting with Al better in TiN, so an undercut phenomenon may occur in which the upper portion of the metal contact layer made of Al is more etched than the upper metal wiring layer made of TiN.

도 1은 언더컷 현상이 나타난 종래 반도체 소자의 금속배선을 설명하기 위한 단면도로서, 반도체 기판(10) 상에 하부금속배선층(20)을 형성하고, 그 위에 Al을 포함하는 금속콘택층(30) 및 상부금속배선층(40)을 갖도록 형성된 것이다.  1 is a cross-sectional view illustrating a metal wiring of a conventional semiconductor device in which an undercut phenomenon occurs. A metal contact layer 30 including Al is formed on a semiconductor substrate 10, and a lower metal wiring layer 20 is formed thereon. It is formed to have an upper metal wiring layer 40.

하부금속배선층(20)과 상부금속배선층(40)은 TiN과 Ti가 순차적으로 형성될 수 있다. 이때 플루오르(Fluorine) 계열 물질로 건식 식각을 수행 할 경우, Al로 이루어진 금속콘택층(30)의 상부에 도면 부호 31로 표시한 바와 같이 금속콘택층(30)의 일부가 상부금속배선층(40) 보다 더 식각되는 언더컷(undercut)현상이 발생된 상태이다. The lower metal wiring layer 20 and the upper metal wiring layer 40 may be formed of TiN and Ti sequentially. In this case, when dry etching is performed using a fluorine-based material, a portion of the metal contact layer 30 is partially formed on the upper portion of the metal contact layer 30, as indicated by reference numeral 31 on the upper portion of the metal contact layer 30 made of Al. Undercut phenomenon that is more etched has occurred.

도 2는 도 1과 같은 프로파일(profile)을 갖는 금속배선 스택 상에 고밀도플라즈마(HDP : High Density Plasma)로 산화막(50)을 형성한 것이다. 좌측은 이상적인 에칭 프로파일에 의한 금속배선 스택이고, 우측은 언더컷(undercut)현상이 발생된 에칭 프로파일에 의한 금속 배선 스택일 수 있다. FIG. 2 illustrates an oxide film 50 formed of a high density plasma (HDP) on a metal wiring stack having a profile as shown in FIG. 1. The left side may be a metal wiring stack by an ideal etching profile, and the right side may be a metal wiring stack by an etching profile in which an undercut phenomenon occurs.

도 2를 참조하면, 언터컷현상이 발생된 상태의 금속배선 스택에 고밀도플라즈마(HDP : High Density Plasma)로 산화막을 증착 형성할 경우, 도 1에 31로 표시했던 언더컷 영역에 보이드(void)(32)가 발생될 수 있다. Referring to FIG. 2, when an oxide film is deposited by a high density plasma (HDP: High Density Plasma) on a metal wiring stack in which an undercut phenomenon occurs, voids are formed in an undercut region indicated by 31 in FIG. 1. 32) may occur.

또 HDP 방식으로 산화막을 증착 형성하면서 패턴이 인접해서 형성될 경우, 금속배선에 가해지는 스트레스(stress)가 발생하게 된다. 그런데 이 스트레스가 보이드(32) 영역으로 집중되어 크랙(crack)이 발생되거나 금속콘택층(30)인 Al이 누출되어 갭필(gap fill)이 불량해 질 수 있다. In addition, when patterns are formed adjacent to each other while the oxide film is deposited by HDP, stress is applied to the metal wiring. However, the stress may be concentrated in the void 32 region to cause cracks, or Al, which is the metal contact layer 30, may leak, resulting in poor gap fill.

이에 따라 금속배선 공정에서 언터컷현상을 감소시킬 수 있는 방법이 요구되고 있다. Accordingly, there is a demand for a method capable of reducing the undercut phenomenon in the metallization process.

본 발명이 이루고자 하는 기술적 과제는, 금속배선 사이를 HDP로 산화막을 증착할 경우 갭필(gap fill)을 개선시킬 수 있는 반도체 소자의 금속배선 형성방법을 제시하는 데 있다. SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method for forming metal wirings of a semiconductor device, which may improve a gap fill when an oxide film is deposited with HDP between metal wirings.

상기의 기술적 과제를 달성하기 위한 본 발명은, 반도체 기판 상에 하부금속배선층, 금속배선콘택, 및 상부금속배선층을 순차적으로 형성하여 이루어지는 금속배선 스택을 형성하는 단계, 상기 상부금속배선층의 끝단을 식각하여 제거하는 단계, 및 금속배선 스택 사이에 산화막을 증착하는 단계를 포함하는 반도체 소자의 금속배선 형성방법을 제시한다. The present invention for achieving the above technical problem, forming a metal wiring stack formed by sequentially forming a lower metal wiring layer, a metal wiring contact, and an upper metal wiring layer on a semiconductor substrate, etching the end of the upper metal wiring layer It provides a method of forming a metal wiring of the semiconductor device comprising the step of removing by, and depositing an oxide film between the metal wiring stack.

상기 하부금속배선층과 상부금속배선층은 Ti와 TiN 중 하나 이상을 포함하고, 금속배선콘택은 Al을 포함할 수 있다. The lower metal wiring layer and the upper metal wiring layer may include at least one of Ti and TiN, and the metal wiring contact may include Al.

상기 상부금속배선층의 상부 에지를 식각하여 제거하는 단계는 He 가스로 만 식각하는 제1식각단계, 및 He 가스에 SiH4 가스와 O2 가스를 더 포함하여 식각하는 제2식각단계로 이루어지는 것일 수 있다. Etching and removing the upper edge of the upper metallization layer may include a first etching step of etching only with He gas, and a second etching step of additionally including SiH 4 gas and O 2 gas in the He gas. have.

상기 He 가스는 500sccm - 700sccm이 유지되도록 공급할 수 있다. The He gas may be supplied to maintain 500sccm-700sccm.

상기 제1식각단계는 높은 LF 전압을 인가하는 라디칼 및 이온 생성단계, 및The first etching step is a radical and ion generating step of applying a high LF voltage, and

HF 바이어스 전압을 인가하는 식각단계로 이루어질 수 있다. The etching step may be performed by applying the HF bias voltage.

상기 LF전압은 3500W - 4500W이고, HF전압은 2500W - 3500W로 공급할 수 있다. The LF voltage is 3500W-4500W, HF voltage can be supplied to 2500W-3500W.

후면(backside)에서 공급되는 He 가스의 압력을 5-8Torr로 유지하게 할 수 있다. It is possible to maintain the pressure of the He gas supplied from the backside to 5-8 Torr.

이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나 본 발명의 범위가 아래에서 상술하는 실시예로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것으로 해석되는 것이 바람직하다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, it should not be construed that the scope of the present invention is limited by the embodiments described below. Embodiments of the invention are preferably interpreted to be provided to more completely explain the present invention to those skilled in the art.

도 3 내지 도 4는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위해 개략적으로 도시한 단면도이다. 3 to 4 are cross-sectional views schematically illustrating a method for forming metal wirings of a semiconductor device according to an embodiment of the present invention.

도 3을 참조하면, 반도체 기판(100) 상에 하부금속배선층(120), 금속배선콘택(130), 및 상부금속배선층(140)을 순차적으로 형성하여 금속배선 스택을 형성한다. Referring to FIG. 3, the metallization stack is formed by sequentially forming the lower metallization layer 120, the metallization contact 130, and the upper metallization layer 140 on the semiconductor substrate 100.

이때 반도체 기판(100)은 실리콘 기판일 수 있다. 하부금속배선층(120)과 상부금속배선층(140)은 Ti와 TiN 중 하나 이상을 포함하고, 금속배선콘택(130)은 Al을 포함할 수 있다. In this case, the semiconductor substrate 100 may be a silicon substrate. The lower metallization layer 120 and the upper metallization layer 140 may include at least one of Ti and TiN, and the metallization contact 130 may include Al.

즉, 반도체 기판(100)상에 Ti와 TiN으로 형성된 하부금속배선층(120)을 형성하고, 그 위에 Al을 포함하는 금속배선콘택(130)을 형성한다. 그 위에 TiN과 Ti로 이루어진 상부금속배선(140)을 순차적으로 형성하여 금속배선스택을 형성할 수 있다. 이와 같이 금속배선스택을 형성하는 공정 중에서 선택적 식각이 이루어지는데 주로 플루오르(Fluorine)계열의 식각물질로 건식 식각(dry etch)을 수행할 수 있다. That is, the lower metal wiring layer 120 formed of Ti and TiN is formed on the semiconductor substrate 100, and the metal wiring contact 130 including Al is formed thereon. The upper metal wiring 140 formed of TiN and Ti may be sequentially formed thereon to form a metal wiring stack. As such, selective etching may be performed in the process of forming the metal wiring stack, and dry etching may be mainly performed using a fluorine-based etching material.

이때 플루오르는 TiN보다 Al과 반응성이 더 우수하기 때문에 비록 상부금속배선층(140)에 의해 가려졌다고 할지라도 상부금속배선층(140)의 하부에 있는 금속배선콘택(130)과 더 많은 반응이 이루어진다. 그래서 금속배선콘택(130) 상단의 측면이 일부 제거될 수 있다. 도면에서 131로 표시한 영역이다. At this time, since fluorine is more reactive with Al than TiN, even though it is obscured by the upper metal wiring layer 140, more reaction occurs with the metal wiring contact 130 below the upper metal wiring layer 140. Thus, the side of the upper portion of the metal wiring contact 130 may be partially removed. This is the area indicated by 131 in the figure.

따라서 본 발명에서는 이 상부금속배선층(140)의 상부 에지를 식각하여 제거함으로 금속배선콘택(130)의 측면이 상부금속배선층(140)에 의해 가려지지 않게 할 수 있다. Therefore, in the present invention, the upper edge of the upper metal wiring layer 140 may be etched and removed to prevent the side surface of the metal wiring contact 130 from being covered by the upper metal wiring layer 140.

먼저, 상부금속배선층(140)의 상부 에지를 식각하여 제거하는 단계는 He 가 스로 만 식각하는 제1식각단계, 및 He 가스에 SiH4 가스와 O2 가스를 더 포함하여 식각하는 제2식각단계로 이루어지는 것일 수 있다. First, the step of etching and removing the upper edge of the upper metal wiring layer 140 includes a first etching step of etching only He gas, and a second etching step of etching further including SiH 4 gas and O 2 gas in the He gas. It may be made of.

이때 He 가스는 500sccm - 700sccm이 유지되도록 공급하는 것이 바람직하다. At this time, He gas is preferably supplied to maintain 500sccm-700sccm.

또한 제1식각단계는 높은 LF(low frequency) 전압을 인가하여 라디칼 및 이온이 생성되게 하고, 그 이후에 HF(high frequency) 바이어스 전압을 인가하여 생성된 라디칼 및 이온이 반도체 기판(100)을 향하여 이동하게 함으로 상부금속배선층(140)의 상부 에지를 식각할 수 있게 된다. 즉, 상부금속배선층(140) 상부의 에지가 일부 제거되므로 금속배선콘택(130) 상단에서 상부금속배선층(140)에 의해 가려지던 부분이 감소하게 되어 언더컷(undercut)현상을 방지할 수 있게 된다. In addition, in the first etching step, radicals and ions are generated by applying a high frequency (LF) voltage, and then radicals and ions generated by applying a high frequency (HF) bias voltage are directed toward the semiconductor substrate 100. By moving, the upper edge of the upper metallization layer 140 can be etched. That is, since the edge of the upper portion of the upper metal wiring layer 140 is partially removed, the portion covered by the upper metal wiring layer 140 at the top of the metal wiring contact 130 is reduced, thereby preventing undercut phenomenon.

LF전압은 3500W - 4500W이고, HF전압은 2500W - 3500W로 공급하는 것이 바람직하다. The LF voltage is 3500W-4500W, and the HF voltage is preferably supplied at 2500W-3500W.

위와 같이 상부금속배선층(140)의 에지를 제거한 후 금속배선 스택 사이에 산화막(150)을 HDP로 증착하여 채우게 된다. After removing the edge of the upper metal wiring layer 140 as described above, the oxide film 150 is deposited by HDP between the metal wiring stacks.

이때 식각이 이루어지는 반도체 소자 제조장치, 예컨대 챔버 내측으로 상술한 가스를 비롯한 공정에 필요한 여러 가스들이 다양한 방법으로 공급될 수 있다. 이와 같이 공급되는 가스 중 He 가스를 5-8Torr의 압력이 유지되도록 공급하면서 반도체 기판(100)의 후면(backside)에서 공급되도록 할 수 있다. 이렇게 반도체 기판(100)의 후면에서 He 가스를 공급함에 의해 반도체 기판(100)을 쿨링(cooling) 시키면서 산화막(150)을 증착할 수 있다.In this case, various gases required for the process, including the above-described gas, may be supplied to the semiconductor device manufacturing apparatus, for example, the chamber, which is etched. As such, the He gas may be supplied from the backside of the semiconductor substrate 100 while supplying a He gas of 5-8 Torr. The oxide film 150 may be deposited while cooling the semiconductor substrate 100 by supplying the He gas from the rear surface of the semiconductor substrate 100.

지금까지 설명한 바와 같이, 본 발명은 금속배선 사이를 HDP로 산화막을 증착할 경우에도 보이드(void) 또는 크랙(crack)의 발생이 감소되므로 갭필(gap fill)이 개선된다. 따라서 반도체 소자의 특성이 향상된다. As described above, the present invention improves the gap fill because the generation of voids or cracks is reduced even when the oxide film is deposited in HDP between metal wirings. Therefore, the characteristics of the semiconductor device are improved.

이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다. As mentioned above, although this invention was demonstrated in detail through the specific Example, this invention is not limited to this, It is clear that the deformation | transformation and improvement are possible by the person of ordinary skill in the art within the technical idea of this invention.

Claims (7)

반도체 기판 상에 하부금속배선층, 금속배선콘택, 및 상부금속배선층을 순차적으로 형성하여 이루어지는 금속배선 스택을 형성하는 단계;Forming a metal wiring stack formed by sequentially forming a lower metal wiring layer, a metal wiring contact, and an upper metal wiring layer on a semiconductor substrate; 상기 상부금속배선층의 끝단을 식각하여 제거하는 단계; 및Etching away the end of the upper metal wiring layer; And 금속배선 스택 사이에 산화막을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법. And depositing an oxide film between the metallization stacks. 제 1 항에 있어서, 상기 하부금속배선층과 상부금속배선층은 Ti와 TiN 중 하나 이상을 포함하고, 금속배선콘택은 Al을 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법. The method of claim 1, wherein the lower metal wiring layer and the upper metal wiring layer comprise at least one of Ti and TiN, and the metal wiring contact comprises Al. 제 1 항에 있어서, 상기 상부금속배선층의 상부 에지를 식각하여 제거하는 단계는 The method of claim 1, wherein the etching of the upper edge of the upper metallization layer is performed. He 가스로 만 식각하는 제1식각단계; 및A first etching step of etching only with He gas; And He 가스에 SiH4 가스와 O2 가스를 더 포함하여 식각하는 제2식각단계로 이루어지는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법. And forming a second etching step of etching the He gas by further including SiH 4 gas and O 2 gas. 제 3 항에 있어서, 상기 He 가스는 500sccm - 700sccm이 유지되도록 공급하 는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법. The method of claim 3, wherein the He gas is supplied to maintain 500 sccm-700 sccm. 제 3 항에 있어서, The method of claim 3, wherein 상기 제1식각단계는 높은 LF 전압을 인가하는 라디칼 및 이온 생성단계; 및The first etching step is a radical and ion generating step of applying a high LF voltage; And HF 바이어스 전압을 인가하는 식각단계로 이루어지는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법. And forming an etching step of applying an HF bias voltage. 제 5 항에 있어서, The method of claim 5, LF전압은 3500W - 4500W이고, HF전압은 2500W - 3500W인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법. LF voltage is 3500W-4500W, HF voltage is 2500W-3500W metal wiring forming method of a semiconductor device. 제 3 항에 있어서, 후면(backside)에서 공급되는 He 가스의 압력은 5-8Torr로 유지하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법. 4. The method of claim 3, wherein the pressure of the He gas supplied from the backside is maintained at 5-8 Torr.
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