KR20070076972A - 전계 방출 표시 장치 및 그의 제조방법 - Google Patents

전계 방출 표시 장치 및 그의 제조방법 Download PDF

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Abstract

본 발명은 전계 방출 표시 장치 및 그의 제조방법이 제공된다. 본 발명의 일 실시예에 따른 전계 방출 표시 장치는 하부기판 상에 형성되는 제 1 캐소드 전극, 제 1 캐소드 전극 상에 형성되는 저항층 및 저항층을 덮는 영역에 형성되어 저항층의 손상을 방지하는 제 2 캐소드 전극, 제 2 캐소드 전극 상에 형성되는 절연층, 절연층 상에 형성된 게이트 전극 및 절연층 및 게이트 전극에 형성된 개구부 내의 제 2 캐소드 전극 상에 형성되어 전자를 방출하는 에미터를 포함한다. 본 발명의 일 실시예에 따른 전계 방출 표시 장치의 제조방법은 하부기판 상에 제 1 캐소드 전극을 형성하는 단계, 제 1 캐소드 전극 상에 저항층을 형성하는 단계, 저항층을 덮는 영역에 제 2 캐소드 전극을 형성하는 단계 및 제 2 캐소드 전극 상에 절연층, 게이트 전극 및 에미터를 형성하는 단계를 포함한다.
전계 방출 표시 장치, 에미터, 캐소드 전극

Description

전계 방출 표시 장치 및 그의 제조방법{Appratus for Field Emission Display and Method for fabricating thereof}
도 1은 본 발명에 따른 전계 방출 표시 장치의 개략도이다.
도 2는 본 발명에 따른 전계 방출 표시 장치의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 전계 방출 표시 장치의 하부 전극 구조의 단면도이다.
도 4a 내지 도 4g는 본 발명의 일 실시예에 따른 전계 방출 표시 장치의 제조 공정 단계별 각각의 단면도들이다.
(도면의 주요부분에 대한 부호의 설명)
200: 하부기판 210: 제 1 캐소드 전극
220: 저항층 230: 제 2 캐소드 전극
240: 절연층 250: 게이트 전극
260: 에미터
본 발명은 전계 방출 표시 장치 및 그의 제조방법에 관한 것으로, 더욱 상세 하게는 저항층과 절연층의 반응을 억제할 수 있는 전계 방출 표시 장치 및 그의 제조방법에 관한 것이다.
정보통신 기술의 발달과 더불어 멀티미디어 시대가 본격적으로 도래함에 따라 디스플레이의 중요성이 어느 때보다도 강조되고 있다. 이에 따라 경량, 박형, 저 소비전력, 고품질의 평판 디스플레이 개발이 요구되고 있다.
현재 개발 혹은 양산 중인 평판 디스플레이에는 PDP, LCD, VFD, FED, OLED, ELD 등이다. 그러나 가격과 화질면에서 CRT는 여전히 평판 디스플레이와 견주어도 경쟁력이 있다.
최근 전계 방출현상을 이용한 소자를 디스플레이 분야에 적용하여 thin CRT를 개발하려는 시도가 본격적으로 이루어지고 있다. 이것은 박형이면서도 기존의 CRT와 우수한 특성의 화질을 제공하기 때문이다.
일반적으로 전계 방출 소자는 인가된 전압에 의하여 에미터로부터 전자가 진공 중으로 방출되는 현상을 이용하는 소자이다. 여기에서 에미터는 전자총 역할을 하며, 열에 의한 전자의 방출과 달리, 열을 수반하지 않기 때문에 전계 방출 소자는 냉음극(cold cathode) 소자의 특성을 갖는다.
전계 방출 소자에서 에미터는 화소 단위인 픽셀(pixel)과 일대일로 대응되게 하부기판(cathode plate) 전면에 걸쳐서 형성된다.
그러나 전계 방출 소자는 CRT와는 달리 상부기판과 하부기판 사이의 좁은 공간을 고진공으로 유지해야 하기 때문에 실용화를 위해서는 무엇보다도 신뢰성 문제가 먼저 해결이 되어야 한다. 전계 방출 소자에서 화질과 직접적인 관계가 있는 신 뢰성으로 필히 확보해야 할 특성으로는 전 영역에 걸친 전자방출의 균일성이다. 전계 방출 소자에서 에미터 구조가 일단 결정되면 전 영역에 걸친 공간적인 전자 방출의 균일성이 중요해진다. 이는 인간의 시각 능력의 주체인 눈이 지니는 높은 공간 주파수 패턴과 날카로운 경계선들에 대한 높은 감도 능력 때문이다.
전계 방출 소자에서 모든 화소에 걸쳐서 전자방출의 균일성을 확보하기 위하여 캐소드 전극 아래에 저항층(resistive layer)을 형성한다. 이 저항층은 네가티브 피드백(negative feedback)에 의하여 화소 사이의 전반적인 균일성을 높이는 역할을 하며, 행과 열의 단락을 방지하여 소자의 신뢰성을 높이는 역할을 한다.
그러나, 이러한 저항층 상에 절연층을 형성 시 절연층과 저항층과의 반응에 의해 산화문제가 발생하게 되어 저항층을 변성시키게 되어 절연층 에칭 시 발생하는 바닥 잔류물과 함께 저항층에 형성된 에미터의 모양을 불균일하게 만든다.
또한, 전기적 접촉을 이루기 위하여 캐소드 전극 상의 저항층을 제거하게 되는 데, 캐소드 전극과 저항층의 경계면에서 에칭에 의해 캐소드 전극의 손상을 받게 되고, 이어지는 절연층 에칭시에도 캐소드 전극 상부에 손상을 받아 전기적으로 불안정하게 되어 쇼트불량이 발생되는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 저항층과 절연층의 반응을 억제할 수 있는 전계 방출 표시 장치를 제공하고자 하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상술한 전계 방출 표시 장치의 제조 방법을 제공하고자 하는 데 있다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 전계 방출 표시 장치는 하부기판 상에 형성되는 제 1 캐소드 전극, 제 1 캐소드 전극 상에 형성되는 저항층 및 저항층을 덮는 영역에 형성되어 저항층의 손상을 방지하는 제 2 캐소드 전극, 제 2 캐소드 전극 상에 형성되는 절연층, 절연층 상에 형성된 게이트 전극 및 절연층 및 상기 게이트 전극에 형성된 개구부 내의 상기 제 2 캐소드 전극 상에 형성되어 전자를 방출하는 에미터를 포함한다.
또한, 저항층은 a-Si 인 것이 바람직하다.
또한, 저항층의 두께는 1000Å~10000Å인 것이 바람직하다.
또한, 절연층은 유전체층 인 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 전계 방출 표시 장치의 제조방법은 하부기판 상에 제 1 캐소드 전극을 형성하는 단계, 제 1 캐소드 전극 상에 저항층을 형성하는 단계, 저항층을 덮는 영역에 제 2 캐소드 전극을 형성하는 단계 및 제 2 캐소드 전극 상에 절연층, 게이트 전극 및 에미터를 형성하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있 다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
이하, 본 발명의 바람직한 실시예에 따른 전계 방출 표시 장치에 대하여 도 1 내지 도 3을 참조하여 상세히 설명한다.
도 1은 본 발명에 따른 전계 방출 표시 장치의 개략도이다. 도 1에 도시된 바와 같이, 본 발명에 따른 전계 방출 표시 장치는 풀 컬러(full color)의 표시 장치로 되어 있고, 예를 들면, 스트라이프(stripe) 형상으로 형성된 R(120R), G(120G), B(120B) 형광체가 상부기판(100)의 내면에 형성되어 있고, 상부 기판(100)과 R, G, B 형광체의 사이에는 애노드(Anode) 전압을 인가하기 위하여 투명전극의 일종인 ITO 애노드 전극층(110)이 형성되어 있다.
또, 전자 방출부가 형성되는 하부기판(200)에는 다수의 전계 방출 캐소드로 이루어지는 FEC(Field Emission Cathode; 전계 방출 캐소드) 어레이가 형성되어 있는 데, 이 FEC 어레이로 부터는 전자가 방출되고 이 방출된 애노드 전극(110)에 의하여 포착되는 것으로, 포착된 애노드 전극(110)에 포착된 형광체가 발광하도록 되어 있다.
여기서, 전계 방출에 대하여 개략 설명하면, 금속 또는 반도체 표면의 인가전압을 109 (V/m) 정도로 하면, 터널링 효과에 의해 전자가 전위 장벽을 통과하여 상온에서도 진공 중에 전자 방사가 행해지도록 된다. 이를 전계 방출(Field Emission) 이라 부르고, 이와 같은 원리로 전자를 방사하는 캐소드를 전계 방출 캐소드(Field Emission Cathode), 혹은 전계 방출 소자라 부르고 있다.
또한, 각각의 FEC 어레이는 풀 컬러 표시를 위하여 R, G, B 형광체에 각각 대응되도록 하부기판(200)위에 형성되며 서로 직교하여 형성되어 있는 캐소드 전극(210, 220, 230)층 과 게이트 전극(250)에 의하여 매트릭스 형태로 구동된다. FEC 어레이로부터 방출된 전자는 적절한 방법으로 형성된 스페이서(Spacer; 290)에 의하여 소정 간격을 유지하여 이격 배향된 상부기판(100)으로 향하여 비상하여 간다.
이와 같은 동작을 가능하게 하기 위하여 상부기판(100)과 하부기판(200)과의 사이에 형성되는 공간은 진공분위기로 되어 있다. 그리고 진공분위기를 유지하기 위하여 상부기판(100)과 하부기판(200)과의 둘레 가장자리부가 시일재(sealant; 281)에 의해서 봉착된다. 일반적으로 애노드 전극(110)층과 제 2 캐소드 전극(230) 사이에는 전자의 가속을 위하여 약 수십V~수KV 의 전압이 인가된다.
도 2를 참조하여 전계 방출 표시 장치의 구조와 동작원리에 대해서 상세히 설명한다. 도 2는 본 발명에 따른 전계 방출 표시 장치의 단면도이다. 도 2에 도시된 바와 같이, 하부기판(200) 위에 캐소드 전극층(210, 220, 230)이 형성되어 있고, 그 위에 원추형으로 이루어진 전계의 발생에 의해 전자를 방출하는 다수개의 에미터(260)가 형성된다. 또한, 에미터(260)들 사이에는 이들 에미터를 각각 에워싸는 형태로 고립시키는 일체형의 절연층(240)이 형성되며, 이 절연층(240)의 상부에는 캐소드 전극층(210, 220, 230)과 대향하는 부분이 공통인 게이트 전극(250)이 형성된다.
또한, 상부기판(100)과 하부기판(200)은 형광층(120)과 에미터(260)가 마주하여 공간(280)을 이루도록 스페이서(290)에 의해 소정 간격, 예를 들면, 100 μm~ 3mm 정도가 이격되게 부착된다. 상기 스페이서(290)는 상부기판(100)과 하부기판(200)이 마주하여 공간(280)을 이루도록 다수개가 형성된다. 또한, 스페이서(290)는 유리, 산화물 또는 질화물을 포함하는 세라믹 등과 같은 경도가 크고 절연성이 좋은 물질이거나, 또는, 폴리아미드를 포함하는 폴리머 등과 같은 절연 물질로 이루어진다.
도 3을 참조하여 본 발명에 따른 전계 방출 표시 장치의 하부전극 구조에 대해서 상세히 설명하면 다음과 같다. 도 3은 본 발명의 일 실시예에 따른 전계 방출 표시 장치의 하부 전극 구조의 단면도이다. 도 3에 도시된 바와 같이, 본 발명의 일 실시예에 따른 전계 방출 표시 장치는 하부기판(200), 제 1 캐소드 전극(210)과, 저항층(220), 제 2 캐소드 전극(230)과, 절연층(240)과, 게이트 전극(250)과, 절연층(240) 및 게이트 전극(250)에 형성되는 개구부 내의 제 2 캐소드 전극(230)상에 형성된 에미터(260)를 포함한다.
여기에서, 제 1 캐소드 전극(210)은 하부기판(200)상에 ITO(Indium Tin Oxide)등을 사용하여 투명전도박막으로 형성되며, 1000Å 이상을 스퍼터링법 등으로 형성한다.
그리고, 저항층(220)은 제 1 캐소드 전극(210) 상에 에미터(260) 형성부위 하면의 크기만큼 이격되어 형성되며, a-Si 물질을 사용하거나 절연층 공정 형성온도 등을 고려하여 열에 강하고 유리기판과 선택적 에칭이 가능한 금속 및 금속산화 물을 사용할 수 있다. 저항층(220)의 두께는 자외선(UV)을 차폐할 수 있는 두께로 공정에 따라 다르지만 a-Si의 경우 1000Å~ 10000Å 인 것이 바람직하다. 상술한 저항층(220)은 하부기판(200)의 일부에 형성되게 되는 데, 후술할 배면 노광 및 현상을 위한 에미터(260) 형성부위 보다는 큰 면적에 형성되는 것이 바람직하다.
그리고, 제 2 캐소드 전극(230)은 상술한 저항층(220)을 덮는 영역에 ITO(Indium Tin Oxide)등을 사용하여 투명전도박막으로 형성된다. 이와 같이, 본 발명의 일 실시예에 따른 전계 방출 표시 장치는 종래와 달리 저항층(220) 상에 제 2 캐소드 전극(230)을 더 형성함으로써, 절연층(240)과 저항층(220)의 반응을 억제할 수 있어 저항층(220)과 절연층(240)의 고온공정시 수반되는 산화물에 의한 불균일 에칭, 잔류물 발생 등을 억제할 수 있다. 이로 인해, 균일한 에미터(260)을 형성할 수 있게 된다. 또한, 저항층(220)과 절연층(240)의 에칭 시, 제 1 캐소드 전극(210)의 손상을 방지하여 제 1 캐소드 전극(210)의 쇼트불량의 감소 및 전기적으로 안정한 캐소드 전극층(210, 230)을 제조할 수 있게 한다.
그리고, 절연층(240)은 상술한 제 2 캐소드 전극(230) 상에 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 등의 절연물질로 형성되거나, PDP공정등에 사용되는 후막 유전체가 절연물질로 형성될 수 있다. 여기서, 절연층(240)이 후막 유전체 층인 경우에도 저항층(220)과 절연층(240) 사이에 제 2 캐소드 전극(230)이 형성됨으로써, 저항층(220)과 절연층(240)의 반응을 억제할 수 있다.
그리고, 게이트 전극(250)은 상술한 절연층(240) 상에 Cr, Ni, Mo, Cu, Pt, Ti, Al, Ag 중 적어도 어느 하나의 물질로 형성되어 있으며, 게이트 전극(250)의 두께는 1000Å~5000Å 정도의 두께로 형성된다.
그리고, 에미터(260)는 상술한 절연층(240) 및 게이트 전극(250)에 형성되는 개구부 내의 제 2 캐소드 전극(230) 상에 형성되어 전자를 방출하며, 상술한 에미터(260)는 카본나노튜브, 다이아몬드상 카본, 그래피트 나노 피버(Graphite Nano Fober), 그래피트(Grphite) 중 적어도 어느 하나와 그 조합으로 이루어진다.
이하, 본 발명의 일 실시예에 따른 전계 방출 표시 장치의 제조방법에 대하여 도 4a 내지 도 4j를 참조하여 상세히 설명한다. 도 4a 내지 도 4j는 본 발명의 일 실시예에 따른 전계 방출 표시 장치의 제조 공정 단계별 각각의 단면도들이다.
먼저, 도 4a에 도시된 바와 같이, 하부기판(200) 상에 ITO물질로 이루어진 제 1 캐소드 전극(210)을 진공증착법을 이용하여 형성한다. 여기서, 진공증착법으로는 스퍼터링(sputtering) 또는 열증착 또는 화합물 증착(CVD) 또는 이-빔 증착 방법 또는 금속 졸 용액을 스핀코팅 후 열처리하는 방법을 이용할 수 있다. 이 후, a-Si 등 저항층(220)으로 사용가능한 물질을 화학기상증착, 물리기상증착 등의 방법으로 형성한다. 이 때, 저항층(220)은 후술할 에미터 형성 부위 하면의 크기만큼의 이격되어 형성되는 것이 바람직하다.
다음으로, 도 4b에 도시된 바와 같이, 소정 패턴의 저항층(220)용 마스크(220`)로 포토레지스트 패터닝을 한 후 습식 및 건식 식각 방법으로 저항층(220) 패턴을 형성한다.
다음으로, 도 4c에 도시된 바와 같이, 제 1 캐소드 전극(210) 및 저항층(220)을 덮는 영역에 ITO물질로 이루어진 제 2 캐소드 전극(230)을 진공증착법을 이용하여 형성한다. 여기서, 진공증착법으로는 스퍼터링(sputtering) 또는 열증착 또는 화합물 증착(CVD) 또는 이-빔 증착 방법 또는 금속 졸 용액을 스핀코팅 후 열처리하는 방법을 이용할 수 있다.
다음으로, 도 4d에 도시된 바와 같이, 제 2 캐소드 전극(230)상에 절연층(240)을 형성한다. 여기서, 제 1 절연층(230)은 실리콘 산화막, 실리콘 질화막 절연물질로 형성되거나, PDP공정등에 사용되는 후막 유전체가 절연물질로 형성될 수 있다. 화학기상증착법에 의하여 SiH4, N2O등의 반응가스를 PECVD 등에서 증착하거나 이-빔 증착 등을 통하여 형성할 수 있다. 또한, PPSQ 등의 SOG(Spin-on Glass)등을 스프레이코팅이나 스핀코팅 등의 방법으로 코팅 후 소성하는 방법 등으로 구현 할 수 있다.
다음으로, 도 4c에 도시된 바와 같이, 제 1 절연층(230) 상에 ITO물질로 이루어진 하부전극(220)을 진공증착법을 이용하여 형성한다. 여기서, 진공증착법으로는 스퍼터링(sputtering) 또는 열증착 또는 화합물 증착(CVD) 또는 이-빔 증착 방법 또는 금속 졸 용액을 스핀코팅 후 열처리하는 방법을 이용할 수 있다.
다음으로, 도 4d에 도시된 바와 같이, 소정 패턴의 하부전극(220)용 마스크로 포토레지스트 패터닝을 한 후 습식 및 건식 식각 방법으로 하부전극(220) 패턴을 형성한다.
다음으로, 도 4e~4g에 도시된 바와 같이, 절연층(240) 상에 Cr, Ni, Mo, Cu, Pt, Ti, Al, Ag 중 어느 한 금속을 사용하여 게이트 전극(250)을 형성하는 것이 바람직하나, 이에 한정되지 않으며, 충분한 전도성을 제공하는 어떤 재료도 사용이 가능하다. 게이트 전극(250)의 두께는 1000Å~5000Å 인 것이 바람직하며, 스퍼터링, 전자선 증착법, 화학기상증착법에 의해 형성가능하다. 다음으로, 게이트 전극 마스크를 사용하여 포토레지스트 패터닝을 한 후, 식각 공정을 통하여 게이트 전극(250) 패턴을 형성한다.
다음으로, 상술한 게이트 전극(250) 상에 에미터(260)가 형성될 영역인 개구부가 형성되도록, 소정의 포토레지스트(미도시)를 패터닝한다. 여기서, 포토레지스트(미도시)는 절연층(240)이 박막으로 형성되어 있고 후 식각공정이 건식식각이나 디핑(Dipping) 방식의 습식식각공정인 경우에는 통상적인 전극공정에 사용되는 3μm 이하의 포토레지스트(미도시)를 사용할 수 있고, 인쇄방식이 후막절연층으로 형성된 절연층(240)이거나 박막 절연층 형성방법으로 고속으로 증착하여 후막을 형성한 절연층(240)인 경우에는 포토레지스트(252)를 두껍게 가져갈 필요가 있으므로 도금몰드용 포토레지스트(미도시)를 사용한다.
다음으로, 게이트 전극(250), 절연층(240을 차례로 건식식각 또는 습식식각을 하여, 소정의 개구부를 형성한다.
다음으로, 상술한 개구부를 포함한 하부기판 전면에 감광성 페이스트를 도포한다. 이 경우 감광성 페이스트는 통상적으로 CNT 파우더(powder)와 바인더(binder) 및 용매(solvent)를 일정비율로 혼합하고 UV 파장의 광선에 반응할 수 있도록 photopolymer 성분의 감광성 재료를 혼합하여 만든다. 상술한 감광성 페이스트를 도포한 후, 에미터(260)을 형성하기 위해 감광성 페이스트가 도포된 반대쪽에서 자외선(UV)을 이용하여 배면노광(expose)을 수행하여 에미터(260)를 형성한다.
다음으로, 노광 후 현상을 통하여 에미터(260)를 형성하여 최종적인 본 발명에 따른 전계 방출 표시 장치가 형성된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따른 전계 방출 표시 장치는 저항층과 절연층의 반응을 억제함으로써 균일한 에미터를 형성할 수 있고, 쇼트불량의 감소 등 전기적으로 안정한 캐소드 전극을 제조할 수 있는 효과가 있다.
또한, 본 발명의 일 실시예에 따른 전계 방출 표시 장치의 제조방법은 상술한 전계 방출 표시 장치를 효과적으로 제조할 수 있다.

Claims (5)

  1. 하부기판 상에 형성되는 제 1 캐소드 전극;
    상기 제 1 캐소드 전극 상에 형성되는 저항층; 및
    상기 저항층을 덮는 영역에 형성되어 상기 저항층의 손상을 방지하는 제 2 캐소드 전극;
    상기 제 2 캐소드 전극 상에 형성되는 절연층;
    상기 절연층 상에 형성된 게이트 전극; 및
    상기 절연층 및 상기 게이트 전극에 형성된 개구부 내의 상기 제 2 캐소드 전극 상에 형성되어 전자를 방출하는 에미터
    를 포함하는 것을 특징으로 하는 전계 방출 표시 장치.
  2. 제 1 항에 있어서,
    상기 저항층은 a-Si 인 것을 특징으로 하는 전계 방출 표시 장치
  3. 제 2 항에 있어서,
    상기 저항층의 두께는 1000Å~10000Å인 것을 특징으로 하는 전계 방출 표시 장치.
  4. 제 1 항에 있어서,
    상기 절연층은 유전체층 인 것을 특징으로 하는 전계 방출 표시 장치.
  5. 하부기판 상에 제 1 캐소드 전극을 형성하는 단계;
    상기 제 1 캐소드 전극 상에 저항층을 형성하는 단계;
    상기 저항층을 덮는 영역에 제 2 캐소드 전극을 형성하는 단계; 및
    상기 제 2 캐소드 전극 상에 절연층, 게이트 전극 및 에미터를 형성하는 단계
    를 포함하는 것을 특징으로 하는 전계 방출 표시 장치의 제조방법.
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