KR20070069257A - 내장된 코어 회로부에 대한 테스트를 수행하는 시스템-온칩 - Google Patents

내장된 코어 회로부에 대한 테스트를 수행하는 시스템-온칩 Download PDF

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Abstract

본 발명은 내장된 코어 회로부를 테스트하기 위한 시스템 온-칩에 관한 것으로, 코어 회로부를 구성하는 코어들을 선택적으로 테스트함으로써, 각 코어의 특성에 따른 테스트 패턴을 용이하게 구현할 수 있으며, 빠른 시간 내에 테스트를 수행할 수 있을 뿐 아니라, 테스트의 복잡도를 낮출 수 있는 이점이 있다.
본 발명에 의한 시스템 온-칩은, 본 발명에 의한 시스템 온-칩은, 내장된 코어 회로부를 구성하는 코어들에 필요한 테스트 패턴이 외부에서 입력되고, 상기 입력된 테스트 패턴을 이용하여 내장된 코어 회로부에 대한 테스트를 수행하는 시스템-온 칩에 관한 것으로써, 복수개의 로직으로 구성되어 상기 입력된 테스트 패턴 중 각 코어들에 필요한 테스트 패턴을 선택하고, 상기 선택된 테스트 패턴에 해당되는 코어에 상기 선택된 테스트 패턴을 인가하여 각 코어들이 선택적으로 테스트될 수 있도록 제어하는 테스트 제어 로직부; 및 상기 코어들의 입출력 단자를 연결하여 복수개의 입출력 체인을 형성하고, 상기 입출력 체인을 연결하여 상기 테스트 제어 로직부에 의해 선택된 테스트 패턴이 인가된 코어들의 입출력을 테스트하는 입출력 테스트 체인부;를 포함한다.
시스템 온-칩, 입출력 테스트 체인부, 테스트 제어 로직부

Description

내장된 코어 회로부에 대한 테스트를 수행하는 시스템-온 칩{SYSTEM ON-CHIP TO TEST BUILT-IN CORE CIRCUIT}
도 1은 종래 기술에 의한 시스템 온-칩의 블록도
도 2는 종래 기술에 의한 테스트 체인의 블록도
도 3은 본 발명에 따른 시스템 온-칩의 블록도
도 4는 각 코어들이 테스트되는 과정을 설명하기 위한 블록도
<도면의 주요 부호에 대한 설명>
301 : 내장된 코어 회로부 302 : 테스트 제어 로직부
303 : 입출력 테스트 체인부 401, 402 : 코어 입출력 단자
405 : 입출력 체인 406 : 로직 체인
407~409 : 테스트 제어 로직부의 로직
본 발명은 내장된 코어 회로부를 테스트하기 위한 시스템 온-칩에 관한 것으로, 코어 회로부를 구성하는 코어들을 선택적으로 테스트함으로써, 각 코어의 특성에 따른 테스트 패턴을 용이하게 구현할 수 있으며, 빠른 시간 내에 테스트를 수행할 수 있을 뿐 아니라, 테스트의 복잡도를 낮출 수 있는 시스템 온-칩에 관한 것이다.
최근 시스템의 복잡도가 증가하면서 체인 방식을 이용한 테스트 방법이 많이 수행되고 있다.
그러나, 코어들의 종류가 다양해지고, 디지털과 아날로그 및 메모리 코어들이 하나의 칩에 내장되며, 내장되는 코어의 형태도 RTL(Register Transfer Level), 하드 매크로(hard macro) 등으로 다양해짐에 따라 각 코어마다 다른 방법의 테스트가 수행되어야 할 필요성이 증가되고 있다.
즉, SRAM, ROM과 같은 메모리는 보통 자체적으로 내장된 BIST(Built In Self Test) 로직이 있어, 상기와 같은 메모리 사용자에게는 코어의 입출력 신호와 타이밍, 그리고 기능(function)만이 제공되므로, 시스템 설계자는 내부 BIST 로직이 어떻게 구성되어 있는지 알기 어렵기 때문에 SRAM과 ROM을 포함한 나머지 코어를 함께 테스트하기 위한 방법을 구현해야 한다.
또한, CPU와 PERI 2와 같은 RTL로 제공되는 코어는, 시스템 설계자가 코어 내부에도 체인 방식의 테스트 로직을 직접 구현해야 하며, PERI 1과 같은 아날로그 코어는 앞서 설명한 코어들의 테스트 방법과 완전히 상이한 테스트 방법으로 테스트된다.
이와 같이, 디지털과 아날로그 및 메모리 코어들이 하나의 칩에 내장되는 최근의 기술 추세에 비추어 볼 때, 각 코어마다 다른 방법의 테스트가 수행되어야 할 필요성이 증가되고 있다.
도 1은 종래 기술에 의한 시스템 온-칩의 블록도를 나타내며, 도 2는 종래 기술에 의한 테스트 체인의 블록도로써, 각 코어들의 입출력 단자 및 내부로직들을 하나의 체인으로 연결한 테스트 체인을 나타낸 것이다.
도 1 및 도 2에서 도시한 바와 같이, 종래 기술에 의한 시스템 온-칩은, 외부에 입력된 테스트 패턴을 이용하여 내장된 코어 회로부(101)에 대한 테스트를 수행하는 시스템-온 칩에 관한 것으로, 외부에서부터 코어(204) 입출력 단자(201, 202) 및 내부로직(203)까지 하나의 체인(205)으로 연결되어 있다.
그러나, 상술한 바와 같은 종래 기술에 의한 시스템 온-칩은, 외부에서부터 코어 입출력 단자까지 직접 연결되어 있어 각 코어 특성에 따른 테스트 패턴을 구현하기 어려운 문제점이 있었다.
또한, 테스트할 필요가 없는 코어까지 함께 테스트되므로, 테스트의 복잡도와 테스트 수행시간이 증가되는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 코어 회로부를 구성하는 코어들을 선택적으로 테스트함으로써, 각 코어의 특성에 따른 테스트 패턴을 용이하게 구현할 수 있으며, 빠른 시간 내에 테스트를 수행할 수 있을 뿐 아니라, 테스트의 복잡도를 낮출 수 있는 시스템 온-칩을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 의한 시스템-온 칩은, 내장된 코어 회로부를 구성하는 코어들에 필요한 테스트 패턴이 외부에서 입력되고, 상기 입력된 테스트 패턴을 이용하여 내장된 코어 회로부에 대한 테스트를 수행하는 시스템-온 칩에 관한 것으로써, 복수개의 로직으로 구성되어 상기 입력된 테스트 패턴 중 각 코어들에 필요한 테스트 패턴을 선택하고, 상기 선택된 테스트 패턴에 해당되는 코어에 상기 선택된 테스트 패턴을 인가하여 각 코어들이 선택적으로 테스트될 수 있도록 제어하는 테스트 제어 로직부; 및 상기 코어들의 입출력 단자를 연결하여 복수개의 입출력 체인을 형성하고, 상기 입출력 체인을 연결하여 상기 테스트 제어 로직부에 의해 선택된 테스트 패턴이 인가된 코어들의 입출력을 테스트하는 입출력 테스트 체인부;를 포함한다.
이때, 상기 시스템 온-칩은, 상기 코어들의 내부로직을 연결하여 형성된 복수개의 로직 체인으로 구성되고, 상기 테스트 제어 로직에 의해 선택된 테스트 패턴이 인가된 코어들의 내부로직을 테스트하는 로직 테스트 체인부를 더 포함하는 것을 특징으로 한다.
한편, 상기 테스트 제어 로직부는, 상기 선택된 테스트 패턴이 인가된 코어 들의 입출력 체인을 연결하거나 상기 선택된 테스트 패턴이 인가되지 않은 코어들의 입출력 체인을 분리하여, 상기 선택된 테스트 패턴이 인가된 코어들이 선택적으로 테스트될 수 있도록 제어하는 것을 특징으로 한다.
또한, 상기 테스트 제어 로직부는, 상기 선택된 데스트 패턴이 인가된 코어들의 입출력 체인과 상기 선택된 테스트 패턴이 인가된 코어들의 로직 체인을 연결하거나 상기 선택된 테스트 패턴이 인가되지 않은 코어들의 입출력 체인과 상기 선택된 테스트 패턴이 인가되지 않은 코어들의 로직 체인을 분리하여, 상기 선택된 테스트 패턴이 인가된 코어들이 선택적으로 테스트될 수 있도록 제어하는 것을 특징으로 한다.
또한, 상기 테스트 제어 로직부는, 상기 선택된 테스트 패턴이 인가된 코어들의 로직 체인을 연결하거나 상기 선택된 테스트 패턴이 인가되지 않은 로직 체인을 분리하여, 상기 선택된 테스트 패턴이 인가된 코어들이 선택적으로 테스트될 수 있도록 제어하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 의한 실시예에 대하여 보다 상세히 설명하기로 한다.
도 3은 본 발명에 따른 시스템 온-칩의 블록도를 나타내며, 도 4는 도 3의 테스트 제어 로직부에 의해 각 코어들이 테스트되는 과정을 설명하기 위한 블록도를 나타낸다.
도 3에서 도시한 바와 같이, 본 발명에 의한 시스템 온-칩은, 내장된 코어 회로부(301)를 구성하는 코어들에 필요한 테스트 패턴이 외부에서 입력되고, 상기 입력된 테스트 패턴을 이용하여 내장된 코어 회로부(301)에 대한 테스트를 수행하는 시스템-온 칩으로써, 테스트 제어 로직부(302)와 입출력 테스트 체인부(303)로 구성된다.
이때, 상기 테스트 제어 로직부(302)는, 복수개의 로직(407~409)으로 구성되어 상기 입력된 테스트 패턴 중 각 코어들에 필요한 테스트 패턴을 선택하고, 상기 선택된 테스트 패턴에 해당되는 코어에 상기 선택된 테스트 패턴을 인가하여 각 코어들이 선택적으로 테스트될 수 있도록 제어한다.
한편, 상기 입출력 테스트 체인부(303)는, 상기 코어들의 입출력 단자(401, 402)를 연결하여 복수개의 입출력 체인(405)을 형성하고, 상기 입출력 체인(405)을 연결하여 상기 테스트 제어 로직부(302)에 의해 선택된 테스트 패턴이 인가된 코어들의 입출력을 테스트한다.
이때, 상기 시스템 온-칩은, 제공되는 코어의 형태에 따라 코어 내부에 포함된 로직들을 연결하여, 상기 입출력 테스트 체인부(303)와 같은 체인 형태의 테스트 체인을 구현할 필요가 있으며, 이러한 테스트 체인을 로직 체인이라 명명하기로 한다.
즉, 시스템 설계자가 코어 내부로직(403)을 연결한 로직 체인을 직접 구현할 필요가 있는 경우에는, 상기 시스템 온-칩에 코어의 내부로직을 연결하여 형성된 복수개의 로직 체인으로 구성된 로직 테스트 체인부(406)를 더 포함시킴으로써, 상 기 테스트 제어 로직부(302)에 의해 선택된 테스트 패턴이 인가된 코어들의 내부로직을 테스트할 수 있게 된다.
한편, 각 코어들은 상기 테스트 제어 로직부(302)에 의해 선택적으로 테스트될 수 있는데, 그 과정을 도 4를 참조로 하여 살펴보면 다음과 같다.
내장된 회로 코어부(301)를 구성하는 코어(404)들이, 상기 도 4의 코어 C와 같이, 코어 내부로직(403)을 연결하여 형성된 로직 테스트 체인(406)이 필요하지 않은 경우에는, 상기 테스트 제어 로직부(302)는, 상기 선택된 테스트 패턴이 인가된 코어들의 입출력 체인(405)을 연결하거나 상기 선택된 테스트 패턴이 인가되지 않은 코어들의 입출력 체인(405)을 분리하여, 상기 선택된 테스트 패턴이 인가된 코어들이 선택적으로 테스트될 수 있도록 제어한다.
즉, 본 실시예에서는, 상기 테스트 제어 로직부(302)는, 입출력 체인을 바이패스 시키는 로직(407)을 통해 상기 선택된 테스트 패턴이 인가된 코어들의 입출력 체인(405)을 연결하거나 상기 선택된 테스트 패턴이 인가되지 않은 코어들의 입출력 체인(405)을 분리하도록 제어할 수 있다.
한편, 내장된 회로 코어부(301)를 구성하는 코어(404)들이, 상기 도 4의 코어 A, B와 같이, 코어 내부로직(403)을 연결하여 형성된 로직 테스트 체인(406)이 필요한 경우에는, 앞서 설명한 것과 같이, 상기 테스트 제어 로직부(302)는, 상기 선택된 테스트 패턴이 인가된 코어들의 입출력 체인(405)을 연결하거나 상기 선택된 테스트 패턴이 인가되지 않은 코어들의 입출력 체인(405)을 분리하도록 제어할 수도 있으며, 상기 선택된 데스트 패턴이 인가된 코어들의 입출력 체인(405)과 상 기 선택된 테스트 패턴이 인가된 코어들의 로직 체인(406)을 연결하거나 상기 선택된 테스트 패턴이 인가되지 않은 코어들의 입출력 체인(405)과 상기 선택된 테스트 패턴이 인가되지 않은 코어들의 로직 체인(406)을 분리하도록 제어할 수도 있다.
또한, 상기 테스트 제어 로직부(302)는, 상기 선택된 테스트 패턴이 인가된 코어들의 로직 체인(406)을 연결하거나 상기 선택된 테스트 패턴이 인가되지 않은 로직 체인(406)을 분리하도록 제어할 수도 있다.
즉, 본 실시예에서는, 내부로직 2(403) 또는 내부로직 3(403)을 연결한 로직 체인(406)은 상기 테스트 제어 로직부(302)의 로직(407, 409)을 통해 입출력 체인(405)과 연결되거나 분리될 수 있으며, 내부로직 1(403)을 연결한 로직 체인(406)은, 상기 테스트 제어 로직부(302)의 로직(407, 408)을 통해 내부로직 3을 연결한 로직 체인(406) 또는 입출력 체인(405)과 연결되거나 분리될 수 있다.
본 실시예에서 설명한 바와 같이, 상기 테스트 제어 로직부(302)의 제어에 의해 각 코어들을 선택적으로 테스트할 수 있게 됨으로써, 각 코어의 특성에 따른 테스트 패턴을 용이하게 구현할 수 있을 뿐 아니라, 빠른 시간 내에 테스트를 수행할 수 있어 테스트의 복잡도를 낮출 수 있는 이점을 가지게 된다.
이상에서 설명한 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능할 것이며, 이러한 치환, 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
상술한 바와 같이, 본 발명에 따른 시스템 온-칩은, 코어 회로부를 구성하는 코어들을 선택적으로 테스트할 수 있도록 함으로써, 각 코어의 특성에 따른 테스트 패턴을 용이하게 구현할 수 있는 이점이 있다.
또한, 코어 회로부를 구성하는 코어들을 선택적으로 테스트할 수 있도록 함으로써, 빠른 시간 내에 테스트가 수행될 수 있도록 하며, 이에 따라, 테스트의 복잡도를 낮출 수 있는 효과가 있다.

Claims (5)

  1. 내장된 코어 회로부를 구성하는 코어들에 필요한 테스트 패턴이 외부에서 입력되고, 상기 입력된 테스트 패턴을 이용하여 내장된 코어 회로부에 대한 테스트를 수행하는 시스템-온 칩에 있어서,
    복수개의 로직으로 구성되어 상기 입력된 테스트 패턴 중 각 코어들에 필요한 테스트 패턴을 선택하고, 상기 선택된 테스트 패턴에 해당되는 코어에 상기 선택된 테스트 패턴을 인가하여 각 코어들이 선택적으로 테스트될 수 있도록 제어하는 테스트 제어 로직부; 및
    상기 코어들의 입출력 단자를 연결하여 복수개의 입출력 체인을 형성하고, 상기 입출력 체인을 연결하여 상기 테스트 제어 로직부에 의해 선택된 테스트 패턴이 인가된 코어들의 입출력을 테스트하는 입출력 테스트 체인부;를 포함하는 시스템 온-칩.
  2. 제 1항에 있어서, 상기 시스템 온-칩은,
    상기 코어들의 내부로직을 연결하여 형성된 복수개의 로직 체인으로 구성되고, 상기 테스트 제어 로직부에 의해 선택된 테스트 패턴이 인가된 코어들의 내부로직을 테스트하는 로직 테스트 체인부를 더 포함하는 것을 특징으로 하는 시스템 온-칩
  3. 제 1항 또는 제 2항에 있어서,
    상기 테스트 제어 로직부는, 상기 선택된 테스트 패턴이 인가된 코어들의 입출력 체인을 연결하거나 상기 선택된 테스트 패턴이 인가되지 않은 코어들의 입출력 체인을 분리하여, 상기 선택된 테스트 패턴이 인가된 코어들이 선택적으로 테스트될 수 있도록 제어하는 것을 특징으로 하는 시스템 온-칩.
  4. 제 2항에 있어서, 상기 테스트 제어 로직부는,
    상기 선택된 데스트 패턴이 인가된 코어들의 입출력 체인과 상기 선택된 테스트 패턴이 인가된 코어들의 로직 체인을 연결하거나 상기 선택된 테스트 패턴이 인가되지 않은 코어들의 입출력 체인과 상기 선택된 테스트 패턴이 인가되지 않은 코어들의 로직 체인을 분리하여, 상기 선택된 테스트 패턴이 인가된 코어들이 선택적으로 테스트될 수 있도록 제어하는 것을 특징으로 하는 시스템 온-칩.
  5. 제 2항에 있어서, 상기 테스트 제어 로직부는,
    상기 선택된 테스트 패턴이 인가된 코어들의 로직 체인을 연결하거나 상기 선택된 테스트 패턴이 인가되지 않은 로직 체인을 분리하여, 상기 선택된 테스트 패턴이 인가된 코어들이 선택적으로 테스트될 수 있도록 제어하는 것을 특징으로 하는 시스템 온-칩.
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* Cited by examiner, † Cited by third party
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KR101634066B1 (ko) * 2015-08-07 2016-06-28 주식회사 싸인텔레콤 입체 사이니지 플렉시블 IOT통신모듈을 갖는 인터렉션 플랫폼용 스마트 SoC 테스트장치

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