KR20070066423A

KR20070066423A - Method for forming photo resist pattern of semiconductor device

Info

Publication number: KR20070066423A
Application number: KR1020050127572A
Authority: KR
Inventors: 김홍익
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2005-12-22
Filing date: 2005-12-22
Publication date: 2007-06-27

Abstract

A method for forming a photoresist pattern of a semiconductor device is provided to improve device reliability by performing an alkali treatment to the photoresist film and by forming a TARC(Top Anti-Reflection Coating) film on the photoresist pattern. A photo-resist film(206) is applied onto the whole surface of the semiconductor substrate in which a predetermined pattern is formed. An alkali treatment(207) to the photoresist film is performed. A TARC film is formed on the surface of the alkali treated photoresist film. The photoresist film, on which the TARC film is formed, is exposed and developed to form a photoresist pattern for covering the top surface of the predetermined pattern and for exposing the substrate to both sides of the predetermined pattern.

Description

Method for forming photoresist pattern of semiconductor device

도 1은 종래기술에 따른 문제점을 설명하기 위한 단면도.1 is a cross-sectional view for explaining the problem according to the prior art.

도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 감광막 패턴 형성방법을 설명하기 위한 공정별 단면도.2A through 2F are cross-sectional views of processes for describing a method of forming a photosensitive film pattern of a semiconductor device according to an embodiment of the present invention.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

200: 반도체 기판 201: 소자분리막200: semiconductor substrate 201: device isolation film

202: 게이트 산화막 203: 게이트 전극202: gate oxide film 203: gate electrode

204: LDD 영역 205: 게이트 스페이서204: LDD region 205: gate spacer

206: 감광막 206a: 감광막 패턴206: photosensitive film 206a: photosensitive film pattern

207: 알칼리 처리 208: TARC막207: alkali treatment 208: TARC film

209: UV 경화 210: 이온주입 공정209: UV curing 210: ion implantation process

210a: 소스 및 드레인 영역210a: source and drain regions

본 발명은 반도체 소자의 감광막 패턴 형성방법에 관한 것으로, 특히, 이미지 센서(image sensor)를 제외한 90㎚급 이상의 하이 테크놀로지(high technology) 반도체 소자의 제조공정 중 이온주입 공정에서 마스크로 사용되는 감광막 패턴이 쓰러지거나, 그 형태가 왜곡되는 현상을 방지하여, 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 감광막 패턴 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a photosensitive film pattern of a semiconductor device, and in particular, to a photosensitive film pattern used as a mask in an ion implantation process of a high technology semiconductor device of 90 nm or more except for an image sensor. The present invention relates to a method for forming a photosensitive film pattern of a semiconductor device, which can prevent the collapse or the shape thereof from being distorted and improve the reliability of the device.

공지된 바와 같이 90㎚급 이상의 하이 테크놀로지 반도체 소자의 소스 및 드레인 영역은 이온주입 공정을 통해 형성되고 있다. 상기 소스 및 드레인 영역 형성을 위한 이온주입 공정 시, 특정 부위, 예컨대 게이트 전극 등에는 이온주입 블로킹(blocking)을 해야한다. 즉, 이온주입 공정을 수행하기 전에, 포토리소그래피(photolithography) 공정을 통해 원하는 부위만을 노출시키는 감광막 패턴을 형성하고 나서, 상기 감광막 패턴을 이온주입 마스크로 이용하여, 이온주입 공정을 수행하게 된다.As is known, the source and drain regions of a high technology semiconductor device of 90 nm or more are formed through an ion implantation process. In the ion implantation process for forming the source and drain regions, ion implantation blocking must be performed on a specific portion, such as a gate electrode. That is, before performing the ion implantation process, a photoresist pattern is formed to expose only a desired portion through a photolithography process, and then the ion implantation process is performed using the photoresist pattern as an ion implantation mask.

그러나, 상기한 90㎚급 이상의 하이 테크놀로지 반도체 소자의 선폭이 매우 미세해지고 있으므로, 이온주입 공정에서 마스크로 사용되는 상기 감광막 패턴을 형성하는 과정에서, 감광막 패턴의 형상이 왜곡되는 현상이 나타난다.However, since the line width of the high technology semiconductor device of 90 nm or more is very fine, the shape of the photoresist pattern is distorted in the process of forming the photoresist pattern used as a mask in the ion implantation process.

도 1은 종래기술에 따른 문제점을 설명하기 위한 단면도이다.1 is a cross-sectional view for explaining a problem according to the prior art.

도 1을 참조하면, 소자분리막(101)이 구비된 반도체 기판(100) 상에 게이트 산화막(102) 및 게이트 전극(103)을 형성하고, 상기 게이트 전극(103) 양측의 반도 체 기판(100) 내에 저농도 도펀트의 이온주입을 통해 LDD(lightly doped drain) 영역(104)을 형성한 다음, 상기 게이트 전극(103)의 양측벽에 게이트 스페이서(105)를 형성하고 나서, 상기 게이트 전극(103)의 상면을 덮고, 그 양측의 기판(100)을 노출시키는 감광막 패턴(106a)을 형성함에 있어서, 상기 감광막 패턴(106a)에 의해 한정되는 선폭이 약 0.20㎛대 정도이고, 상기 게이트 전극(103)에 의한 스택(stack) 단차가 1,600Å대 정도이므로, 감광막의 패터닝 시 상기한 스택 단차에 의해 난반사가 발생되어, 감광막 패턴(106a)이 수직한 프로파일로 형성되지 않고, 그 형상이 왜곡되는 현상이 발생된다.Referring to FIG. 1, a gate oxide layer 102 and a gate electrode 103 are formed on a semiconductor substrate 100 provided with an isolation layer 101, and the semiconductor substrate 100 on both sides of the gate electrode 103 is formed. Lightly doped drain (LDD) regions 104 are formed through ion implantation of low concentration dopants, and then gate spacers 105 are formed on both sidewalls of the gate electrodes 103, and then the gate electrodes 103 are formed. In forming the photosensitive film pattern 106a which covers the upper surface and exposes the board | substrate 100 of both sides, the line width defined by the photosensitive film pattern 106a is about 0.20 micrometers band, Due to the stack step of about 1,600 micrometers, diffuse reflection occurs due to the stack step described above during patterning of the photoresist film, so that the photoresist pattern 106a is not formed in a vertical profile, and the shape is distorted. do.

이와 같이, 감광막 패턴(106a)의 형상이 왜곡되는 경우, 블로킹 영역과 이온주입 영역의 경계가 불명확해짐으로써, 후속의 소스 및 드레인 영역 형성을 위한 이온주입 공정(110)을 안정적으로 수행하는데 어려움이 따르는 바, 결국 소자의 신뢰성이 저하되는 문제점이 있다.As such, when the shape of the photoresist pattern 106a is distorted, the boundary between the blocking region and the ion implantation region becomes unclear, which makes it difficult to stably perform the ion implantation process 110 for subsequent source and drain region formation. As a result, there is a problem that the reliability of the device is reduced.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은, 이온주입 공정에서 마스크로 사용되는 감광막 패턴의 형태가 왜곡되는 현상을 방지하여, 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 감광막 패턴 형성방법을 제공하는데 있다.Accordingly, the present invention has been made to solve the above problems, and an object of the present invention is to prevent the distortion of the shape of the photosensitive film pattern used as a mask in the ion implantation process, thereby improving the reliability of the device The present invention provides a method for forming a photosensitive film pattern.

상기 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 감광막 패턴 형성방법은,Method for forming a photosensitive film pattern of a semiconductor device according to the present invention for achieving the above object,

소정의 패턴이 형성된 반도체 기판의 전면에 감광막을 도포하는 단계;Applying a photosensitive film to the entire surface of the semiconductor substrate on which a predetermined pattern is formed;

상기 감광막에 알칼리 처리를 수행하는 단계;Performing an alkali treatment on the photosensitive film;

상기 알칼리 처리된 감광막의 표면에 TARC(Top Anti-Reflection Coating)막을 형성하는 단계; 및Forming a TARC (Top Anti-Reflection Coating) film on the alkali-treated photoresist; And

상기 TARC막이 형성된 상기 감광막을 노광 및 현상하여, 상기 패턴의 상면을 덮고 상기 패턴 양측의 기판을 노출시키는 감광막 패턴을 형성하는 단계를 포함한다.Exposing and developing the photoresist film having the TARC film formed thereon, thereby forming a photoresist pattern covering an upper surface of the pattern and exposing substrates on both sides of the pattern.

여기서, 상기 알칼리 처리는 2.38 wt%의 TMAH(Tetra Methyl Ammonium Hydroxide) 용액을 이용하여 수행하는 것을 특징으로 한다.Here, the alkali treatment is characterized in that it is carried out using a 2.38 wt% TMAH (Tetra Methyl Ammonium Hydroxide) solution.

그리고, 상기 TARC막은 700 내지 800Å의 두께로 형성하는 것을 특징으로 한다.And, the TARC film is characterized in that it is formed to a thickness of 700 ~ 800Å.

또한, 상기 감광막 패턴을 형성한 후,In addition, after the photosensitive film pattern is formed,

상기 감광막 패턴에 UV 경화를 수행하는 단계를 더 포함하는 것을 특징으로 한다.It characterized in that it further comprises the step of performing UV curing on the photosensitive film pattern.

이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention.

도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 감광막 패턴 형성방법을 설명하기 위한 공정별 단면도이다.2A to 2F are cross-sectional views illustrating processes of forming a photosensitive film pattern of a semiconductor device according to an exemplary embodiment of the present invention.

먼저, 도 2a에 도시한 바와 같이, 반도체 기판(200)에 소자분리막(201)을 형성하여 활성영역을 정의하고, 상기 반도체 기판(200)의 활성영역 상에, 소정의 패턴, 예컨대 게이트 산화막(202) 및 게이트 전극(203)을 형성한다.First, as shown in FIG. 2A, an isolation region 201 is formed in a semiconductor substrate 200 to define an active region, and a predetermined pattern, for example, a gate oxide layer (eg, a gate oxide layer) is formed on the active region of the semiconductor substrate 200. 202 and gate electrode 203 are formed.

그런 다음, 상기 게이트 전극(203) 양측의 반도체 기판(200) 내에 저농도 도펀트의 이온주입을 통해 LDD 영역(204)을 형성하고 나서, 상기 게이트 전극(203)의 양측벽에 게이트 스페이서(205)를 형성한다. 이어서, 그로부터 얻어지는 결과물의 전면에 감광막(206)을 도포(coating)한다. 상기 감광막(206)은 4,000 내지 5,000Å 정도의 두께로 도포하는 것이 바람직하다.Then, the LDD region 204 is formed in the semiconductor substrate 200 on both sides of the gate electrode 203 by ion implantation of low concentration dopant, and then gate gates 205 are formed on both side walls of the gate electrode 203. Form. Next, the photosensitive film 206 is coated on the entire surface of the resultant obtained therefrom. The photosensitive film 206 is preferably applied to a thickness of about 4,000 to 5,000 kPa.

그 다음에, 상기 감광막(206)에 알칼리 처리(207)를 수행한다. 상기 알칼리 처리(207)는 2.38 wt%의 TMAH(Tetra Methyl Ammonium Hydroxide) 용액과 같은 현상용액으로 수행하는 것이 바람직하다. 상기 알칼리 처리(207)가 완료된 감광막(206)을 후속의 베이크 공정에서 열처리해주면, 감광막(206)의 표면이 경화되어 후속의 감광막 패턴(206c) 형성시, 그 상부 프로파일이 수직으로 나타나게 된다.Next, an alkali treatment 207 is performed on the photosensitive film 206. The alkali treatment 207 is preferably performed with a developing solution such as 2.38 wt% of TMAH (Tetra Methyl Ammonium Hydroxide) solution. When the photosensitive film 206 on which the alkali treatment 207 is completed is heat-treated in a subsequent baking process, the surface of the photosensitive film 206 is cured so that the upper profile appears vertically when the subsequent photosensitive film pattern 206c is formed.

다음으로, 도 2b에 도시한 바와 같이, 상기한 바와 같이 알칼리 처리된 감광막(206)의 표면에 TARC(Top Anti-Reflection Coating, 208)막을 형성한다. 상기 TARC막(208)은, 게이트 전극(203) 등과 같이 반도체 기판(200) 상에 형성되는 소정의 패턴으로 인해 발생되는 스택 단차에 의한 난반사를 최소화해주는 것으로서, 700 내지 800Å 정도의 두께로 형성하는 것이 바람직하다.Next, as shown in FIG. 2B, a TARC (Top Anti-Reflection Coating, 208) film is formed on the surface of the alkali-treated photosensitive film 206 as described above. The TARC film 208 minimizes diffuse reflection due to the stack step caused by a predetermined pattern formed on the semiconductor substrate 200, such as the gate electrode 203, and has a thickness of about 700 to about 800 μs. It is preferable.

이어서, 소프트 베이크 공정을 수행한 후, 상기 TARC막(208)이 형성된 감광막(206)을 노광 및 현상하여, 도 2c에 도시한 바와 같이, 상기 게이트 전극(203)의 상면을 덮고 상기 게이트 전극(203) 양측의 기판(200)을 노출시키는 감광막 패턴(206a)을 형성한다. 여기서, 본 발명의 실시예에서는, 감광막 패턴(206a)을 형성하기 전에, 상술한 바와 같은 알칼리 처리(207) 및 TARC막(208)의 형성공정을 추가로 수행함으로써, 감광막 패턴(206a)의 형성 시, 상기 감광막 패턴(206a)의 형태가 왜곡되는 것을 방지하여, 수직 프로파일을 갖는 감광막 패턴(206a)을 형성할 수 있다.Subsequently, after performing the soft bake process, the photoresist film 206 on which the TARC film 208 is formed is exposed and developed to cover the top surface of the gate electrode 203 as shown in FIG. 2C. 203) The photosensitive film pattern 206a exposing the substrate 200 on both sides is formed. Here, in the embodiment of the present invention, before the photosensitive film pattern 206a is formed, the formation of the photosensitive film pattern 206a is further performed by further performing the formation process of the alkali treatment 207 and the TARC film 208 as described above. In this case, the shape of the photoresist pattern 206a may be prevented from being distorted to form the photoresist pattern 206a having a vertical profile.

그런 다음, 도 2d에 도시한 바와 같이, 상기 수직 프로파일을 갖는 감광막 패턴(206a)에 UV 경화(209)를 수행하여, 감광막 패턴(206a)을 하드닝(hardening)시킨다. 상기 UV 경화(209)는 약 200㎚대 파장을 조사하여 수행하는 것이 바람직하며, 이러한 UV 경화(209)를 수행함으로써, 상기 패턴(206a)이 쓰러지는 것을 방지할 수 있다. 또한, 상기 UV 경화(209)를 수행하는 경우, 이를 수행하지 않는 경우에 비해서, 후속적으로 수행되는 감광막 패턴(206a)의 에슁(ashing) 공정에서, 상기 감광막 패턴(206a)의 스트립(strip)을 더욱 효과적으로 해낼 수 있다.Then, as illustrated in FIG. 2D, UV curing 209 is performed on the photoresist pattern 206a having the vertical profile to harden the photoresist pattern 206a. The UV curing 209 is preferably performed by irradiating a wavelength of about 200 nm, and by performing the UV curing 209, the pattern 206a may be prevented from falling down. In addition, when the UV curing 209 is performed, a strip of the photoresist pattern 206a may be used in an ashing process of the photoresist pattern 206a that is subsequently performed, as compared with the case where the UV curing 209 is not performed. Can be done more effectively.

그 다음에, 도 2e에 도시한 바와 같이, 상기 게이트 스페이서(205)를 포함한 상기 감광막 패턴(206a)을 이온주입 마스크로 이용하여, 상기 반도체 기판(200)에 고농도 도펀트의 이온주입 공정(210)을 수행하여, 상기 게이트 스페이서(205) 양측의 반도체 기판(200) 내에 소스 및 드레인 영역(210a)을 형성한다. 이때, 본 발명 의 실시예에 의하면, 수직 프로파일을 갖는 정상적인 형태의 감광막 패턴(206a)에 의해, 블로킹 영역과 이온주입 영역의 경계가 명확해지므로, 상기 소스 및 드레인 영역(210a) 형성을 위한 이온주입 공정(210)을 안정적으로 수행하여, 소자의 신뢰성을 향상시킬 수 있다.Next, as illustrated in FIG. 2E, a high concentration dopant ion implantation process 210 is performed on the semiconductor substrate 200 using the photoresist pattern 206a including the gate spacer 205 as an ion implantation mask. The source and drain regions 210a are formed in the semiconductor substrate 200 at both sides of the gate spacer 205. In this case, according to the embodiment of the present invention, the boundary between the blocking region and the ion implantation region is cleared by the photosensitive film pattern 206a having a normal profile, so that the ions for forming the source and drain regions 210a are formed. By performing the injection process 210 stably, it is possible to improve the reliability of the device.

그런 후에, 도 2f에 도시한 바와 같이, 상기 에슁 공정으로 상기 감광막 패턴(206a)을 제거하고 나서, 세정 공정을 수행한다.Thereafter, as shown in FIG. 2F, the photoresist pattern 206a is removed by the etching process, and then a cleaning process is performed.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the preferred embodiments of the present invention have been described in detail above, those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Accordingly, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concept of the present invention as defined in the following claims also fall within the scope of the present invention.

앞에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 감광막 패턴 형성방법에 의하면, 감광막 패턴을 형성하기 전에, 감광막의 표면에 알칼리 처리 및 TARC막의 형성공정을 추가적으로 수행함으로써, 수직 프로파일을 갖는 정상적인 형태의 감광막 패턴을 구현할 수 있다. 따라서, 상기 감광막 패턴에 의해 블로킹 영역과 이온주입 영역의 경계가 명확해지므로, 후속의 이온주입 공정을 안정적으로 수행하여, 소자의 신뢰성을 향상시킬 수 있다.As described above, according to the method for forming a photosensitive film pattern of a semiconductor device according to the present invention, before forming the photosensitive film pattern, an alkali treatment and a TARC film forming process are additionally performed on the surface of the photosensitive film, whereby a normal type photosensitive film having a vertical profile You can implement patterns. Therefore, since the boundary between the blocking region and the ion implantation region is made clear by the photosensitive film pattern, subsequent ion implantation processes can be performed stably, thereby improving the reliability of the device.

또한, 상기 감광막 패턴에 UV 경화를 추가로 수행함으로써, 상기 감광막 패턴이 쓰러지는 것을 방지할 수 있고, 후속의 에슁(ashing) 공정에서 상기 감광막 패턴을 더욱 효과적으로 제거할 수 있다.In addition, by additionally performing UV curing on the photoresist pattern, it is possible to prevent the photoresist pattern from falling down, and to remove the photoresist pattern more effectively in a subsequent ashing process.

Claims

Applying a photosensitive film to the entire surface of the semiconductor substrate on which a predetermined pattern is formed;

Performing an alkali treatment on the photosensitive film;

Forming a TARC (Top Anti-Reflection Coating) film on the alkali-treated photoresist; And

Exposing and developing the photoresist film on which the TARC film is formed to form a photoresist pattern covering an upper surface of the pattern and exposing substrates on both sides of the pattern.

The method of claim 1,

The alkali treatment is carried out using a 2.38 wt% TMAH (Tetra Methyl Ammonium Hydroxide) solution.

The method of claim 1,

The TARC film is a photosensitive film pattern forming method of a semiconductor device, characterized in that formed in a thickness of 700 to 800Å.

The method of claim 1,

After forming the photosensitive film pattern,

The photosensitive film pattern forming method of the semiconductor device characterized in that it further comprises the step of performing UV curing on the photosensitive film pattern.