KR19990011634A - Pattern Forming Method Using Anti-Reflection Film of Semiconductor Device - Google Patents
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Abstract
본 발명은 반도체장치의 반사방지막을 이용한 패턴 형성방법에 관해 개시한다. 반도체기판 상에 도전층 예컨대, 도핑된 실리콘층 패턴을 형성한다. 이때, 셀 영역과 주변회로영역간의 단차에 의한 선폭의 균일도 저하를 방지하기 위해 도전층 상에 무기계열의 반사방지막을 형성한다. 상기 도전층 패턴을 형성한 후 그 결과물을 소정농도의 인산으로 처리한다. 이 과정에서 상기 반사방지막은 상기 도전층 패턴에 대해 높은 식각선택비를 갖고 있으므로 상기 도전층 패턴과 다른 물질층은 상기 습식식각에 거의 영향을 받지 않는다. 결과적으로, 도전층 패턴의 선폭 균일도의 저하없이 상기 반사방지막을 쉽게 제거할 수 있다.The present invention discloses a pattern forming method using an antireflection film of a semiconductor device. A conductive layer, for example, a doped silicon layer pattern is formed on the semiconductor substrate. In this case, an inorganic antireflection film is formed on the conductive layer in order to prevent the uniformity of the line width due to the step between the cell region and the peripheral circuit region. After the conductive layer pattern is formed, the resultant is treated with phosphoric acid at a predetermined concentration. In this process, since the anti-reflection film has a high etching selectivity with respect to the conductive layer pattern, the material layer different from the conductive layer pattern is hardly affected by the wet etching. As a result, the anti-reflection film can be easily removed without lowering the line width uniformity of the conductive layer pattern.
Description
본 발명은 반도체 장치의 반사방지막(Anti-Reflective Layer)을 이용한 패턴 형성방법에 관한 것으로서, 특히 하부막질의 손상없이 쉽게 반사방지막을 제거할 수 있는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a pattern forming method using an anti-reflective layer of a semiconductor device, and more particularly, to a method for easily removing an antireflective film without damaging the underlying film quality.
반도체 장치의 고집적화에 따라 반도체기판 상에 형성되는 라인/스페이서의 피치(pitch)는 더욱 좁아지고 있다. 이에 따라 감광막을 더욱 미세하게 패터닝할 수 있는 공정개발이 필요하다. 이러한 필요성에 의해 최근의 노광설비의 광원은 기존의 I라인광에 비해 분해능이 훨씬 높은 레이저 광선이나 심 자외선(Deep UV) 등을 이용한다. 미세패턴을 형성하기 위해서는 노광설비의 광원외에도 반도체기판 상에 형성된 결과물의 토포로지(topology)도 고려하는 것이 바람직하다.As the integration of semiconductor devices increases, the pitch of lines / spacers formed on semiconductor substrates becomes narrower. Accordingly, it is necessary to develop a process capable of more finely patterning the photoresist film. Due to this necessity, a light source of a recent exposure facility uses a laser beam or deep UV light having a much higher resolution than conventional I-line light. In order to form the fine pattern, it is preferable to consider the topology of the resultant formed on the semiconductor substrate in addition to the light source of the exposure apparatus.
현재와 같은 반도체장치의 고 집적화 추세에서 반도체기판 상에 패턴을 고집적으로 형성하는 것 못지 않게 패턴의 선폭을 반도체기판 전면에 걸쳐서 균일하게 형성하는 것이 중요하다.In the current trend of high integration of semiconductor devices, it is important to form the line width of the pattern uniformly over the entire surface of the semiconductor substrate as well as to form the pattern on the semiconductor substrate in a highly integrated manner.
반도체기판에서 셀 영역과 주변회로영역 사이에는 형성되는 패턴의 밀도차에 의해 고 단차가 나타나다. 따라서 종래 기술에 의한 반도체장치의 제조방법에서는 이러한 문제들을 해소하여 패턴의 선폭의 미세화와 패턴의 집적도를 높이기 위해 MLR공정을 적용하여 반도체기판에 패턴을 형성한다.In the semiconductor substrate, a high step is caused by a density difference between patterns formed between the cell region and the peripheral circuit region. Therefore, the semiconductor device manufacturing method according to the prior art forms a pattern on a semiconductor substrate by applying an MLR process in order to solve such problems and to refine the pattern line width and increase the integration degree of the pattern.
구체적으로, 도 1은 종래 기술에 의한 반도체장치의 패턴 형성방법을 나타낸 도면이다. 도 1을 참조하면, 반도체기판(10) 상에 도전층(12)을 형성한다. 도전층(12)은 도핑된 폴리실리콘층으로 형성한다. 이어서, 도전층(12) 상에 제1 감광막(14)을 도포한다. 제1 감광막(14) 상에 층간절연막(16)을 형성한다. 층간절연막(16)은 산화막으로 형성한다. 층간절연막(16) 상에 층간절연막(16)의 소정 영역을 커버링하는 제2 감광막 패턴(18a)을 형성한다. 이어서, 제2 감광막 패턴(18a)을 식각마스크로 하여 층간절연막(16)의 전면을 이방성식각하여 층간절연막(16)의 노출된 부분을 제거한다. 이후, 제1 감광막(14)을 패터닝하여 노출된 부분을 제거한다. 이 결과 형성되는 층간절연막 패턴(16a)과 제1 감광막 패턴(14a)을 식각마스크로 사용하여 도전층(12)의 노출된 전면을 반도체기판(10)의 계면이 노출될 때 까지 이방성식각한다. 그리고 제1 및 제2 감광막 패턴(14a, 18a) 및 층간절연막 패턴(16)을 제거하면, 원하는 형태의 도전층 패턴(12a)이 형성된다. 도전층 패턴(12a)은 게이트 전극이나 커패시터의 하부전극이 될 수도 있다.Specifically, FIG. 1 is a view showing a pattern forming method of a semiconductor device according to the prior art. Referring to FIG. 1, a conductive layer 12 is formed on a semiconductor substrate 10. The conductive layer 12 is formed of a doped polysilicon layer. Next, the first photosensitive film 14 is applied onto the conductive layer 12. An interlayer insulating film 16 is formed on the first photosensitive film 14. The interlayer insulating film 16 is formed of an oxide film. A second photosensitive film pattern 18a is formed on the interlayer insulating film 16 to cover a predetermined region of the interlayer insulating film 16. Subsequently, the entire surface of the interlayer insulating layer 16 is anisotropically etched using the second photoresist layer pattern 18a as an etching mask to remove the exposed portions of the interlayer insulating layer 16. Thereafter, the first photoresist layer 14 is patterned to remove the exposed portion. As a result, using the interlayer insulating film pattern 16a and the first photoresist film pattern 14a as an etching mask, the exposed entire surface of the conductive layer 12 is anisotropically etched until the interface of the semiconductor substrate 10 is exposed. When the first and second photoresist layer patterns 14a and 18a and the interlayer dielectric layer pattern 16 are removed, a conductive layer pattern 12a having a desired shape is formed. The conductive layer pattern 12a may be a gate electrode or a lower electrode of the capacitor.
상술한 바와 같이, 종래 기술에 의한 반도체장치의 패턴 형성방법에서는 셀 영역과 주변회로영역간의 단차를 어느 정도 극복하면서 선폭의 균일도가 우수한 패턴을 형성할 수 있으나, 층간절연막으로서 산화막형성공정과 건식식각공정이 포함될 뿐만 아니라 감광막이 2회 도포되는 등 공정의 복잡함과 함께 공정비용이 증가되는 문제가 있다. 따라서 공정적인 면이나 비용적인 면으로 볼 때 MLR방식보다는 SRL방식을 적용하여 패턴을 형성하는 것이 바람직하나 SRL방식을 적용하는 경우 셀 및 주변회로영역간의 단차에 의해 패턴의 선폭 변화가 있을 수 있고 특히, SRL방식에서 사용되는 반사방지막을 제거하기 어려운 문제가 있다.As described above, in the pattern forming method of a semiconductor device according to the prior art, a pattern having excellent uniformity of line width can be formed while overcoming a step difference between a cell region and a peripheral circuit region to some extent, but as an interlayer insulating film, an oxide film forming process and dry etching In addition to including the process, there is a problem that the process cost increases with the complexity of the process, such as the application of the photosensitive film twice. Therefore, in terms of fairness and cost, it is preferable to form the pattern by applying the SRL method rather than the MLR method. However, when the SRL method is applied, the line width of the pattern may change due to the step between the cell and the peripheral circuit area. There is a problem that it is difficult to remove the antireflection film used in the SRL method.
따라서 본 발명이 이루고자 하는 기술적 과제는 상술한 종래 기술에 나타나는 문제점들을 해소하기 위한 것으로서, 셀 및 주변회로영역의 단차로부터 비롯되는 선폭의 변화를 방지함과 아울러 감광막 도포횟수를 감소시켜 공정비용을 줄일 수 있는 반도체장치의 반사방지막을 이용한 패턴 형성방법을 제공함에 있다.Therefore, the technical problem to be achieved by the present invention is to solve the above-mentioned problems in the prior art, and to prevent the change in the line width resulting from the step of the cell and the peripheral circuit area, and to reduce the process cost by reducing the number of times of photosensitive film coating The present invention provides a pattern forming method using an antireflection film of a semiconductor device.
도 1 내지 도 3은 종래 기술에 의한 반도체장치의 패턴 형성방법을 단계별로 나타낸 도면들이다.1 to 3 are diagrams showing step by step methods for forming a pattern of a semiconductor device according to the prior art.
도 4 내지 도 5는 본 발명의 실시예에 의한 반도체장치의 반사방지막을 이용한 패턴 형성방법을 단계별로 나타낸 도면들이다.4 to 5 are diagrams illustrating a step-by-step pattern forming method using an anti-reflection film of a semiconductor device according to an embodiment of the present invention.
* 도면의 주요부분에 대한 부호설명* Explanation of symbols on the main parts of the drawings
40:반도체기판. 42:도전층.40: Semiconductor substrate. 42: conductive layer.
44:반사방지막. 46:감광막 패턴.44: Antireflection film. 46: Photosensitive film pattern.
상기 기술적 과제를 달성하기 위하여, 본 발명에 의한 반도체장치의 반사방지막을 이용한 패턴 형성방법은 반사방지막을 이용하여 반도체 기판 상에 선폭이 균일한 패턴을 형성한 후 상기 반사 방지막을 습식식각으로 제거한다.In order to achieve the above technical problem, the pattern forming method using the anti-reflection film of the semiconductor device according to the present invention forms a pattern having a uniform line width on the semiconductor substrate by using an anti-reflection film and then removes the anti-reflection film by wet etching. .
본 발명의 실시예에 의하면, 상기 반사방지막을 무기(inorganic)계열의 물질막으로 형성한다. 이때, 상기 무기계열 물질막을 SiON막으로 형성한다.According to an embodiment of the present invention, the anti-reflection film is formed of an inorganic material film. In this case, the inorganic material film is formed of a SiON film.
본 발명의 실시예에 의하면, 상기 습식식각에서는 95%의 인산(H3PO4)을 사용하여 상기 반사방지막을 제거한다.According to an embodiment of the present invention, in the wet etching, 95% of phosphoric acid (H 3 PO 4 ) is used to remove the antireflection film.
본 발명의 실시예에 의하면, 상기 반사방지막 제거후 SC-1(NH4OH+H2O2+DI)을 사용하여 그 결과물을 세정한다.According to an embodiment of the present invention, after removing the anti-reflection film, SC-1 (NH 4 OH + H 2 O 2 + DI) is used to clean the resultant.
본 발명은 SLR방식을 이용하여 반도체기판 상에 도전층 예컨대, 도핑된 실리콘층 패턴을 형성한다. 이때, 셀 영역과 주변회로영역간의 단차에 의한 CD의 균일도 저하를 방지하기 위해 식각층인 도전층 상에 무기계열의 물질막 예컨대, SiON막을 사용하여 반사방지막을 형성한다. 상기 도전층 패턴을 형성한 후 그 결과물을 소정농도 예컨대, 95%정도의 인산을 사용하여 습식식각한다. 이 과정에서 상기 반사방지막은 상기 도전층 패턴에 대해 높은 식각선택비를 갖고 있으므로 상기 도전층 패턴과 다른 물질층은 상기 습식식각에 거의 영향을 받지 않는다. 이 결과 패턴의 CD균일도의 저하없이 상기 반사방지막을 쉽게 제거할 수 있다.The present invention forms a conductive layer, for example, a doped silicon layer pattern on a semiconductor substrate by using the SLR method. In this case, in order to prevent the uniformity of the CD due to the step between the cell region and the peripheral circuit region, an antireflection film is formed on the conductive layer, which is an etching layer, by using an inorganic material film such as a SiON film. After the conductive layer pattern is formed, the resultant is wet etched using a predetermined concentration, for example, about 95% phosphoric acid. In this process, since the anti-reflection film has a high etching selectivity with respect to the conductive layer pattern, the material layer different from the conductive layer pattern is hardly affected by the wet etching. As a result, the anti-reflection film can be easily removed without lowering the CD uniformity of the pattern.
이하, 본 발명의 실시예에 의한 반도체장치의 반사 방지막을 이용한 패턴 형성방법을 첨부된 도면을 참조하여 상세하게 설명한다.Hereinafter, a pattern forming method using an anti-reflection film of a semiconductor device according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
첨부된 도면으로서, 도 4 내지 도 5는 본 발명의 실시예에 의한 반도체장치의 반사방지막을 이용한 패턴 형성방법을 단계별로 나타낸 도면들이다.4 to 5 are diagrams illustrating a step-by-step pattern forming method using an anti-reflection film of a semiconductor device according to an embodiment of the present invention.
여기서, 도 4는 반사방지막(44) 상에 도전층 패턴을 한정하는 감광막 패턴(46a)을 형성하는 단계를 나타낸다. 구체적으로, 반도체기판(40) 상에 도전층(42)을 형성한다. 상기 도전층(42)은 도핑된 폴리실리콘층으로 형성한다. 계속해서 상기 도전층(42) 상에 반사방지막(44)을 형성한다. 상기 반사방지막(44)에 의해 후에 형성되는 감광막이 패터닝되는 공정에서 감광막의 노출되지 않은 부분이 비정상적으로 조사되는 광에 노광되는 것이 방지된다. 따라서 감광막은 균일한 선폭으로 패터닝되고 결과적으로 감광막 아래에 형성된 물질층은 균일한 선폭으로 패터닝될 수 있다. 또한, 상기 반사방지막(44)은 상기 도전층(42)이 패터닝된 후 필요에 따라서 제거되어야 하므로 상기 도전층(42)에 대해 높은 식각선택비를 갖는 것이 바람직하다.4 shows the step of forming the photoresist pattern 46a defining the conductive layer pattern on the anti-reflection film 44. Specifically, the conductive layer 42 is formed on the semiconductor substrate 40. The conductive layer 42 is formed of a doped polysilicon layer. Subsequently, an anti-reflection film 44 is formed on the conductive layer 42. In the process of patterning the photoresist film formed later by the anti-reflection film 44, the unexposed portion of the photoresist film is prevented from being exposed to abnormally irradiated light. Therefore, the photoresist film may be patterned with a uniform line width, and as a result, the material layer formed under the photoresist film may be patterned with a uniform line width. In addition, since the anti-reflection film 44 should be removed as necessary after the conductive layer 42 is patterned, it is preferable to have a high etching selectivity with respect to the conductive layer 42.
이러한 것을 고려할 때, 상기 반사방지막(44)은 무기(inorganic)계열의 물질막 예컨대, SiON계열의 물질막으로 형성하는 것이 바람직하다.In consideration of this, the anti-reflection film 44 may be formed of an inorganic material film, for example, a SiON material film.
상기 반사방지막(44)의 형성에 이어 상기 반사방지막(44)의 전면에는 감광막(도시하지 않음)을 도포한다. 상기 감광막을 패터닝하여 상기 반사방지막(44)의 일부 계면을 노출시키는 감광막 패턴(46a)을 형성한다. 상기 감광막 패턴(46a)에 의해 상기 도전층(42) 중에서 패턴으로 형성될 영역과 제거될 영역이 한정된다. 상기 도전층(42)중 상기 반사방지막(44)의 노출된 영역에 대응하는 부분은 후속공정에서 제거될 부분이다.Subsequent to the formation of the anti-reflection film 44, a photosensitive film (not shown) is coated on the entire surface of the anti-reflection film 44. The photoresist layer is patterned to form a photoresist pattern 46a exposing some interfaces of the anti-reflection layer 44. The photoresist pattern 46a defines a region of the conductive layer 42 to be formed as a pattern and a region to be removed. A portion of the conductive layer 42 corresponding to the exposed region of the anti-reflection film 44 is a portion to be removed in a subsequent process.
도 5는 도전층 패턴(42a)의 형성과 이 과정에서 형성된 반사방지막 패턴(44a)을 제거하는 단계를 나타낸다. 구체적으로, 도 4에서 상기 감광막 패턴(46a)을 식각마스크로 사용하여 상기 반사방지막(44)의 노출된 부분을 이방성식각하고 계속해서 그 아래의 도전층(42)의 노출되는 부분도 상기 반도체기판(40)의 계면이 노출될 때 까지 이방성식각한다. 이후, 상기 감광막 패턴(도 4의 46a)을 제거한다. 이 결과, 상기 반도체기판(40) 상에는 소정 간격 이격된 도전층 패턴(42a)과 반사방지막 패턴(44a)이 형성된다.5 illustrates the formation of the conductive layer pattern 42a and the removal of the anti-reflection film pattern 44a formed in this process. Specifically, in FIG. 4, the exposed portion of the anti-reflection film 44 is anisotropically etched using the photoresist pattern 46a as an etch mask, and the exposed portion of the conductive layer 42 underneath is also exposed on the semiconductor substrate. Anisotropically etch until the interface of (40) is exposed. Thereafter, the photoresist pattern 46a of FIG. 4 is removed. As a result, the conductive layer pattern 42a and the anti-reflection film pattern 44a are formed on the semiconductor substrate 40 at predetermined intervals.
상기 도전층 패턴(42a)은 게이트 전극으로 사용될 수도 있고, 커패시터 형성공정에서 하부전극으로 사용될 수도 있다. 상기 도전층 패턴(42a)이 게이트 전극으로 사용되는 경우, 상기 반사방지막 패턴(44a)은 반드시 제거할 필요없이 상기 게이트 전극을 포함하는 게이트 적층물의 한 구성요소로 사용해도 무방하다.The conductive layer pattern 42a may be used as a gate electrode or may be used as a lower electrode in a capacitor forming process. When the conductive layer pattern 42a is used as the gate electrode, the anti-reflection film pattern 44a may be used as a component of the gate stack including the gate electrode without necessarily removing it.
그러나, 상기 도전층 패턴(42a)이 커패시터의 하부전극으로 사용되는 경우 상기 반사방지막 패턴(44a)은 제거되어야 한다. 예를 들어, 상기 도전층 패턴(42a) 상에 반구형 그레인(Hemi Spherical Grain)막을 형성하는 경우, 상기 도전층 패턴(42a) 상에 상기 반사방지막 패턴(44a)이 존재하는 경우, 상기 반사방지막 패턴(44a) 상에는 반구형 그레인 막이 형성되기 어렵고 그 결과, 커패시터의 용량이 저하된다. 따라서 상기 도전층 패턴(42a)이 커패시터의 하부전극으로 사용되는 경우, 상기 반사방지막 패턴(44a)을 제거하는 것이 바람직하다.However, when the conductive layer pattern 42a is used as the lower electrode of the capacitor, the anti-reflection film pattern 44a should be removed. For example, when a hemispherical grain film is formed on the conductive layer pattern 42a, when the anti-reflection film pattern 44a is present on the conductive layer pattern 42a, the anti-reflection film pattern It is difficult to form a hemispherical grain film on the 44a, and as a result, the capacitance of the capacitor is lowered. Therefore, when the conductive layer pattern 42a is used as the lower electrode of the capacitor, it is preferable to remove the anti-reflection film pattern 44a.
상기 도전층 패턴(42a)이 커패시터의 하부전극으로 사용되는 경우, 상기 반도체기판(40)과 상기 도전층 패턴(42a) 사이에 층간절연막을 형성하고, 상기 층간절연막에 콘택홀을 형성하며, 상기 콘택홀에 도전성 비어홀을 채워서 상기 반도체기판(40)과 상기 도전층 패턴(42a)을 연결할 수도 있다.When the conductive layer pattern 42a is used as a lower electrode of the capacitor, an interlayer insulating film is formed between the semiconductor substrate 40 and the conductive layer pattern 42a, and a contact hole is formed in the interlayer insulating film. A conductive via hole may be filled in the contact hole to connect the semiconductor substrate 40 and the conductive layer pattern 42a.
상기 반사방지막 패턴(44a)을 제거하기 위해 상기 도전층 패턴(42a)이 형성된 결과물을 95%정도의 농도를 갖는 인산(H3PO4)을 사용하여 습식식각한다(48).In order to remove the anti-reflection film pattern 44a, the resultant on which the conductive layer pattern 42a is formed is wet-etched using phosphoric acid (H 3 PO 4 ) having a concentration of about 95% (48).
상기 인산에 대한 도핑된 실리콘층과 SiON막의 1분 간의 상대적 식각율은 각각 8:345정도이다. 이와 같이, 상기 인산에 대해 상기 SiON식각율이 상기 도핑된 실리콘층보다 훨씬 높으므로 상기 습식식각에 대해 상기 도전층 패턴(42a)이 손상됨이 없이 상기 반사방지막 패턴(44a)을 완전히 제거할 수 있다. 상기 반사방지막 패턴(44a)을 제거한 후 그 결과물을 SC-1(NH4OH+H2O2+DI)용액으로 세정한다.The relative etch rate between the doped silicon layer and the SiON film for 1 minute to phosphoric acid is about 8: 345, respectively. As such, since the SiON etching rate for the phosphoric acid is much higher than that of the doped silicon layer, the anti-reflection film pattern 44a may be completely removed without damaging the conductive layer pattern 42a with respect to the wet etching. . After removing the anti-reflection film pattern 44a, the resultant is washed with SC-1 (NH 4 OH + H 2 O 2 + DI) solution.
상기 SC-1 용액에 대해 상기 도핑된 실리콘과 상기 SiON막의 상대적인 식각율은 각각 35:56정도이다.The relative etch rate of the doped silicon and the SiON film is about 35:56 for the SC-1 solution, respectively.
상기 습식식각과 그 결과물의 SC-1용액을 이용한 세정에 의해 상기 반도체기판(40) 상에는 셀 및 주변회로영역간의 단차 영향을 최소화한 균일한 선폭을 갖는 도전층 패턴(42a)이 형성된다.A conductive layer pattern 42a having a uniform line width is formed on the semiconductor substrate 40 by minimizing the effect of the step difference between the cell and the peripheral circuit region by the wet etching and the resulting SC-1 solution.
상술한 바와 같이, 본 발명에 의한 반사방지막을 이용한 패턴 형성방법에서는 SLR방식을 이용하여 반도체기판 상에 도전층 예컨대, 도핑된 실리콘층 패턴을 형성한다. 이때, 셀 영역과 주변회로영역간의 단차에 의해 패턴 선폭의 균일도가 저하되는 것을 방지하기 위해 식각층인 도전층 상에 무기계열의 물질막 예컨대, SiON막을 사용하여 반사방지막을 형성한다. 상기 도전층 패턴을 형성한 후 그 결과물을 소정농도 예컨대, 95%정도의 인산을 사용하여 습식식각한다. 이 과정에서 상기 반사방지막은 상기 도전층 패턴에 대해 높은 식각선택비를 갖고 있으므로 상기 도전층 패턴과 다른 물질층은 상기 습식식각에 거의 영향을 받지 않는다. 이와 같이, 본 발명은 과다한 감광막의 사용을 지양하여 공정비용 부담을 줄일 수 있고, SLR방식을 적용하여 공정의 복잡함을 피할 수 있다. 아울러 SLR방식의 난제인 반사방지막의 제거도 도전층 패턴의 선폭 균일도 저하없이 쉽게 달성할 수 있다.As described above, in the pattern forming method using the anti-reflection film according to the present invention, a conductive layer, for example, a doped silicon layer pattern is formed on the semiconductor substrate using the SLR method. In this case, in order to prevent the uniformity of the pattern line width from being lowered due to the step between the cell region and the peripheral circuit region, an antireflection film is formed on the conductive layer, which is an etching layer, by using an inorganic material film such as a SiON film. After the conductive layer pattern is formed, the resultant is wet etched using a predetermined concentration, for example, about 95% phosphoric acid. In this process, since the anti-reflection film has a high etching selectivity with respect to the conductive layer pattern, the material layer different from the conductive layer pattern is hardly affected by the wet etching. As described above, the present invention can avoid the use of excessive photoresist to reduce the processing cost burden, and the complexity of the process can be avoided by applying the SLR method. In addition, the removal of the anti-reflection film, which is a challenge of the SLR method, can be easily achieved without decreasing the uniformity of the line width of the conductive layer pattern.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서의 통상의 지식을 가진 자에 의하여 실시 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications can be made by those skilled in the art within the technical idea of the present invention.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970034794A KR19990011634A (en) | 1997-07-24 | 1997-07-24 | Pattern Forming Method Using Anti-Reflection Film of Semiconductor Device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970034794A KR19990011634A (en) | 1997-07-24 | 1997-07-24 | Pattern Forming Method Using Anti-Reflection Film of Semiconductor Device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990011634A true KR19990011634A (en) | 1999-02-18 |
Family
ID=66039996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970034794A KR19990011634A (en) | 1997-07-24 | 1997-07-24 | Pattern Forming Method Using Anti-Reflection Film of Semiconductor Device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990011634A (en) |
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1997
- 1997-07-24 KR KR1019970034794A patent/KR19990011634A/en not_active Application Discontinuation
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