KR20070066244A - Bit line of semiconductor device and manufacturing method thereof - Google Patents

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문남칠
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매그나칩 반도체 유한회사
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Abstract

A bitline of a semiconductor device is provided to reduce the sheet resistance of a bitline, by forming a plurality of trench lines for forming a bitline in a semiconductor device, by forming a bitline composed of an oxide layer and a doped poly layer in the trench and by forming a bitline including a titanium silicide layer on the doped poly layer. A plurality of trench lines(230) with a predetermined depth are formed in a substrate(200). A bitline is formed in the trench line, composed of an oxide layer(240) and a doped poly layer(250) which are sequentially stacked. The oxide layer can be made of an HLD(high temperature low pressure dielectric) oxide layer. A silicide layer can be formed on the surface of the doped poly layer, made of titanium.

Description

반도체 소자의 비트라인 및 그의 제조방법{Bit Line of Semiconductor Device and Manufacturing Method thereof}Bit line of semiconductor device and manufacturing method thereof

도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 비트라인 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.1A to 1F are cross-sectional views sequentially illustrating a method of manufacturing a bit line of a semiconductor device according to the prior art.

도 2은 본 발명에 따른 반도체 소자의 비트라인 구조를 나타낸 단면도이다.2 is a cross-sectional view illustrating a bit line structure of a semiconductor device according to the present invention.

도 3는 본 발명의 변형예에 따른 반도체 소자의 비트라인 구조를 나타낸 단면도이다.3 is a cross-sectional view illustrating a bit line structure of a semiconductor device according to a modification of the present invention.

도 4a 내지 도 4c는 본 발명에 따른 반도체 소자의 비트라인 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.4A through 4C are cross-sectional views sequentially illustrating a method of manufacturing a bit line of a semiconductor device according to the present invention.

도 5a 및 도 5b는 본 발명의 변형예에 따른 반도체 소자의 비트라인 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.5A and 5B are cross-sectional views sequentially illustrating a method of manufacturing a bit line of a semiconductor device according to a modified example of the present invention.

< 도면의 주요부분에 대한 부호의 설명><Description of reference numerals for main parts of the drawings>

200 : 반도체 기판 210 : 패드 산화막200 semiconductor substrate 210 pad oxide film

220 : 패드 질화막 230 : 트렌치 라인220: pad nitride film 230: trench line

240 : 산화막 250 : 도프드 폴리막240: oxide film 250: doped poly film

280 : 티타늄 실리사이드막280: titanium silicide film

본 발명은 반도체 소자의 비트라인 및 그의 제조방법에 관한 것으로서, 보다 상세하게는 비트라인(Bit Line)의 구조 및 물질을 변형하여, 비트라인의 면저항을 감소시키는 반도체 소자의 비트라인 및 그의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bit line of a semiconductor device and a method of manufacturing the same, and more particularly, to a bit line of a semiconductor device and a method of manufacturing the same, which modify the structure and material of the bit line to reduce the sheet resistance of the bit line It is about.

일반적으로, 플랫롬(Flat ROM) 소자는, 비트라인(Bit Line)과 워드라인(Word Line)등을 포함하고 있다. 이때, 상기 비트라인과 워드라인은 다른 소자보다 단차가 심하지 않게 형성되며, 코딩(Coding) 작업을 마스크 공정으로 하여 선택적으로 셀(Cell) 내에 원하는 0이나 1을 형성하는 특징이 있다. 또한, 상기 플랫폼 소자를 마스크롬이라 하기도 한다.In general, a flat ROM device includes a bit line, a word line, and the like. In this case, the bit line and the word line are formed to have a less severe step than other devices, and have a feature of selectively forming a desired 0 or 1 in a cell by using a coding operation as a mask process. The platform element may also be referred to as a mask rom.

그런데, 상기 플랫롬 소자는 집적화 및 소형화 됨에 따라 소자의 속도가 낮아지고 있다. 따라서, 최근에는 상기 소자의 속도를 개선하기 위한 많은 기술들이 연구되고 있다.However, as the flat ROM device is integrated and miniaturized, the speed of the device is lowered. Therefore, in recent years, many techniques for improving the speed of the device have been studied.

그러면, 이하 도 1a 내지 1f를 참조하여 종래 기술에 따른 반도체 소자의 비트라인 제조방법에 대하여 설명한다.Next, a method of manufacturing a bit line of a semiconductor device according to the prior art will be described with reference to FIGS. 1A to 1F.

도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 비트라인 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.1A to 1F are cross-sectional views sequentially illustrating a method of manufacturing a bit line of a semiconductor device according to the prior art.

우선, 도 1a에 도시한 바와 같이, 상기 반도체 기판(110) 상에 패드 산화막(120) 및 패드 질화막(130)을 순차적으로 증착한 다음, 상기 패드 질화막(130) 상에 비트라인 형성 영역을 정의하는 감광막 패턴(140)을 형성한다.First, as illustrated in FIG. 1A, a pad oxide layer 120 and a pad nitride layer 130 are sequentially deposited on the semiconductor substrate 110, and then a bit line forming region is defined on the pad nitride layer 130. The photosensitive film pattern 140 is formed.

그 다음, 도 1b에 도시한 바와 같이, 상기 감광막 패턴(140)을 식각 마스크로 상기 패드 질화막(130) 및 패드 산화막(120)을 순차적으로 식각하여 반도체 기판(110) 상에 비트라인 형성 영역을 정의한다. 이어서, 상기 감광막 패턴(140)을 제거한다.Subsequently, as shown in FIG. 1B, the pad nitride layer 130 and the pad oxide layer 120 are sequentially etched using the photoresist pattern 140 as an etch mask to form a bit line forming region on the semiconductor substrate 110. define. Subsequently, the photoresist pattern 140 is removed.

그런 다음, 도 1c에 도시한 바와 같이, 상기 결과물 상에 스페이서 형성용 산화막(150)을 증착한다. 이때, 상기 스페이서 형성용 산화막(150)은 후속 n형 불순물을 주입하여 반도체 기판(110) 내에 비트라인 형성시, 마스크 공정의 공정 능력보다 더 좁은 비트라인을 형성하기 위해 증착한다. 이어서, 상기 스페이서 형성용 산화막(150)을 전면 식각공정으로 식각한다.Then, as shown in FIG. 1C, an oxide film 150 for forming a spacer is deposited on the resultant. In this case, the spacer forming oxide film 150 is deposited to form a bit line narrower than the process capability of the mask process when the bit line is formed in the semiconductor substrate 110 by implanting subsequent n-type impurities. Subsequently, the spacer forming oxide layer 150 is etched by the entire surface etching process.

그러면, 도 1d에 도시한 바와 같이, 상기 패드 질화막(130)과 패드 산화막(120)의 측면에 측벽 스페이서(160)가 형성된다. 상기 측벽 스페이서(160)를 이온 주입 마스크로 상기 반도체 기판(110) 내에 n형의 불순물(170)을 주입한다.Then, as shown in FIG. 1D, sidewall spacers 160 are formed on side surfaces of the pad nitride layer 130 and the pad oxide layer 120. An n-type impurity 170 is implanted into the semiconductor substrate 110 using the sidewall spacer 160 as an ion implantation mask.

그 다음으로, 도 1e에 도시한 바와 같이, 상기 결과물 상에 열산화 공정을 진행하여, 상기 n형 불순물(170) 상에 산화막(180)을 성장시킨다. 이때, 상기 n형 불순물은 반도체 기판(110) 내부로 확산되면서 성장된 산화막(180) 하부에 집중되 어 BN(Buried N+) 전도층(175)으로 형성된다.Next, as shown in FIG. 1E, a thermal oxidation process is performed on the resultant product to grow an oxide film 180 on the n-type impurity 170. In this case, the n-type impurity is concentrated in the lower portion of the oxide layer 180 grown while being diffused into the semiconductor substrate 110 to form a BN (Buried N + ) conductive layer 175.

이어서, 상기 측벽 스페이서(160), 패드 질화막(130) 및 패드 산화막(120)을 제거한 다음, 도 1f에 도시한 바와 같이, 폴리 실리콘을 증착하여 플로팅 게이트(190)를 형성한다.Subsequently, the sidewall spacers 160, the pad nitride layer 130, and the pad oxide layer 120 are removed, and as shown in FIG. 1F, polysilicon is deposited to form the floating gate 190.

그러나, 상기 종래 기술에 따른 비트라인 제조공정은, 산화 공정으로 BN 전도층을 형성하게 되면, 비트라인의 면저항을 감소하는데 한계가 있다. 또한, 상기 산화 공정시, n형 불순물의 확산으로 인해 채널 폭이 감소하여 오프전류(off-current)가 발생되는 문제가 있다. 이때, 상기 오프전류를 방지하기 위해 채널 폭을 늘리게 되면, 소자의 크기가 커지는 문제점이 있다.However, the bit line manufacturing process according to the prior art has a limitation in reducing the sheet resistance of the bit line when the BN conductive layer is formed by the oxidation process. In addition, in the oxidation process, the channel width decreases due to diffusion of n-type impurities, thereby causing off-current. At this time, if the channel width is increased to prevent the off current, the size of the device increases.

따라서, 본 발명의 목적은 상기와 같은 문제점을 해결하기 위하여, 비트라인 형성 영역에 트렌치 라인을 형성한 후, 상기 트렌치 라인 내에 산화막 및 도프드 폴리막을 순차적으로 매립하여, 비트라인의 면저항을 감소시키는 반도체 소자의 비트라인을 제공하는데 있다.Accordingly, an object of the present invention is to form a trench line in the bit line formation region, and then sequentially fill an oxide film and a doped poly film in the trench line to reduce the sheet resistance of the bit line. The present invention provides a bit line of a semiconductor device.

또한, 본 발명의 또 다른 목적은 상기한 반도체 소자의 비트라인 제조방법을 제공하는데 있다.Another object of the present invention is to provide a method for manufacturing a bit line of the semiconductor device.

상기 목적을 달성하기 위하여, 본 발명은 소정 깊이를 가지는 복수의 트렌치 라인이 형성된 기판 및 상기 트렌치 라인 내에 순차 적층된 구조로 매립된 산화막과 도프드 폴리막으로 이루어진 반도체 소자의 비트라인을 제공한다. In order to achieve the above object, the present invention provides a substrate in which a plurality of trench lines having a predetermined depth is formed, and a bit line of a semiconductor device including an oxide film and a doped poly film that are sequentially stacked in the trench lines.

또한, 본 발명에 따른 비트라인에 있어서, 상기 산화막은 HLD 산화막으로 형성된 것이 바람직하며, 상기 도프드 폴리막 상부표면에 형성된 실리사이드막을 더 포함하는 것이 바람직하다.In addition, in the bit line according to the present invention, the oxide film is preferably formed of an HLD oxide film, and preferably further includes a silicide film formed on the upper surface of the doped poly film.

상기 또 다른 목적을 달성하기 위한 본 발명은, 기판 내에 비트라인을 형성하기 위한 복수의 트렌치 라인을 형성하는 단계와, 상기 트렌치 라인이 형성된 결과물 상에 산화막을 증착하는 단계와, 상기 산화막을 블랭킷 식각하여 상기 트렌치 라인 내에 산화막을 소정 두께 잔류시키는 단계 및 상기 잔류된 산화막 상에 도프드 폴리막을 형성하여 상기 트렌치 라인을 매립하는 단계를 포함하는 반도체 소자의 비트라인 제조방법을 제공한다.According to another aspect of the present invention, there is provided a method of forming a plurality of trench lines for forming a bit line in a substrate, depositing an oxide film on a resultant product in which the trench lines are formed, and blanket etching the oxide film. And forming a doped poly film on the remaining oxide film to bury the trench line, thereby filling the trench line.

또한, 본 발명에 따른 비트라인 제조방법에 있어서, 상기 산화막은 HLD 산화막으로 형성하는 것이 바람직하다.Further, in the bit line manufacturing method according to the present invention, the oxide film is preferably formed of an HLD oxide film.

또한, 본 발명에 따른 비트라인 제조방법에 있어서, 상기 잔류된 산화막 상에 도프드 폴리막을 형성하여 상기 트렌치 라인을 매립하는 단계 이후에, 상기 도프드 폴리막을 블랭킷 식각하여 상기 트렌치 라인 내부에만 매립하는 단계를 포함하는 것이 바람직하다.Further, in the bit line manufacturing method according to the present invention, after the step of filling the trench line by forming a doped poly film on the remaining oxide film, the doped poly film is blanket-etched to bury only inside the trench line It is preferred to include the step.

또한, 본 발명에 따른 비트라인 제조방법에 있어서, 상기 잔류된 산화막 상 에 도프드 폴리막을 형성하는 단계 이후, 상기 도프드 폴리막 상부표면에 실리사이드막을 형성하는 단계를 더 포함하며, 상기 실리사이드막은, 티타늄을 사용하여 형성하는 것이 바람직하다.Further, in the bit line manufacturing method according to the present invention, after the step of forming a doped poly film on the remaining oxide film, further comprising the step of forming a silicide film on the upper surface of the doped poly film, the silicide film, It is preferable to form using titanium.

이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 병기 하였다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Throughout the specification, similar parts have been given the same reference numerals.

그러면, 이하 도 2 및 도 3을 참조하여 본 발명에 따른 반도체 소자의 비트라인 구조에 대해 상세하게 설명한다.Next, the bit line structure of the semiconductor device according to the present invention will be described in detail with reference to FIGS. 2 and 3.

도 2은 본 발명에 따른 반도체 소자의 비트라인 구조를 나타낸 단면도이며, 도 3는 본 발명의 변형예에 따른 반도체 소자의 비트라인 구조를 나타낸 단면도이다.2 is a cross-sectional view showing a bit line structure of a semiconductor device according to the present invention, Figure 3 is a cross-sectional view showing a bit line structure of a semiconductor device according to a modification of the present invention.

우선, 도 2에 도시한 바와 같이, 본 발명에 따른 반도체 소자의 비트라인은, 반도체 기판(200) 내에 형성된 소정 깊이를 가지는 복수의 트렌치 라인(230)과, 상기 트렌치 라인(230) 내에 산화막(240)과 도프드 폴리막(250)이 순차 적층되어 매립된 구조로 이루어진다.First, as shown in FIG. 2, a bit line of a semiconductor device according to the present invention may include a plurality of trench lines 230 having a predetermined depth formed in the semiconductor substrate 200, and an oxide film (or an oxide film) in the trench lines 230. 240 and the doped poly film 250 are sequentially stacked and embedded.

이때, 상기 산화막(240)은 HLD 산화막으로 형성된 것이 바람직하며, 상기 트렌치 라인(230) 내의 산화막(240)과 도프드 폴리막(250)으로 이루어진 비트라인은, 종래 기술에 의해 제조된 비트라인 보다 면저항을 줄일 수 있으며, 소자의 크기를 변형하지 않고도 효과적으로 반도체 소자의 전송 속도를 증가시킬 수 있다.At this time, the oxide film 240 is preferably formed of an HLD oxide film, the bit line consisting of the oxide film 240 and the doped poly film 250 in the trench line 230, than the bit line manufactured by the prior art The sheet resistance can be reduced, and the transmission speed of the semiconductor device can be effectively increased without changing the size of the device.

한편, 본 발명은 상기 비트라인의 면저항을 더욱 개선하기 위하여, 도 3에 도시한 바와 같이, 도 2의 도프드 폴리막(250) 상에 형성된 티타늄 실리사이드막(270)을 더 포함하는 것이 가능하다.Meanwhile, the present invention may further include a titanium silicide film 270 formed on the doped poly film 250 of FIG. 2 to further improve the sheet resistance of the bit line. .

그러면, 이하 도 4a 내지 도 4c를 참조하여 상술한 본 발명에 따른 반도체 소자의 비트라인을 제조하는 방법에 대하여 상세하게 설명한다.Next, a method of manufacturing the bit line of the semiconductor device according to the present invention described above with reference to FIGS. 4A to 4C will be described in detail.

도 4a 내지 도 4c는 본 발명에 따른 반도체 소자의 비트라인 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이며, 도 5a 및 도 5b는 본 발명의 변형예에 따른 실리사이드 처리를 설명하기 위해 순차적으로 나타낸 공정 단면도이다.4A to 4C are cross-sectional views sequentially illustrating a method of manufacturing a bit line of a semiconductor device according to the present invention, and FIGS. 5A and 5B are sequentially shown to explain a silicide treatment according to a modification of the present invention. It is a process cross section.

먼저, 도 4a에 도시한 바와 같이, 반도체 기판(200) 상에 패드 산화막(210) 및 패드 질화막(220)을 순차적으로 증착한다.First, as shown in FIG. 4A, the pad oxide film 210 and the pad nitride film 220 are sequentially deposited on the semiconductor substrate 200.

그 다음으로, 상기 패드 질화막(220) 상에 감광물질을 도포한 다음 노광 및 현상 공정을 진행하여 트렌치 형성 영역을 정의하는 감광막 패턴(225)을 형성한다. 이때, 상기 패드 산화막(210)은, 반도체 기판(200)과 패드 질화막(220)의 스트레스를 완화시키는 역할을 하며, 후속 패드 질화막(220) 제거시, 식각정지막으로 사용 된다. Next, a photosensitive material is coated on the pad nitride film 220, and then exposed and developed to form a photoresist pattern 225 defining a trench formation region. In this case, the pad oxide layer 210 serves to relieve stress of the semiconductor substrate 200 and the pad nitride layer 220, and is used as an etch stop layer when the pad nitride layer 220 is subsequently removed.

그런 다음, 상기 감광막 패턴(225)을 식각 마스크로 패드 질화막(220)과 패드 산화막(210) 및 반도체 기판(200)의 상부 일부 두께를 순차적으로 식각하여 반도체 기판(200) 내에 트렌치 라인(230)을 형성한 후, 상기 감광막 패턴(225)을 제거한다. 이때, 상기 트렌치 라인(230)의 하부 모서리는 날카롭게 형성된다.Next, the thickness of the upper portion of the pad nitride layer 220, the pad oxide layer 210, and the semiconductor substrate 200 is sequentially etched using the photoresist pattern 225 as an etch mask to form the trench lines 230 in the semiconductor substrate 200. After the formation, the photoresist pattern 225 is removed. In this case, the lower edge of the trench line 230 is sharply formed.

그 다음으로, 도 4b에 도시한 바와 같이, 상기 트렌치(230)가 형성된 반도체 기판(200) 상에 상기 트렌치 라인(230)을 완전히 매립하도록 산화막(240)을 두껍게 증착한다.Next, as shown in FIG. 4B, the oxide layer 240 is thickly deposited on the semiconductor substrate 200 on which the trench 230 is formed so as to completely fill the trench line 230.

이때, 상기 산화막(240)은 HLD(High temperature Low pressure Dielectric) 산화막으로 형성하는 것이 바람직하다.At this time, the oxide film 240 is preferably formed of a high temperature low pressure dielectric (HLD) oxide film.

그런 다음, 상기 산화막(240)을 마스크 없이 블랭킷 식각하여, 상기 트렌치(230) 깊이의 1/2 이상 상기 산화막(240)이 잔류하도록 식각한다. 이때, 상기 잔류된 산화막(240)은, 상기 날카롭게 형성된 트렌치 라인(230)의 하부 모서리에 집중되는 스트레스와 반대방향의 스트레스를 가지므로, 스트레스를 완화시키는 역할을 한다.Thereafter, the oxide film 240 is etched without a mask, so that the oxide film 240 remains at least 1/2 of the depth of the trench 230. At this time, the remaining oxide film 240 has a stress in the opposite direction to the stress concentrated in the lower edge of the sharply formed trench line 230, thereby reducing the stress.

그 다음으로, 상기 산화막(240) 상에 도프드 폴리막(250)을 증착한다. Next, a doped poly film 250 is deposited on the oxide film 240.

그런 다음, 도 4c에 도시한 바와 같이, 상기 도프드 폴리막(250)을 마스크 없이 블랭킷 식각하여 상기 트렌치 라인(230) 내부에만 매립되도록 한다.Next, as shown in FIG. 4C, the doped poly layer 250 is blanket-etched without a mask to be embedded only in the trench line 230.

그런 다음, 상기 패드 질화막(220) 및 패드 산화막(210)을 제거하면, 도 2에 도시한 바와 같이, 상기 산화막(240)과 도프드 폴리막(250)으로 이루어진 비트라인 이 형성된다. Next, when the pad nitride film 220 and the pad oxide film 210 are removed, a bit line including the oxide film 240 and the doped poly film 250 is formed as shown in FIG. 2.

한편, 본 발명에 따른 반도체 소자의 비트라인 제조방법은, 비트라인의 면저항을 더욱 개선하기 위하여 트렌치 라인(230) 내에 매립된 도프드 폴리막(250) 상부표면에 티타늄 실리사이드막(270)을 더 형성할 수 있으며, 이는, 도 5a 및 도 5b를 참조하여 상세하게 설명한다.Meanwhile, in the method of manufacturing a bit line of a semiconductor device according to the present invention, in order to further improve the sheet resistance of the bit line, a titanium silicide layer 270 is further added to the upper surface of the doped poly layer 250 embedded in the trench line 230. Which may be formed, which will be described in detail with reference to FIGS. 5A and 5B.

도 5a 및 도 5b는 본 발명의 변형예에 따른 반도체 소자의 비트라인 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.5A and 5B are cross-sectional views sequentially illustrating a method of manufacturing a bit line of a semiconductor device according to a modified example of the present invention.

먼저, 도 5a에 도시한 바와 같이, 상기 도프드 폴리막(250)이 형성된 반도체 기판(200) 상에 실리사이드 형성용 막(260)을 증착한다. 이때, 본 실시에서는, 상기 실리사이드 형성용 막(260)으로 티타늄을 사용한다. First, as illustrated in FIG. 5A, a silicide forming film 260 is deposited on the semiconductor substrate 200 on which the doped poly film 250 is formed. In this case, titanium is used as the silicide forming film 260.

이어서, 상기 실리사이드 형성용 막(260)이 형성된 반도체 기판(200)을 열처리하면, 상기 실리사이드 형성용 막(260)인 티타늄과 상기 도프드 폴리막(250)이 서로 반응하여 티타늄 실리사이드막(270)이 형성된다.Subsequently, when the semiconductor substrate 200 on which the silicide-forming film 260 is formed is heat-treated, titanium, the silicide-forming film 260, and the doped poly film 250 react with each other to form a titanium silicide film 270. Is formed.

그 다음으로, 도 5b에 도시한 바와 같이, 상기 티타늄 실리사이드막(260)이 형성된 이외의 영역에 남아있는 티타늄을 제거하면, 도 3에 도시한 바와 같이, 상기 트렌치 라인(230) 내에 산화막(240), 도프드 폴리막(250) 및 실리사이드막(270)으로 이루어진 비트라인이 형성된다.Next, as shown in FIG. 5B, when titanium remaining in an area other than the titanium silicide layer 260 is formed is removed, as illustrated in FIG. 3, the oxide layer 240 is formed in the trench line 230. ), A doped poly film 250 and a silicide film 270 are formed.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the preferred embodiments of the present invention have been described in detail above, those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Accordingly, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concept of the present invention as defined in the following claims also fall within the scope of the present invention.

상기한 바와 같이, 본 발명은 반도체 기판 내에 비트라인을 형성하기 위한 복수의 트렌치 라인을 형성한 다음, 상기 트렌치 라인 내에 산화막 및 도프드 폴리막으로 이루어진 비트라인을 형성한다. 또한, 상기 도프드 폴리막 상에 티타늄 실리사이드막을 더 포함하는 비트라인을 형성하여 상기 비트라인의 면저항을 감소시킬 수 있다. As described above, the present invention forms a plurality of trench lines for forming bit lines in a semiconductor substrate, and then forms bit lines formed of an oxide film and a doped poly film in the trench lines. In addition, a bit line further including a titanium silicide layer may be formed on the doped poly layer to reduce sheet resistance of the bit line.

이에 따라, 본 발명은 반도체 소자의 크기의 증가없이 전송 속도를 증가시킬 수 있는 효과가 있다.Accordingly, the present invention has the effect of increasing the transmission speed without increasing the size of the semiconductor device.

Claims (9)

소정 깊이를 가지는 복수의 트렌치 라인이 형성된 기판과,A substrate having a plurality of trench lines having a predetermined depth, 상기 트렌치 라인 내에 순차 적층된 구조로 매립된 산화막과 도프드 폴리막으로 이루어진 반도체 소자의 비트라인.A bit line of a semiconductor device consisting of an oxide film and a doped poly film embedded in the trench line sequentially stacked. 제1항에 있어서,The method of claim 1, 상기 산화막은 HLD 산화막으로 형성된 것을 특징으로 하는 반도체 소자의 비트라인.And the oxide film is formed of an HLD oxide film. 제1항에 있어서,The method of claim 1, 상기 도프드 폴리막 상부표면에 형성된 실리사이드막을 더 포함하는 것을 특징으로 하는 반도체 소자의 비트라인.And a silicide layer formed on the upper surface of the doped poly layer. 제3항에 있어서,The method of claim 3, 상기 실리사이드막은, 티타늄을 사용하여 형성된 것을 특징으로 하는 반도체 소자의 비트라인.The silicide film is a bit line of the semiconductor device, characterized in that formed using titanium. 기판 내에 비트라인을 형성하기 위한 복수의 트렌치 라인을 형성하는 단계;Forming a plurality of trench lines for forming bit lines in the substrate; 상기 트렌치 라인이 형성된 결과물 상에 산화막을 증착하는 단계;Depositing an oxide film on a resultant product in which the trench lines are formed; 상기 산화막을 블랭킷 식각하여 상기 트렌치 라인 내에 산화막을 소정 두께 잔류시키는 단계; 및 Blanket etching the oxide film to leave an oxide film in the trench line by a predetermined thickness; And 상기 잔류된 산화막 상에 도프드 폴리막을 형성하여 상기 트렌치 라인을 매립하는 단계;를 포함하는 반도체 소자의 비트라인 제조방법.And forming a doped poly film on the remaining oxide film to fill the trench lines. 제5항에 있어서,The method of claim 5, 상기 산화막은 HLD 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 비트라인 제조방법.The oxide film is a bit line manufacturing method of a semiconductor device, characterized in that formed by the HLD oxide film. 제5항에 있어서,The method of claim 5, 상기 잔류된 산화막 상에 도프드 폴리막을 형성하여 상기 트렌치 라인을 매립하는 단계 이후에, 상기 도프드 폴리막을 블랭킷 식각하여 상기 트렌치 라인 내부에만 매립하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 비트라인 제조방법.And forming a doped poly film on the remaining oxide film to bury the trench line, and blanketing the doped poly film to fill only the inside of the trench line. Manufacturing method. 제5항에 있어서,The method of claim 5, 상기 잔류된 산화막 상에 도프드 폴리막을 형성하는 단계 이후, 상기 도프드 폴리막 상부표면에 실리사이드막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 비트라인 제조방법.And forming a silicide film on the upper surface of the doped poly film after forming the doped poly film on the remaining oxide film. 제8항에 있어서,The method of claim 8, 상기 실리사이드막은, 티타늄을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 비트라인 제조방법.The silicide film is a bit line manufacturing method of a semiconductor device, characterized in that formed using titanium.
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