KR20070062863A - Method of fabricating the semiconductor device having recessed channel - Google Patents

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Abstract

A method for manufacturing a semiconductor device with a recess channel is provided to prevent the generation of a stepped portion at a trench isolation layer and to increase an overlay margin between a gate stack and a recess channel trench by forming the recess channel trench and forming the gate stack like a wave type structure using an oval contact type mask pattern. A trench isolation layer(210) for defining an active region(202) is formed on a semiconductor substrate. A recess channel trench is formed within the active region by performing an etching process using an oval contact type mask pattern capable of exposing partially the active region as an etch mask. A wave type gate stack(240) is formed on the resultant structure. The width of the gate stack on the recess channel trench is relatively large compared to that on the trench isolation layer.

Description

리세스채널을 갖는 반도체소자의 제조방법{Method of fabricating the semiconductor device having recessed channel}Method of fabricating a semiconductor device having a recess channel {Method of fabricating the semiconductor device having recessed channel}

도 1 및 도 2는 종래의 리세스채널을 갖는 반도체소자의 제조방법을 설명하기 위하여 나타내 보인 레이아웃도들이다.1 and 2 are layout views illustrating a conventional method of manufacturing a semiconductor device having a recess channel.

도 3은 도 2의 선 Ⅲ-Ⅲ'를 따라 절단하여 나타내 보인 단면도이다.3 is a cross-sectional view taken along the line III-III ′ of FIG. 2.

도 4 및 도 5는 본 발명에 따른 리세스채널을 갖는 반도체소자의 제조방법을 설명하기 위하여 나타내 보인 레이아웃도들이다.4 and 5 are layout views illustrating a method of manufacturing a semiconductor device having a recess channel according to the present invention.

도 6은 도 5의 선 Ⅵ-Ⅵ'를 따라 절단하여 나타내 보인 단면도이다.FIG. 6 is a cross-sectional view taken along the line VI-VI ′ of FIG. 5.

본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 리세스채널을 갖는 반도체소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device having a recess channel.

현재 집적회로 반도체소자의 디자인 룰(design rule)이 70㎚ 이하 레벨로 급격히 감소함에 따라 셀 트랜지스터의 게이트 저항이 매우 증가하고, 또한 채널길이도 급격하게 감소하고 있다. 그 결과 게이트 저항 및 문턱전압을 구현함에 있어서 플래너(planar) 트랜지스터 구조로는 한계를 나타내고 있으며, 따라서 최근에는 디 자인 룰의 증가 없이 채널길이를 보다 더 확보하는 방법들이 다양하게 연구되고 있다. 특히 제한된 게이트 선폭을 유지하면서 채널의 길이를 보다 확장시켜 주는 구조로서, 반도체기판을 리세스하고 이러한 리세스 영역을 게이트 구조로 채택하여 유효채널길이(effective channel length)를 보다 연장시키는 리세스채널을 갖는 반도체소자에 대한 연구가 활발하게 이루어지고 있다.As the design rule of the integrated circuit semiconductor device is rapidly reduced to a level of 70 nm or less, the gate resistance of the cell transistor is greatly increased, and the channel length is also rapidly decreased. As a result, the planar transistor structure has a limitation in implementing the gate resistance and the threshold voltage. Therefore, various methods of securing the channel length without increasing the design rule have been studied in various ways. In particular, it is a structure that extends the channel length more while maintaining a limited gate line width. A recess channel that recesses a semiconductor substrate and adopts the recess region as a gate structure further extends an effective channel length. Research on semiconductor devices having been actively conducted.

도 1 및 도 2는 종래의 리세스채널을 갖는 반도체소자의 제조방법을 설명하기 위하여 나타내 보인 레이아웃도들이다. 그리고 도 3은 도 2의 선 Ⅲ-Ⅲ'를 따라 절단하여 나타내 보인 단면도이다.1 and 2 are layout views illustrating a conventional method of manufacturing a semiconductor device having a recess channel. 3 is a cross-sectional view taken along the line III-III ′ of FIG. 2.

도 1 내지 도 3을 참조하면, 반도체기판(100)의 소자분리영역에 트랜치 소자분리막(110)을 형성하여 활성영역(102)을 한정한다. 다음에 라인 형태(line type)의 포토레지스트막패턴(미도시)을 이용한 식각으로 활성영역(102)을 가로지르도록 배치되는 리세스채널용 트랜치(120)를 형성한다. 다음에 게이트절연막(130)을 형성한 후, 전면에 게이트스택용 물질막을, 예컨대 폴리실리콘막, 텅스텐실리사이드막 및 게이트하드마스크막이 순차적으로 적층되는 구조로 형성한다. 다음에 라인 형태의 마스크막패턴을 이용한 패터닝을 수행하여, 리세스채널용 트랜치(120)에 정렬되며, 폴리실리콘막패턴(141), 텅스텐실리사이드막패턴(142) 및 게이트하드마스크막패턴(143)이 순차적으로 적층되는 게이트스택(140)을 형성한다.1 to 3, the trench isolation layer 110 is formed in the isolation region of the semiconductor substrate 100 to define the active region 102. Next, a recess channel trench 120 is formed to cross the active region 102 by etching using a line type photoresist pattern (not shown). Next, after the gate insulating film 130 is formed, a gate stack material film is formed on the entire surface of the gate stack film 130 such that a polysilicon film, a tungsten silicide film, and a gate hard mask film are sequentially stacked. Next, patterning is performed using a line-type mask film pattern, which is aligned with the trench channel trench 120, and is made of a polysilicon film pattern 141, a tungsten silicide film pattern 142, and a gate hard mask film pattern 143. ) Forms a gate stack 140 that is sequentially stacked.

그런데 이와 같은 종래의 리세스채널을 갖는 반도체소자의 제조방법에 있어서 다음과 같은 문제가 있다.However, the conventional method of manufacturing a semiconductor device having a recess channel has the following problems.

먼저 리세스채널용 트랜치(120) 형성시 사용되는 마스크막으로서 라인 형태 의 포토레지스트막패턴이 사용됨에 따라, 트랜치 소자분리막(110)의 상부도 라인 형태로 리세스된 영역이 만들어진다. 이와 같이 상대적으로 넓은 영역인 트랜치 소자분리막(110)에 형성된 리세스된 영역은 후속의 게이트스택용 물질막 증착시 폴리실리콘막의 상부 표면을 굴곡지게 만들고, 그 결과 폴리실리콘막 상부의 텅스텐실리사이드막 내부에 심(seam)이 만들어지게 된다. 이와 같은 심은 후속의 산화공정에서 비정상적인 산화현상을 유발하여 자기정렬컨택공정시 불량을 야기하기나, 또는 랜딩플러그컨택 식각시 반도체기판(100)을 완전히 노출시키지 못하는 낫 오픈(not open)을 야기한다. 또한 트랜치 소자분리막(110) 상부의 리세스된 영역에 의한 단차로 인하여, 도 3에서 "A"로 표시한 부분에 게이트스택(140) 형성을 위한 식각시 식각잔류물을 발생시키고, 이 식각잔류물은 후속공정에서의 랜딩플러그컨택과의 숏(short)을 유발할 수 있다.First, since a line type photoresist layer pattern is used as a mask layer used when forming the recess channel trench 120, an upper region of the trench isolation layer 110 is also recessed in a line form. Such a recessed region formed in the trench isolation layer 110, which is a relatively large region, causes the upper surface of the polysilicon layer to bend during subsequent deposition of the gate stack material layer, and as a result, inside the tungsten silicide layer above the polysilicon layer. A seam will be created. Such shims may cause abnormal oxidation in subsequent oxidation processes, resulting in defects in the self-aligned contact process, or may result in not open, in which the semiconductor substrate 100 is not fully exposed during the landing plug contact etching. . In addition, due to the step difference due to the recessed region in the upper portion of the trench isolation layer 110, an etching residue is generated during the etching for forming the gate stack 140 at the portion indicated by “A” in FIG. 3. Water can cause a short with the landing plug contact in a subsequent process.

다음에 리세스채널용 트랜치(120)와 게이트스택(140) 사이의 오버레이 마진(overlay margin)이 작음에 따라 미스얼라인(misalign)이 발생하고, 그 결과 게이트스택(140)이 어느 한쪽으로 치우치게 형성될 수 있다. 이는 게이트스택(130)이 어느 한쪽으로 치우친 부분에서 반도체기판(100)에 어택(attack)을 가할 수 있으며, 또한 후속 산화공정에서, 도 3에서 "B"로 표시한 바와 같이, 리세스채널용 트랜치(120)의 한쪽 측면에 매우 두꺼운 산화막을 형성시킬 수 있다. 이와 같이 형성된 두꺼운 산화막은 소자의 문턱전압을 변동시키는 등과 같은 소자의 여러 특성들을 열화시킨다.Next, as the overlay margin between the recess channel trench 120 and the gate stack 140 is small, misalignment occurs, and as a result, the gate stack 140 is biased to either side. Can be formed. This may cause an attack on the semiconductor substrate 100 at the portion of which the gate stack 130 is biased to one side, and in a subsequent oxidation process, as indicated by "B" in FIG. 3, for the recess channel. A very thick oxide film may be formed on one side of the trench 120. The thick oxide film thus formed deteriorates various characteristics of the device, such as changing the threshold voltage of the device.

본 발명이 이루고자 하는 기술적 과제는, 리세스채널용 트랜치 형성시 트랜치 소자분리막에서의 단차가 발생되지 않도록 하고, 리세스채널과 게이트스택 사이의 오버레이 마진이 충분하도록 하여 미스얼라인 발생을 최소화할 수 있도록 하는 리세스채널을 갖는 반도체소자의 제조방법을 제공하는 것이다.The technical problem to be achieved by the present invention is to minimize the occurrence of misalignment by preventing the step difference in the trench isolation layer when forming the trench for the trench channel, and sufficient overlay margin between the recess channel and the gate stack. The present invention provides a method for manufacturing a semiconductor device having a recess channel.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 리세스채널을 갖는 반도체소자의 제조방법은, 반도체기판에 활성영역을 한정하는 트랜치 소자분리막을 형성하는 단계; 상기 활성영역의 일부를 노출시키는 오벌 컨택 형태의 마스크막패턴을 이용하여 상기 활성영역에 리세스채널용 트랜치를 형성하는 단계; 및 상기 리세스채널용 트랜치와 중첩돼, 상기 리세스채널용 트랜치 위에서의 폭이 상기 트랜치 소자분리막 위에서의 폭보다 상대적으로 큰 웨이브 형태의 게이트스택을 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above technical problem, a method of manufacturing a semiconductor device having a recess channel according to the present invention, forming a trench device isolation film defining an active region on the semiconductor substrate; Forming a trench for a recess channel in the active region by using a mask layer pattern having an oval contact form exposing a portion of the active region; And overlapping the recess channel trench to form a gate stack having a wave shape having a width over the trench channel trench larger than a width over the trench device isolation layer.

상기 오벌 컨택 형태의 마스크막패턴은, 상기 활성영역 중 리세스채널이 형성될 영역 및 상기 리세스채널이 형성될 영역에 인접한 트랜치 소자분리막의 일부를 노출시키는 개구부를 갖는 것이 바람직하다.The mask layer pattern in the form of an oval contact may have an opening that exposes a portion of the active region in which the recess channel is to be formed and a portion of the trench isolation layer adjacent to the region in which the recess channel is to be formed.

상기 리세스채널용 트랜치는 1000-2000Å의 깊이로 형성하는 것이 바람직하다.The recess channel trench is preferably formed to a depth of 1000-2000Å.

본 발명에 있어서, 상기 리세스채널용 트랜치를 형성한 후 전면에 희생산화막을 형성하는 단계와, 그리고 세정으로 상기 희생산화막을 제거하는 단계를 더 포함할 수 있다.In the present invention, after forming the recess channel trench, the method may further include forming a sacrificial oxide film on the entire surface, and removing the sacrificial oxide film by cleaning.

또한, 상기 리세스채널용 트랜치를 형성한 후 전면에 게이트절연막을 형성하는 단계를 더 포함할 수 있다.The method may further include forming a gate insulating layer on an entire surface after forming the recess channel trench.

상기 게이트스택은, 폴리실리콘막패턴, 텅스텐실리사이드막패턴 및 게이트하드마스크막패턴이 순차적으로 적층되는 구조로 형성하는 것이 바람직하다.The gate stack may be formed in a structure in which a polysilicon film pattern, a tungsten silicide film pattern, and a gate hard mask film pattern are sequentially stacked.

상기 리세스채널용 트랜치 위에서의 게이트스택의 폭은 상기 트랜치 소자분리막 위에서의 폭보다 2배인 것이 바람직하다.The width of the gate stack on the recess channel trench is preferably twice the width on the trench isolation layer.

이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below.

도 4 및 도 5는 본 발명에 따른 리세스채널을 갖는 반도체소자의 제조방법을 설명하기 위하여 나타내 보인 레이아웃도들이다. 그리고 도 6은 도 5의 선 Ⅵ-Ⅵ'를 따라 절단하여 나타내 보인 단면도이다.4 and 5 are layout views illustrating a method of manufacturing a semiconductor device having a recess channel according to the present invention. 6 is a cross-sectional view taken along the line VI-VI ′ of FIG. 5.

도 4 내지 도 6을 참조하면, 반도체기판(200)의 소자분리영역에 트랜치 소자분리막(210)을 형성하여 활성영역(202)을 한정한다. 상기 트랜치 소자분리막(210)은 통상의 방법, 즉 패드산화막 및 패드질화막을 이용하여 트랜치를 형성하는 단계와, 그리고 트랜치를 매립절연막으로 매립한 후 평탄화시키는 단계와, 패드산화막 및 패드질화막을 제거하는 단계를 순차적으로 수행함으로써 형성할 수 있다. 다음에 오벌 컨택 형태(oval contact type)의 마스크막패턴(미도시)을 이용한 식각으로 활성영역(202)의 리세스채널이 형성될 영역에 리세스채널용 트랜치(220)를 형성한 다. 리세스채널용 트랜치(220)의 깊이는 대략 1000-2000Å, 바람직하게는 1500Å이 되도록 한다. 상기 마스크막패턴은, 활성영역(202) 중 리세스채널이 형성될 영역 및 리세스채널이 형성될 영역에 인접한 트랜치 소자분리막(210)의 일부를 노출시키는 개구부를 갖는 포토레지스트막으로 형성할 수 있다. 이때 트랜치 소자분리막(210)의 노출부분은, 후속공정에서 게이트스택이 형성되는 라인(line)과 중첩되는 영역으로 한정되며, 게이트스택이 형성되는 라인과 중첩되지 않는 영역은 모두 상기 포토레지스트막패턴에 의해 덮인다. 경우에 따라서 상기 리세스채널용 트랜치(220) 형성은 폴리실리콘막패턴이나 질화막패턴을 하드마스크막패턴으로 사용하여 수행할 수도 있다.4 to 6, the trench isolation layer 210 is formed in the isolation region of the semiconductor substrate 200 to define the active region 202. The trench device isolation film 210 may be formed using a conventional method, that is, forming a trench using a pad oxide film and a pad nitride film, and filling the trench with a buried insulating film, and then planarizing the strip oxide film and the pad nitride film. It can be formed by performing the steps sequentially. Next, a recess channel trench 220 is formed in the region where the recess channel of the active region 202 is to be formed by etching using an oval contact type mask layer pattern (not shown). The depth of the recess channel trench 220 is approximately 1000-2000 microns, preferably 1500 microns. The mask layer pattern may be formed as a photoresist layer having an opening that exposes a portion of the trench isolation layer 210 adjacent to the region where the recess channel is to be formed and the region where the recess channel is to be formed in the active region 202. have. In this case, the exposed portion of the trench isolation layer 210 is limited to a region overlapping a line on which a gate stack is formed in a subsequent process, and all regions not overlapping with a line on which a gate stack is formed are all the photoresist pattern. Covered by In some cases, the recess channel trench 220 may be formed using a polysilicon layer pattern or a nitride layer pattern as a hard mask layer pattern.

다음에 리세스채널용 트랜치(220)가 형성된 결과물 전면에 게이트절연막(230)을 형성한다. 이 게이트절연막(230)은, 대략 800-900℃, 바람직하게는 800℃의 온도에서의 습식산화 또는 건식산화방법으로 대략 20-60Å, 바람직하게는 35Å의 두께의 산화막으로 형성할 수 있다. 경우에 따라서는 듀얼(dual) 산화막 구조로 게이트절연막(230)을 형성할 수도 있다. 경우에 따라서 게이트절연막(230)을 형성하기 전에 리세스채널용 트랜치(220) 형성시 식각데미지를 치유하기 위하여 희생산화공정을 수행할 수도 있다. 즉 전면에 희생산화막(미도시)을 형성한 후, HF 용액을 이용한 세정을 수행하여 희생산화막을 제거한다.Next, the gate insulating layer 230 is formed on the entire surface of the resultant trench 220 formed therein. The gate insulating film 230 may be formed by an oxide film having a thickness of approximately 20-60 kPa, preferably 35 kPa by a wet oxidation or dry oxidation method at a temperature of approximately 800-900 캜, preferably 800 캜. In some cases, the gate insulating film 230 may be formed in a dual oxide film structure. In some cases, a sacrificial oxidation process may be performed to heal etch damage when the recess channel trench 220 is formed before the gate insulation layer 230 is formed. That is, after the sacrificial oxide film (not shown) is formed on the entire surface, the sacrificial oxide film is removed by washing with HF solution.

다음에 전면에 게이트스택용 물질막을, 예컨대 폴리실리콘막, 텅스텐실리사이드막 및 게이트하드마스크막이 순차적으로 적층되는 구조로 형성한다. 폴리실리콘막은, 포스포러스(P)가 도핑된 폴리실리콘막으로서, 게이트절연막(230)을 형성한 후 시간지연(time delay) 없이 연속적으로 대략 510-550℃, 바람직하게는 530℃의 온도에서 대략 600-1300Å, 바람직하게는 750Å의 두께로 형성한다. 상기 텅스텐실리사이드막은 대략 800-1300Å의 두께, 바람직하게는 1100Å의 두께로 형성한다.Next, a gate stack material film is formed on the entire surface, for example, in a structure in which a polysilicon film, a tungsten silicide film and a gate hard mask film are sequentially stacked. The polysilicon film is a polysilicon film doped with phosphorus (P), and is formed at about 510-550 ° C., preferably at 530 ° C. continuously without time delay after the gate insulating film 230 is formed. It is formed to a thickness of 600-1300 kPa, preferably 750 kPa. The tungsten silicide film is formed to a thickness of approximately 800-1300 kPa, preferably 1100 kPa.

다음에 웨이브 형태(wave type)의 마스크막패턴을 이용한 패터닝을 수행하여, 폴리실리콘막패턴(241), 텅스텐실리사이드막패턴(242) 및 게이트하드마스크막패턴(243)이 순차적으로 적층되는 게이트스택(240)을 형성한다. 상기 웨이브 형태의 마스크막패턴을 이용해 형성된 게이트스택(240)은, 라인 형태를 갖되, 리세스채널용 트랜치(220) 위에서의 폭이 트랜치 소자분리막(210) 위에서의 폭보다 상대적으로 더 큰 웨이브 형태를 갖는다. 이때 리세스채널용 트랜치(220) 위에서의 폭은 트랜치 소자분리막(210) 위에서의 폭의 대략 2배가 되도록 한다.Next, patterning using a wave type mask film pattern is performed to form a gate stack in which the polysilicon film pattern 241, the tungsten silicide film pattern 242, and the gate hard mask film pattern 243 are sequentially stacked. 240 is formed. The gate stack 240 formed by using the wave-shaped mask layer pattern has a line shape, but a wave shape of which the width on the trench channel trench 220 is larger than the width of the trench device isolation layer 210. Has In this case, the width over the trench channel trench 220 is approximately twice the width over the trench isolation layer 210.

지금까지 설명한 바와 같이, 본 발명에 따른 리세스채널을 갖는 반도체소자의 제조방법은, 오벌 컨택 형태의 마스크막패턴을 이용하여 리세스채널용 트랜치를 형성하고, 게이트스택을 웨이브 형태로 형성함으로써, 리세스채널용 트랜치 형성시 트랜치 소자분리막에서의 단차 발생을 방지할 수 있으며, 게이트스택 형성시 게이트스택과 리세스채널용 트랜치 사이의 오버레이 마진을 증대시킬 수 있다는 이점에 제공된다.As described so far, the method of manufacturing a semiconductor device having a recess channel according to the present invention is formed by forming a recess channel trench using a mask film pattern of an oval contact form, and forming a gate stack in a wave form. The step difference can be prevented from occurring in the trench isolation layer when forming the trench for the recess channel, and the overlay margin between the gate stack and the recess channel trench can be increased when the gate stack is formed.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the technical spirit of the present invention. Do.

Claims (7)

반도체기판에 활성영역을 한정하는 트랜치 소자분리막을 형성하는 단계;Forming a trench isolation layer defining an active region on the semiconductor substrate; 상기 활성영역의 일부를 노출시키는 오벌(oval) 컨택 형태의 마스크막패턴을 이용하여 상기 활성영역에 리세스채널용 트랜치를 형성하는 단계; 및Forming a recess for a recess channel in the active region by using a mask layer pattern having an oval contact form exposing a portion of the active region; And 상기 리세스채널용 트랜치와 중첩돼, 상기 리세스채널용 트랜치 위에서의 폭이 상기 트랜치 소자분리막 위에서의 폭보다 상대적으로 큰 웨이브(wave) 형태의 게이트스택을 형성하는 단계를 포함하는 것을 특징으로 하는 리세스채널을 갖는 반도체소자의 제조방법.Overlapping the trench for the recess channel to form a gate-shaped gate stack having a width over the trench channel trench larger than a width over the trench device isolation layer. A method of manufacturing a semiconductor device having a recess channel. 제1항에 있어서,The method of claim 1, 상기 오벌 컨택 형태의 마스크막패턴은, 상기 활성영역 중 리세스채널이 형성될 영역 및 상기 리세스채널이 형성될 영역에 인접한 트랜치 소자분리막의 일부를 노출시키는 개구부를 갖는 것을 특징으로 하는 리세스채널을 갖는 반도체소자의 제조방법.The mask layer pattern of the oval contact type has a recess channel having an opening that exposes a portion of the active region in which the recess channel is to be formed and a portion of the trench isolation layer adjacent to the region where the recess channel is to be formed. Method for manufacturing a semiconductor device having a. 제1항에 있어서,The method of claim 1, 상기 리세스채널용 트랜치는 1000-2000Å의 깊이로 형성하는 것을 특징으로 하는 리세스채널을 갖는 반도체소자의 제조방법.And the recess channel trench is formed to a depth of 1000-2000 microns. 제1항에 있어서,The method of claim 1, 상기 리세스채널용 트랜치를 형성한 후 전면에 희생산화막을 형성하는 단계; 및Forming a sacrificial oxide film on an entire surface of the trench after forming the recess channel trench; And 세정으로 상기 희생산화막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 리세스채널을 갖는 반도체소자의 제조방법.The method of manufacturing a semiconductor device having a recess channel further comprising the step of removing the sacrificial oxide film by cleaning. 제1항에 있어서,The method of claim 1, 상기 리세스채널용 트랜치를 형성한 후 전면에 게이트절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 리세스채널을 갖는 반도체소자의 제조방법.And forming a gate insulating film on a front surface of the trench after forming the recess channel trench. 제1항에 있어서,The method of claim 1, 상기 게이트스택은, 폴리실리콘막패턴, 텅스텐실리사이드막패턴 및 게이트하드마스크막패턴이 순차적으로 적층되는 구조로 형성하는 것을 특징으로 하는 리세스채널을 갖는 반도체소자의 제조방법.The gate stack is formed in a structure in which the polysilicon layer pattern, the tungsten silicide layer pattern and the gate hard mask layer pattern are sequentially stacked. 제1항에 있어서,The method of claim 1, 상기 리세스채널용 트랜치 위에서의 게이트스택의 폭은 상기 트랜치 소자분리막 위에서의 폭보다 2배인 것을 특징으로 하는 리세스채널을 갖는 반도체소자의 제조방법.And a width of the gate stack on the recess channel trench is twice as wide as the width on the trench isolation layer.
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