KR20070059247A - 인쇄 회로 보드 어셈블리 간 단방향 직렬 버스 인터페이스장치 및 방법 - Google Patents

인쇄 회로 보드 어셈블리 간 단방향 직렬 버스 인터페이스장치 및 방법 Download PDF

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Abstract

본 발명은 인쇄 회로 보드 어셈블리(Printed circuit Board Assembly : 이하 'PBA'라 칭함) 간 단방향 직렬 버스 인터페이스(serial bus interface) 장치 및 방법에 관한 것으로서, 특정 종(Slave) PBA에 전달하고자 하는 직렬 데이터 프레임을 생성하고, 일정 주기로 상기 생성된 직렬 데이터 프레임과 클럭을 각각 한 비트씩 레지스터에 기록하며, 상기 기록된 비트들을 외부로 연결되는 클럭 패턴(clock pattern)과 데이터 패턴(data pattern)으로 각각 출력하는 주(Master) PBA와, 백보드(back board)를 통해 상기 주(Master) PBA로부터 입력되는 비트 신호를 수신하고, 상기 수신된 데이터 신호를 디코딩(decoding)하여 처리하는 상기 종(Slave) PBA를 포함하여, 기존 방식에 비해 PLD(Programable Logic Device) 로직 소모를 줄일 수 있고, 백보드 내의 패턴(pattern) 수를 줄임으로써 백보드 레이어 개수 감소를 통한 재료비 절감 및 패턴 간의 크로스 토크(cross talk)를 최소화하여 신호 전달의 안정성 및 백보드 라우팅(routing)의 편의성을 얻을 수 있는 이점이 있다.
PBA, 인쇄 회로 보드 어셈블리, PCB, PLD, 직렬 버스 인터페이스

Description

인쇄 회로 보드 어셈블리 간 단방향 직렬 버스 인터페이스 장치 및 방법{APPARATUS AND METHOD FOR SERIAL BUS INTERFACING BETWEEN PRINTED CIRCUIT BOARD ASSEMBLIES}
도 1은 종래 기술에 따른 인쇄 회로 보드 어셈블리 간 인터페이스 장치의 구성을 도시한 도면,
도 2는 본 발명에 따른 인쇄 회로 보드 어셈블리 간 단방향 직렬 버스 인터페이스 장치의 구성을 도시한 도면,
도 3은 본 발명에 따른 인쇄 회로 보드 어셈블리 간 단방향 직렬 버스 인터페이스 방법의 절차를 도시한 흐름도,
도 4는 본 발명에 따른 인쇄 회로 보드 어셈블리 간 단방향 직렬 버스 인터페이스 방법의 절차를 도시한 흐름도, 및
도 5는 본 발명에 따른 인터페이스 타이밍 도의 예를 도시한 예시도.
본 발명은 인쇄 회로 보드 어셈블리에 관한 것으로, 특히, 주 인쇄 회로 보드 어셈블리와 종 인쇄 회로 보드 어셈블리 사이의 단방향 직렬 버스 인터페이스 장치 및 방법에 관한 것이다.
주 인쇄 회로 보드 어셈블리(Master Printed circuit Board Assembly : 이하 'Master PBA'라 칭함)는 프로세서(processor)를 가지며, 상기 프로세서가 가지고 있는 프로세서 인터페이스(processor interface) 방식의 단순한 패턴(pattern) 연장을 통해 백보드(back board)를 거쳐 연결되는 종 인쇄 회로 보드 어셈블리(Slave Printed circuit Board Assembly : 이하 'Slave PBA'라 칭함)를 억세스(access)할 수 있다.
도 1은 종래 기술에 따른 프로세서 인터페이스 방식을 도시하는 도면이다.
상기 도 1을 참조하면, Master PBA(100)의 프로세서(101)가 가지는 프로세서 인터페이스(processor interface)는 어드레스 라인(address line)과 데이터 라인(data line)의 구조를 가진다. 여기서, 상기 Master PBA(100)의 프로세서(101)에서 시작되는 상기 어드레스 라인과 데이터 라인은 백보드(110)를 통해 여러 장의 Slave PBA(120-1, …, 120-N)로 연결된다. 따라서, 상기 Master PBA(100)가 하나의 Slave PBA(120-1)에 억세스하기 위해서는 모든 Slave PBA(120-1, …, 120-N) 각각에 대해 상기 어드레스 라인과 데이터 라인을 모두 연결(routing)하여야만 한다. 예를 들어, 1 바이트 데이터 억세스 인터페이스(11byte data access interface)는 8개의 데이터 라인 패턴(pattern)을 필요로 하며, 상기 Slave PBA가 12개라면 4개의 어드레스 라인을 필요로 한다. 이와 같이, 연결(routing)해야할 패턴(pattern) 의 개수가 많으면, 상기 연결(routing) 작업이 용이하지 않은 문제점이 있다.
또한, 상기 모든 Slave PBA들(120-1, …, 120-N)은 각각 하나의 프로그램 가능 논리소자(Programable Logic Device : 이하 'PLD'라 칭함)((121-1)…(121-N))를 가지며, 상기 각 PLD((121-1)…(121-N)) 내에는 상기 어드레스 라인과 데이터 라인으로 입력되는 어드레스 신호와 데이터 신호를 디코딩(decoding)하기 위한 디코딩 로직(decoding logic)이 구현된다. 따라서, 상기 많은 수의 어드레스 신호와 데이터 신호가 상기 PLD(121-1, …, 121-N)로 입력되면, 상기 신호들을 디코딩하기 위해 상기 PLD 로직의 많은 전력 소모가 발생하게 되며, 상기 디코딩을 위한 로직 구현이 불가능할 수도 있다.
또한, 상기 패턴의 개수가 많을수록 신호에서의 잡음 발생 요인인 패턴 간의 크로스 토크(ross talk) 발생 가능성이 높아지며, 해당 패턴들에 대한 라우팅(routing) 작업이 어려워 원활한 패턴 라우팅을 위해 상기 백보드 PCB(Printed Circuit Board)의 레이어(layer) 수를 늘려야 하는 문제점이 있다.
따라서, 본 발명의 목적은 인쇄 회로 보드 어셈블리 간 단방향 직렬 버스 인터페이스 장치 및 방법을 제공함에 있다.
본 발명의 또 다른 목적은 클럭 라인(clock line)과 데이터 라인(data line) 각각 하나만을 갖는 직렬 버스(serial bus)구조를 이용하여 프로세서가 있는 Mater PBA 와 상기 프로세서가 없는 Slave PBA 간 인터페이스 장치 및 방법을 제공함에 있다.
상기 목적을 달성하기 위해 본 발명의 실시 예에 따르면, 인쇄 회로 보드 어셈블리(Printed circuit Board Assembly : 이하 'PBA'라 칭함) 간 단방향 직렬 버스 인터페이스(serial bus interface) 장치는, 특정 종(Slave) PBA에 전달하고자 하는 직렬 데이터 프레임을 생성하고, 일정 주기로 상기 생성된 직렬 데이터 프레임과 클럭을 각각 한 비트씩 레지스터에 기록하며, 상기 기록된 비트들을 외부로 연결되는 클럭 패턴(clock pattern)과 데이터 패턴(data pattern)으로 각각 출력하는 주(Master) PBA와, 백보드(back board)를 통해 상기 주(Master) PBA로부터 입력되는 비트 신호를 수신하고, 상기 수신된 데이터 신호를 디코딩(decoding)하여 처리하는 상기 종(Slave) PBA를 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위해 본 발명의 실시 예에 따르면, 인쇄 회로 보드 어셈블리(Printed circuit Board Assembly : 이하 'PBA'라 칭함) 간 단방향 직렬 버스 인터페이스(serial bus interface) 방법은, 종(Slave) PBA ID와 데이터 정보를 이용하여 상기 종(Slave) PBA에 전달하고자 하는 직렬 데이터 프레임을 생성하는 과정과, 일정 주기로 PLD(Programable Logic Device : 이하 'PLD'라 칭함) 레지스터를 억세스(access)하여 상기 직렬 데이터 프레임과 클럭을 한 비트씩 기록하는 과정을 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위해 본 발명의 실시 예에 따르면, 인쇄 회로 보드 어셈블리(Printed circuit Board Assembly : 이하 'PBA'라 칭함) 간 단방향 직렬 버스 인터페이스(serial bus interface) 방법은, 비트 신호가 수신될 시, 상기 수신 된 비트 신호를 이용하여 슬롯 ID가 자신의 ID와 같은지 검사하는 과정과, 상기 슬롯 ID가 자신의 ID와 같을 시, 수신되는 데이터 비트가 있는지 검사하는 과정과, 상기 데이터 비트가 수신될 시, 상기 수신된 데이터 신호를 디코딩(decoding)하여 처리하는 과정을 포함하는 것을 특징으로 한다.
이하 본 발명의 바람직한 실시 예를 첨부된 도면의 참조와 함께 상세히 설명한다. 그리고, 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단된 경우 그 상세한 설명은 생략한다.
이하, 본 발명은 인쇄 회로 보드 어셈블리 간 단방향 직렬 버스 인터페이스 장치 및 방법에 대해 설명한다.
도 2는 본 발명에 따른 인쇄 회로 보드 어셈블리 간 단방향 직렬 버스 인터페이스 장치의 구성을 도시한 도면이다. 여기서, 상기 인쇄 회로 보드 어셈블리는 Master PBA(200)와 여러 장의 Slave PBA(220-1, …, 220-N)를 포함하여 구성되며, 상기 Master PBA(200)는 프로세서(Processor)(201)와 PLD(203)를 포함하여 구성되고, 상기 Slave PBA들(220-1, …, 220-N)은 각각의 PLD((221-1)…(221-N))를 포함하여 구성된다.
상기 도 2를 참조하면, 상기 Master PBA(200)의 상기 프로세서(Processor)(201)는 특정 Slave PBA에 전달하고자 하는 직렬 데이터 프레임을 생성 한다. 또한, 프로세서 인터페이스(processor interface)를 통해 상기 PLD(203) 내에 구현된 2 비트의 레지스터(register)를 일정한 주기로 억세스(access)하고, 상기 생성된 직렬 데이터 프레임과 클럭을 각각 한 비트씩 상기 레지스터에 기록하는 역할을 한다.
상기 Master PBA(200)의 상기 PLD(203)는 상기 2 비트의 레지스터(register)를 구비하며, 상기 프로세서(201)에 의해 일정한 주기로 기록되는 해당 비트의 값을 상기 Master PBA(200)의 외부로 연결되는 클럭 패턴(clock pattern)과 데이터 패턴(data pattern)으로 각각 출력하는 역할을 한다. 이때, 상기 비트 신호는 상기 Master PBA(200)와 상기 Slave PBA들(220-1, …, 220-N) 사이에 약속된 타이밍(timing) 형태로 발생된다.
상기 Slave PBA(220-1, …, 220-N)는 PLD(221-1, …, 221-N)를 구비하며, 백보드(back board)(210)를 통해 상기 Master PBA(100)로부터 입력되는 비트 신호를 수신하고, 상기 수신된 데이터 신호를 디코딩(decoding)하여 처리하는 역할을 한다.
도 3은 본 발명에 따른 인쇄 회로 보드 어셈블리 간 단방향 직렬 버스 인터페이스 방법의 절차를 도시한 흐름도이다.
상기 도 3을 참조하면, Master PBA(200)의 프로세서(Processor)(201)는 301단계에서 특정 Slave PBA에 전달하고자 하는 직렬 데이터 프레임을 생성한다. 여기서, 상기 프로세서(Processor)(201)는 PLD(203) 내의 레지스터(register)를 일정한 주기로 억세스하여 Slave PBA와 약속한 인터페이스 방식으로 신호를 만들어 낸다. 상기 직렬 데이터 프레임은 억세스(access)하려는 Slave PBA(220-1)의 ID와 상기 Slave PBA(220-1)에 전달하려는 데이터(data)를 포함하여 구성된다.
이후, 상기 프로세서(Processor)(201)는 303단계에서 상기 직렬 데이터 프레임에 대한 패리티(Parity) 비트를 생성하고, 상기 생성된 패리티 비트를 상기 직렬 데이터 프레임에 삽입하여 최종 직렬 데이터 프레임을 생성한다. 여기서, 상기 최종 직렬 데이터 프레임은 프리엠블(Preamble) 비트와 시작(start) 비트를 포함하여 구성된다.
이후, 상기 프로세서(Processor)(201)는 305단계에서 2비트의 PLD(203) 레지스터(register)를 일정한 주기로 억세스(access)하고, 상기 레지스터(203)에 상기 생성된 직렬 데이터 프레임과 클럭을 각각 한 비트씩 기록한다.
여기서, 도 5의 인터페이스 타이밍도를 참조하여 상기 데이터 프레임의 구조를 살펴보면, 상기 프리엠블(Preamble)은 리셋(reset) 이후 데이터 프레임(data frame)의 유효 여부를 확인하기 위한 것으로, 3개의 '0'비트를 연속적으로 입력함으로써 표시할 수 있다. 상기 시작(Start) 비트는 상기 데이터 프레임 구조의 시작을 의미하며, '1'비트로 정의할 수 있다. 상기 슬롯 ID(Slot ID)는 데이터를 기록할 Slave PBA ID이며, 6비트로 구성될 수 있다. 예를 들어, 0x2A ID를 갖는 Slave PBA의 경우, 상기 데이터 프레임에 '101010'이 기록될 것이다. 상기 데이터는 상기 Slave PBA에 전달하고자 하는 데이터로, 상기 데이터의 종류가 많을 시, 해당 비트의 수를 늘릴 수 있다. 마지막으로, 상기 패리티(Parity) 비트는 데이터 프레임 전체에 대한 짝수/홀수 패리티 비트 값을 사용할 수 있으며, 상기 데이터 프레임의 안정성을 위하여 사용한다.
이후, 상기 프로세서(Processor)(201)는 307단계에서 상기 직렬 데이터 프레임의 모든 비트가 기록되었는지 검사한다. 상기 직렬 데이터 프레임의 모든 비트가 기록되지 않았을 시, 상기 프로세서(Processor)(201)는 309단계로 진행하여 해당 주기에 상기 직렬 데이터 프레임과 클럭의 다음 1 비트를 상기 PLD(203) 레지스터(register)에 기록한 후, 307단계로 돌아간다. 이때, 상기 PLD(203)는 상기 프로세서(201)에 의해 일정한 주기로 기록되는 해당 비트의 값을 상기 Master PBA(200)의 외부로 연결되는 클럭 패턴(clock pattern)과 데이터 패턴(data pattern)으로 각각 출력한다. 상기 직렬 데이터 프레임의 모든 비트가 기록되었을 시, 상기 프로세서(Processor)(201)는 본 발명에 따른 알고리즘을 종료한다.
도 4는 본 발명에 따른 인쇄 회로 보드 어셈블리 간 단방향 직렬 버스 인터페이스 방법의 절차를 도시한 흐름도이다.
상기 도 4를 참조하면, Slave PBA(220-1)의 PLD(221-1)는 401단계에서 클럭(clock)/데이터(data)가 입력될 때까지 대기모드 상태를 유지한다. 이후, 상기 PLD(221-1)는 403단계에서 백보드(210)를 통해 Master PBA(200)의 PLD(203)로부터 프리앰블 비트와 시작 비트, 슬롯 ID 비트가 순차적으로 수신되는지 검사한다. 여기서, 상기 비트 신호는, 상기 도 5와 같이, 상기 Master PBA(200)와 약속된 타이밍(timing) 형태로 수신된다.
상기 프리앰블 비트와 시작 비트, 슬롯 ID 비트가 순차적으로 수신되었을 시, 상기 PLD(221-1)는 405단계에서 상기 수신된 슬롯 ID가 자신의 ID와 같은지 검사 한다. 상기 수신된 슬롯 ID가 자신의 ID와 같지 않을 시, 상기 PLD(221-1)는 상기 401단계로 돌아가 상기 대기모드 상태로 돌아간다.
상기 수신된 슬롯 ID가 자신의 ID와 같을 시, 상기 PLD(221-1)는 407단계로 진행하여 데이터 비트가 수신되는지 검사한다. 상기 데이터 비트가 수신될 시, 상기 PLD(221-1)는 409단계로 진행하여 상기 수신된 데이터를 디코딩 처리한다.
이후, 상기 PLD(221-1)는 411단계에서 패리티 비트가 수신되는지 검사한다. 상기 패리티 비트가 수신될 시, 상기 PLD(221-1)는 413단계로 진행하여 상기 디코딩된 데이터를 이용하여 패리티 검사를 수행하고, 상기 검사 결과와 상기 수신된 패리티 비트를 비교함으로써 상기 수신된 데이터에 에러(error)가 있는지 검사한다.
이후, 상기 PLD(221-1)는 415단계에서 상기 패리티 검사를 통해 검출된 에러가 있는지 검사하고, 상기 에러가 검출되었을 시, 417단계로 진행하여 해당 데이터를 폐기한 후, 401단계로 돌아가 상기 대기 모드를 유지한다. 상기 에러가 검출되지 않았을 시, 상기 Slave PBA(220-1)의 상기 PLD(221-1)는 본 발명에 따른 알고리즘을 종료한다.
한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이, 본 발명은 클럭 라인(clock line)과 데이터 라인(data line) 각각 하나만을 갖는 직렬 버스(serial bus) 구조를 이용한 인쇄 회로 보드 어셈블리 간 인터페이스 장치 및 방법을 제공함으로써, 단순히 클럭 라인과 데이터 라인으로 입력되는 직렬 데이터에 대한 디코딩 로직(decoding logic)만 필요하므로 기존 방식에 비해 구현이 용이하며, Slave PBA 내의 PLD 로직 소모를 줄일 수 있는 이점이 있다. 또한, 각각 하나씩의 라인 패턴(pattern)만이 필요하여 CAD 작업자가 라우팅(routing)하기에 매우 용이하며, 신호 잡음 요인인 크로스 토크(cross talk)발생 가능성이 적고, 이로써 신호 안정성을 확보할 수 있는 이점이 있다. 또한, 상기 라우팅해야하는 패턴의 수가 현저히 적어 백 보드(back board)의 PCB 레이어(layer) 수를 줄일 수 있으며, 이는 상기 백 보드 제작 비용의 절감 효과를 기대할 수 있는 이점이 있다.

Claims (13)

  1. 인쇄 회로 보드 어셈블리(Printed circuit Board Assembly : 이하 'PBA'라 칭함) 간 단방향 직렬 버스 인터페이스(serial bus interface) 장치에 있어서,
    특정 종(Slave) PBA에 전달하고자 하는 직렬 데이터 프레임을 생성하고, 일정 주기로 상기 생성된 직렬 데이터 프레임과 클럭을 각각 한 비트씩 레지스터에 기록하며, 상기 기록된 비트들을 외부로 연결되는 클럭 패턴(clock pattern)과 데이터 패턴(data pattern)으로 각각 출력하는 주(Master) PBA와,
    백보드(back board)를 통해 상기 주(Master) PBA로부터 입력되는 비트 신호를 수신하고, 상기 수신된 데이터 신호를 디코딩(decoding)하여 처리하는 상기 종(Slave) PBA를 포함하는 것을 특징으로 하는 장치.
  2. 제 1 항에 있어서, 상기 주(Master) PBA는,
    상기 종(Slave) PBA에 전달하고자 하는 직렬 데이터 프레임을 생성하고, 프로세서 인터페이스(processor interface)를 통해 PLD(Programable Logic Device : 이하 'PLD'라 칭함) 내에 구현된 레지스터(register)를 일정한 주기로 억세스(access)하여 상기 생성된 직렬 데이터 프레임과 클럭을 각각 한 비트씩 기록하는 프로세서(Processor)와,
    2 비트의 상기 레지스터(register)를 구비하며, 상기 프로세서에 의해 일정 한 주기로 기록되는 해당 비트의 값을 외부로 연결되는 상기 클럭 패턴(clock pattern)과 데이터 패턴(data pattern)으로 각각 출력하는 상기 PLD를 더 포함하는 것을 특징으로 하는 장치.
  3. 제 1 항에 있어서,
    상기 비트 신호는 상기 주(Master) PBA와 상기 종(Slave) PBA 사이의 약속된 타이밍(timing) 형태로 발생되는 것을 특징으로 하는 장치.
  4. 제 1 항에 있어서, 상기 종(slave) PBA는,
    상기 수신된 데이터 신호를 디코딩(decoding)하여 처리하는 PLD(Programable Logic Device : 이하 'PLD'라 칭함)를 더 포함하는 것을 특징으로 하는 장치.
  5. 제 1 항에 있어서,
    상기 직렬 데이터 프레임은 프리엠블(preamble) 비트, 시작(start) 비트, 슬롯(slot) ID 비트, 데이터 비트, 패리티(parity) 비트 중 적어도 하나 이상을 포함하여 생성하는 것을 특징으로 하는 장치.
  6. 인쇄 회로 보드 어셈블리(Printed circuit Board Assembly : 이하 'PBA'라 칭함) 간 단방향 직렬 버스 인터페이스(serial bus interface) 방법에 있어서,
    종(Slave) PBA ID와 데이터 정보를 이용하여 상기 종(Slave) PBA에 전달하고자 하는 직렬 데이터 프레임을 생성하는 과정과,
    일정 주기로 PLD(Programable Logic Device : 이하 'PLD'라 칭함) 레지스터를 억세스(access)하여 상기 직렬 데이터 프레임과 클럭을 한 비트씩 기록하는 과정을 포함하는 것을 특징으로 하는 방법.
  7. 제 6 항에 있어서,
    상기 데이터 프레임을 이용하여 패리티 비트를 생성하고, 상기 생성된 패리티 비트를 상기 직렬 데이터 프레임에 삽입하여 최종 직렬 데이터 프레임을 생성하는 과정을 더 포함하는 것을 특징으로 하는 방법.
  8. 제 6 항에 있어서,
    상기 PLD에 일정한 주기로 기록되는 해당 비트의 값을 외부로 연결되는 클럭 패턴(clock pattern)과 데이터 패턴(data pattern)으로 각각 출력하는 과정을 더 포함하는 것을 특징으로 하는 방법.
  9. 제 6 항에 있어서,
    상기 비트 신호는 상기 종(Slave) PBA와 약속된 타이밍(timing) 형태로 발생되는 것을 특징으로 하는 방법.
  10. 제 6 항에 있어서,
    상기 직렬 데이터 프레임은 프리엠블(preamble) 비트, 시작(start) 비트, 슬롯(slot) ID 비트, 데이터 비트, 패리티(parity) 비트 중 적어도 하나 이상을 포함하여 생성하는 것을 특징으로 하는 방법.
  11. 인쇄 회로 보드 어셈블리(Printed circuit Board Assembly : 이하 'PBA'라 칭함) 간 단방향 직렬 버스 인터페이스(serial bus interface) 방법에 있어서,
    비트 신호가 수신될 시, 상기 수신된 비트 신호를 이용하여 슬롯 ID가 자신의 ID와 같은지 검사하는 과정과,
    상기 슬롯 ID가 자신의 ID와 같을 시, 수신되는 데이터 비트가 있는지 검사하는 과정과,
    상기 데이터 비트가 수신될 시, 상기 수신된 데이터 신호를 디코딩 (decoding)하여 처리하는 과정을 포함하는 것을 특징으로 하는 방법.
  12. 제 11 항에 있어서,
    패리티 비트가 수신될 시, 상기 데이터 신호를 이용하여 패리티 검사를 수행하는 과정과,
    상기 패리티 검사에서 에러가 검출될 시, 해당 데이터를 폐기하는 과정을 더 포하하는 것을 특징으로 하는 방법.
  13. 제 11 항에 있어서,
    상기 수신되는 비트 신호는 프리엠블(preamble) 비트, 시작(start) 비트, 슬롯(slot) ID 비트, 데이터 비트, 패리티(parity) 비트 중 적어도 하나 이상을 포함하여 생성하는 것을 특징으로 하는 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114179524A (zh) * 2018-12-03 2022-03-15 惠普发展公司，有限责任合伙企业 用于生成低电压条件的方法和打印盒

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