KR20070056997A - 유기 ｅｌ 표시 장치 - Google Patents

Abstract

본 발명은 유기 EL 표시 장치의 드라이버에 액정 표시 장치에서 이용하는 액정용 데이터 드라이버 IC를 이용함으로써, 저렴한 유기 EL 표시 장치를 실현하기 위한 것으로, 계조 전압의 크기로 시간당 발광 휘도를 제어 가능한 화소 회로를 구비한 액티브 매트릭스 타입의 유기 EL 표시 장치에서, 극성 반전을 연속해서 2회 시키도록, 타이밍 제어 IC로부터 제어 신호를 데이터 드라이버에 공급하거나, 극성 반전시키지 않는 모드를 선택하도록, 타이밍 제어 IC로부터 제어 신호를 드라이버에 대하여 공급하도록 한다. 또한, 이 제어 신호는 타이밍 제어 IC에 반드시 탑재할 필요는 없으며, IC 이외의 기판 상의 회로로서 형성해도 된다.

광학 필름, 정전·반사 방지층, 직선 편광층, λ/2 위상판, 시각 보상층

Description

유기 ＥＬ 표시 장치{ORGANIC ELECTROLUMINESCENT DISPLAY DEVICE}

도 1은 유기 EL 표시 장치의 외관을 도시하는 도면.

도 2는 표시면으로부터 본 유기 EL 표시 장치의 분해도.

도 3은 도 21에 도시한 A-A' 단면도 및 B-B' 단면도.

도 4는 광학 필름의 단면도를 도시하는 도면.

도 5는 표시 영역을 전면으로 하여 전개한 유기 EL 표시 장치의 부분 전개도.

도 6은 밀봉 기판을 전면으로 하여 전개한 유기 EL 표시 장치의 부분 전개도.

도 7은 수평계 구동 회로 HDRV의 제어 원리를 설명하는 도면.

도 8은 수평계 구동 회로 HDRV의 제어 원리를 설명하는 도면.

도 9는 제1 기판 상의 주요한 구성을 도시하는 도면.

도 10은 제1 기판 상의 상세한 구성을 도시하는 도면.

도 11은 제1 기판 상에 시일제가 확산되어 배치되는 영역을 도시하는 도면.

도 12는 화소의 기본적인 층 구조를 도시하는 도면.

도 13은 제1 기판 상의 화소 등가 회로를 도시하는 도면.

도 14는 제1 기판 상의 화소 등가 회로를 도시하는 도면.

도 15는 표시 영역 RGB 3화소의 화소 회로의 레이아웃 패턴을 도시하는 도면.

도 16은 표시 화소 1화소의 화소 회로의 레이아웃 패턴을 도시하는 도면.

도 17은 표시 영역 RGB 3화소의 폴리 실리콘층 FG와 금속 게이트층 SG를 도시하는 도면.

도 18은 표시 영역 RGB 3화소의 소스·드레인층 SD와 금속 게이트층 SG를 도시하는 도면.

도 19는 표시 영역 RGB 3화소의 소스·드레인층 SD와 폴리 실리콘층 FG를 도시하는 도면.

도 20은 표시 영역 RGB 3화소의 소스·드레인층 SD와 하부 전극 ITO와 뱅크 개구 OPEN을 도시하는 도면.

도 21은 더미 영역 RGB 3화소의 화소 레이아웃을 도시하는 도면.

도 22는 더미 영역 1화소의 화소 레이아웃을 도시하는 도면.

도 23은 화소의 동작 타이밍도.

도 24는 화소에의 신호 전압 기입 시의 동작 타이밍도.

도 25는 영상 신호 전압과 삼각파 전압의 파형도.

도 26은 본 발명을 실시한 TV 화상 표시 장치의 구성도.

도 27은 제1 기판의 블록도.

도 28은 도 27의 AB 단면도의 일 양태를 도시하는 도면.

도 29는 도 27의 AB 단면도의 일 양태를 도시하는 도면.

도 30은 제1 기판의 블록도.

도 31은 도 30의 CD 단면도의 일 양태를 도시하는 도면.

도 32는 도 30의 EF 단면도의 일 양태를 도시하는 도면.

<도면의 주요 부분에 대한 부호의 설명>

AR : 표시 영역

FF : 전면 프레임

RF : 이면 프레임

OF : 광학 필름

OF1 : 정전·반사 방지층

OF2 :직선 편광층

OF3 : λ/2 위상판

OF4 : λ/4 위상판

OF5 : 시각 보상층

OF6 : 콜레스테릭 액정층

ADF : 접착 시트

ADF1~ADF5 : 접착층

FPC1 : 제1 플렉시블 회로 기판

FPC2 : 제2 플렉시블 회로 기판

SUB1 : 제1 기판

SUB2 : 제2 기판

SUB3 : 제3 기판

[특허 문헌1] 일본 특개2003-5709호 공보

<관련 출원>

본 출원은, 일본 특허 출원 2005-344589(2005년 11월 29일) 및 일본 특허 출원 2006-051346(2006년 02월 27일)에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.

본 발명은 유기 EL 표시 장치에 관한 것이다.

종래의 액티브 매트릭스형의 유기 EL 표시 장치(Organic electroluminescent display device)는, 애노드 전극과 캐소드 전극에서 유기 발광층을 사이에 끼운 구조를 구비한 유기 EL 소자를, 전원선에 접속된 구동 TFT(박막 트랜지스터)를 포함하는 화소 회로로 구동한다. 이러한 액티브 매트릭스형의 유기 EL 표시 장치의 발광을 제어하는 방법으로서, 전압 프로그램 방식과 전류 프로그램 방식이 있다. 전압 프로그램 방식에서는, 데이터선에 한 쪽의 극성의 데이터 전압을 공급하고, 그 전압을 구동 TFT의 게이트 전극에 입력함으로써 구동 TFT를 통하여 전원선으로부터 공급하는 전류량을 제어하고 있다. 이러한 전압 프로그램 방식을 채용한 유기 EL 표시 장치의 화소 회로의 일례가, 특허 문헌1에 기재되어 있다.

현재, 시판되고 있는 액티브 매트릭스형의 유기 EL 표시 장치에서는, 전혀 외부로부터 특수한 제어를 하지 않고도, 극성 반전되지 않는 데이터 전압 신호가 출력되는 수평계 구동 회로를 탑재한 드라이버 IC, 즉, 데이터 드라이버 IC를 이용하고 있다.

그러나, 시판되고 있는 액티브 매트릭스형의 유기 EL 표시 장치에 탑재되어 있는 이러한 데이터 드라이버 IC에는, 다른 종류의 표시 장치에의 적용이 어렵다. 다른 표시 장치는, 사용하는 데이터 전압 신호의 전압 범위가 서로 다르거나, 별도, 데이터 전압 신호의 극성을 반전시키는 회로가 필요하여, 결국 표시 장치 자체의 단가나 사이즈의 대형화를 초래하게 되기 때문이다.

또한, 현재, 액티브 매트릭스형의 유기 EL 표시 장치는, 연간 수천대 정도밖에 출하되고 있지 않아, 범용성이 없는 액티브 매트릭스형의 유기 EL 표시 장치에 특화된 전용 드라이버는, 유기 EL 표시 장치의 제품 양산 단가를 높게 하고 있었다.

동일 레벨 전압 범위의 데이터 신호를 출력하는 데이터 드라이버 IC로서, 액정 표시 장치(Liquid Crystal Display Device:LCD)용으로 개발된 LCD용 데이터 드라이버 IC가 있다. 액정 표시 장치는, 현재 가장 실용화가 진행되고 있는 표시 장치로서, 드라이버 IC 자체의 단가도 상당히 저렴하게 되어 있다.

그러나, 액정 표시 장치의 데이터선에 흘리는 데이터 신호는, 그대로 화소 전극에 인가되어, 액정의 구동 전압으로 된다. 액정층에 대하여 한 쪽의 극성의 신호 데이터만 기입하고 있으면, 전하가 전극이나 액정층에 저장되고, 그 결과, 화질의 열화가 발생한다. 그 때문에, 액정 표시 장치의 데이터 드라이버의 대부분은, 신호 데이터의 극성을 반전시키는 것을 전제로 제조되고 있다. 따라서, 액정 표시 장치용의 드라이버 IC를 유기 EL 표시 장치에 적용하기 위해서는, IC 이외의 회로나 제어 IC에 연구가 필요하게 된다.

본 발명의 목적은, 액정 표시 장치용으로 제조된 데이터 드라이버 IC를 유기 EL 표시 장치의 데이터 드라이버 IC로서 이용함으로써, 제조 코스트의 저감을 도모하는 것에 있다.

상기 과제는, 다음의 수단에 의해서 해결할 수 있다. 우선, 액티브 매트릭스형 유기 EL 표시 장치의 화소 회로로서는, 전압에 의해 데이터를 기입하는 전압 프로그램 방식을 채용한 것을 이용한다. 그리고, 이 화소 회로에 데이터 전압 신호를 공급하는 데이터 드라이버 IC에, 액정용으로 제조된 데이터 드라이버 IC 중, (1) 데이터 신호의 극성을 반전시키는 타이밍을 제어 신호로 제어할 수 있는 데이터 드라이버 IC나, (2) 데이터 신호의 극성을 반전시키지 않도록, 제어 신호로 제어할 수 있는 데이터 드라이버 IC를 이용하도록 한다. 또한, 이 드라이버 IC에 대하여, 이들 제어 신호, 즉, 데이터 신호의 극성을 반전시키는 타이밍을 제어하는 제어 신호를 발생하여, 데이터 드라이버 IC의 제어 단자에 입력하는 회로나, 데이터 신호의 극성을 반전시키지 않는 제어 신호를 발생하여, 데이터 드라이버 IC의 제어 단자에 입력하는 회로를 그 데이터 드라이버 IC의 외측에 형성하도록 한다.

데이터 신호의 극성을 반전시키는 타이밍을 제어하는 제어 신호를 발생하는 회로의 구체예로서는, 데이터 신호의 극성을 반전시키는 타이밍을 제어하는 제어 신호를 2회 발생시키는 회로가 있다. 즉, 그 회로에 데이터 신호의 극성을 2회 반전시키는 제어 신호를 출력시킨 후, 드라이버 IC에 그 제어 신호를 입력하고, 드라이버 IC로부터 한 쪽의 극성의 데이터 신호를 출력한다.

또한, 이들 실장예로서는, T-CON에 상기 회로를 탑재하는 방법이 있다. T-CON으로 불리는 IC는, RSDS 등의 통신 사양으로 표현되는 계조 신호를 출력하는 회로, 계조 신호에 따른 데이터 신호를 생성하기 위한 아날로그 전원, 디지털 회로를 구동하기 위한 디지털 전원을 동기용 클럭 신호와 함께 출력하는 타이밍 제어 IC에 관한 것이다.

즉, 상기 과제를 해결하는 수단으로서는, 전압 프로그램 방식의 액티브 매트릭스형 유기 EL 표시 장치에 대하여, (1) 데이터 신호의 극성을 반전시키는 타이밍을 제어하는 단자를 구비한 데이터 드라이버 IC와, 그 데이터 드라이버 IC의 그 단자에 대하여, 상기 데이터 신호의 극성을 반전시키지 않도록 하는 제어 신호를 공급하는 회로를 구비한 구조나, (2) 데이터 신호의 극성을 반전시키는 모드와, 데이터 신호의 극성을 반전시키지 않는 모드를 선택 가능한 기능을 구비한 데이터 드라이버 IC와, 상기 데이터 신호의 극성을 반전시키지 않는 모드를 선택하는 신호를 데이터 드라이버 IC에 입력하는 회로를 구비한 구조나, (3) 데이터 신호의 극성을 반전시키는 타이밍을, 제어 신호를 입력함으로써 제어할 수 있는 데이터 드라이버 IC와, 상기 데이터 신호의 극성을 2회 반전시키는 제어 신호를 데이터 드라이버 IC 에 공급하는 회로를 구비한 구조 등이 생각되어진다.

본 발명에 따르면, 액정용으로 제조된 데이터 드라이버 IC를 유기 EL 표시 장치의 데이터 드라이버 IC로서 이용할 수 있게 되므로, 유기 EL 표시 장치를 저코스트로 생산할 수 있게 된다.

<실시예>

본 발명을 적용한 유기 EL 표시 장치의 실시예를 이하에 설명한다.

<실시예 1>

우선, 본 실시예 중에서 사용하는 용어를 설명한다.

「유기 EL 소자」란, 캐소드 전극과 애노드 전극에서 유기 발광층을 사이에 끼워 형성되는 1개의 서브 화소를 구비한 구조이다.

「유기 EL 표시 패널」은, 서브 화소를 구성하는 유기 EL 소자를 구비한 기판을 말한다. 드라이버 IC가 실장(실장 방법: COG, TCP, COF 등)되어 있는 구조, LTPS에 의해 기판에 드라이버가 내장되어 있는 구조, 밀봉 기판으로 밀봉된 구조도 포함한다. 「유기 EL 표시 장치」는, 유기 EL 표시 패널 외에, 이 유기 EL 표시 패널의 드라이버를 제어하는 타이밍 제어 회로나, LTPS 전원 회로, OLED 전원 회로 등의 인터페이스를 포함시킨 구조를 말하는 것으로 한다.

도 1에, 유기 EL 표시 장치의 외관을 도시한다. 이 유기 EL 표시 장치는, 유기 EL 표시 패널(이하, 패널로 칭함)의 표시 영역 AR이 노출되는 개구를 구비한 전면 프레임 FF와, 유기 EL 표시 패널의 이면 전체를 피복하고, 전면 프레임 FF와 스냅 피트에 의해 고정되어 있는 이면 프레임 RF와, 표면 프레임 RF의 더욱 이면에 배치된 제3 기판 SUB3과, 유기 EL 표시 패널과 제3 기판 SUB2의 단자 PAD 사이에 부착된 제1 플렉시블 회로 기판 FPC1과, 제4 기판과, 제3 기판과 제4 기판 사이를 접속하는 제2 플렉시블 회로 기판 FPC2를 구비한 구조이다.

또한, 제3 기판 SUB3은, 이면 프레임 RF에 대하여, 접착제나 면면 테이프로 고정해도 되고, 또한 외부에 설치한 전자 장치의 프레임에 나사 등으로 고정해도 된다.

또한, 전면 프레임 FF와 이면 프레임 RF 사이에 배치된 유기 EL 표시 패널의 구조를 도 2, 도 3을 이용하여 설명한다. 도 2는, 표시면 경사 상방으로부터 본 유기 EL 표시 패널의 분해도이다. 전면 프레임 FF의 측으로부터, 광학 필름 OF, 제1 기판 SUB1, 제2 기판 SUB2, 접착 시트 ADF, 이면 프레임 RF의 순으로 적층되어 있다.

도 3은, 도 2에 도시한 xy 방향 단면도로서, (a)는 A-A' 단면도, (b)는 B-B' 단면도이다. 전면 프레임 FF와 표면 프레임 RF는 철과 니켈을 주성분으로 하는 금속으로 구성되며, 엄버나 인바로 불리는 철을 약 36% 함유하는 재료로 구성된 합금으로 구성된 금속 프레임이다. 또한, 이 금속은, 인바에 니켈을 함유시킨 슈퍼 인바로 불리는 합금으로 구성된 금속 프레임이어도 된다. 또한, 스테인레스나 철을 이용한 경우, 염가로 용이하게 제조할 수 있다. 전면 프레임 FF는, 이면 프레임 RF을 향하여 절곡된 형상을 하고 있고, 제1 기판 SUB1의 표시 영역보다도 1바퀴 큰 개구를 구비하고 있다.

이면 프레임 RF는, 광학 필름 OF, 제1 기판 SUB1, 제2 기판 SUB2 및 접 착 시트 ADF를 내포할 수 있도록, 전면 프레임 FF를 향하여 절곡되어 있다.

또한, 저면은 광학 필름 OF, 제1 기판 SUB1, 제2 기판 SUB2 및 접착 시트 ADF가 수용되도록, 이들 중 어느 것보다도 큰 바닥 면적을 구비하고 있다.

도 4에 광학 필름 OF의 구조를 도시한다. 광학 필름 OF는 외측으로부터, 정전·반사 방지층 OF1, 직선 편광층 OF2, 접착층 ADF1, λ/2 위상판 OF3, 접착층 ADF2, λ/4 위상판 OF4, 접착층 ADF3, 시각 보상층 OF5, 접착층 ADF4, 콜레스테릭 액정층 OF6, 접착층 ADF5, 보호층 OF7의 적층 구조이다. 또한, 시각 보상층 OF5는 콜레스테릭 액정층에 의한 투과광의 시각 의존성을 보상하는 층이다.

이 광학 필름 OF는, 직선 편광판 OF2와 2층의 위상판 OF3, 4에 의해 원편광판을 구성하며, 콜레스테릭 액정층 OF6에 의해 편광 분리 필름을 구성하고, 이 편광 분리 필름에 의한 시각 의존성의 보상을 시각 보상층 OF5에 의해서 행하고 있다. 이 광학 필름 OF는 전면 프레임 FR의 개구보다도 크게 구성되어 있다. 또한, 각 광학 필름 OF1 내지 OF6은, 대략 동일 사이즈이며, 접착층 ADF1 내지 ADF5도 거의 동일 사이즈이다.

제1 기판 SUB1은, 유기 EL 소자가 형성되고, 기재가 글래스인 기판으로서, 그 외형은 광학 필름 OF보다도 크게 되어 있다.

또한, 제1 기판 SUB2는, 1변의 주변 영역은 노출되어 있고, 그 노출 영역에 수평계 구동 회로 HDRV로서, 데이터 드라이버 IC가 땜납에 의해 COG(chip on glass) 실장(mount method)으로 탑재되어 있다.

제2 기판 SUB2는, 유기 EL 소자의 유기층을 밀봉 공간 내에 내장하기 위한 밀봉 기판으로서, 그 외형이 제1 기판 SUB1보다도 작고, 광학 필름 OF보다도 작다. 또한, 유기 EL 소자뿐만 아니라, 제1 기판 SUB1 상에 형성된 수직계 구동 회로 VDRV, 파형 발생 회로 SGEN, 시프트 레지스터, 시분할 데이터 신호 선택 회로 RGB-SEL도 밀봉 공간에 내장하도록 되어 있다. 그 밖에, 밀봉 공간에 내장되는 회로나 소자는 후술한다. 또한, 제2 기판 SUB2는, 그 밀봉을 위해, 데시칸트가 접착된 오목부를 구비한 구조를 하고 있으며, 오목부의 측벽의 상면(볼록부 상면)과 제1 기판 SUB1이 스페이서가 혼합된 수지의 접착제로 고정되어 있다.

도 3의 (a), (b)에 도시하는 바와 같이, 전면 프레임 FF, 광학 필름 OF, 제1 기판 SUB1, 접착 시트 ADF, 이면 프레임 RF의 적층체의 평면 배치는, 전면 프레임 FF의 측으로부터, 전면 프레임 FF의 개구의 가장자리, 광학 필름 OF의 가장자리, 제1 기판 SUB1의 가장자리, 접착 시트 ADF의 가장자리, 이면 프레임 RF의 가장자리가, W1~W12>0의 관계를 충족시키도록 배치되어 있다.

즉, 이들 적층체의 각 층의 B-B' 방향(후술하는 데이터선의 연신 방향과 교차하는 방향)의 가장자리가, 다음의 관계를 충족시킨다.

(1) 광학 필름 OF의 가장자리는, 전면 프레임 FF의 개구의 가장자리와 제1 기판 SUB1의 가장자리 사이에 있다. 이와 같이 전면 프레임 FF와 제1 기판 SUB1과의 사이에서 광학 필름 OF를 사이에 끼우는 구조를 채용함으로써, 광학 필름 OF의 강한 고정을 실현하고 있다.

(2) 제1 기판 SUB1의 가장자리와 프레임 측벽 SR 사이에 공간이 형성되어 있다. 이것은 제1 기판 SUB1의 부착 우도, 즉, 탑재 장치에 의한 부착상 이용하는 간극임과 함께, 제1 기판 SUB1로부터 발생하는 발열의 방열 공간으로서 기능하는 공간이다.

(3) 제1 기판 SUB1의 가장자리는, 제2 기판 SUB2의 가장자리와는 거의 동일한 면을 구성하고 있다. 이 면은 복수의 패널을 큰 2매의 글래스로부터 취출하는 제법에 있어서, 동시에 제1 기판 SUB1과 제2 기판 SUB2를 나누는 프로세스에서 생기는 면이며, 다소의 오차는 있지만, 거의 동일면을 구성한다.

(4) 접착 시트 ADF의 가장자리는, 제2 기판 SUB2의 오목 홈의 가장자리보다도 내측에 있다. 단, 열 확산 효과나 충격 흡수의 효과를 최대로 얻고자 하는 경우, 제2 기판 SUB2의 외측까지 있는 쪽이 바람직하다.

또한, 이들 적층체의 각 층의 A-A' 방향(후술하는 데이터선의 연신 방향)의 가장자리가, 다음의 관계를 충족시킨다.

(5) 광학 필름 OF의 가장자리는, 전면 프레임의 개구의 가장자리의 외측으로서, 제1 기판 SUB1의 표시 영역 AR의 가장자리와 제1 기판 SUB1의 가장자리 사이에 있다. 이와 같이 전면 프레임 FF와 제1 기판 SUB1 사이에서 광학 필름 OF를 사이에 끼우는 구조를 채용함으로써, 광학 필름 OF의 강한 고정을 실현하고 있다.

(6) 제1 기판 OF의 가장자리와 프레임 FR 측벽 사이에 공간이 형성되어 있다. 이것은 제1 기판 SUB1의 부착 우도, 즉, 탑재 장치에 의한 부착상 이용하는 간극임과 함께, 제1 기판 SUB1로부터 발생하는 발열의 방열 공간으로서 기능하는 공간이다.

(7) 제2 기판 SUB2의 가장자리의 한 쪽은, 이 가장자리에 가장 가까운 제1 기판 SUB1의 가장자리와 거의 동일한 평면을 구성하고 있지만, 다른 쪽은, 이 다른 쪽의 가장자리에 가장 가까운 제1 기판 SUB1의 가장자리의 내측에 배치된다. 이 노출 영역에 드라이버 IC가 탑재되어 있다.

(8) 접착 시트 ADF의 가장자리는, 제2 기판 SUB2의 오목홈의 가장자리보다도 내측에 있다. 단, 열 확산 효과나 충격 흡수의 효과를 최대로 얻고자 하는 경우, 제2 기판 SUB2의 외측까지 있는 쪽이 바람직하다.

즉, 이 구성은, (1) 프레임과 제1 기판 SUB1의 4가장자리에서 광학 필름 OF를 사이에 끼우는 구조, (2) 제1 기판 SUB와 프레임의 4개의 가장자리에 공간을 형성하는 구조, (3) 제1 기판 SUB1과 제2 기판 SUB2의 3개의 가장자리가 거의 동일면을 구성하고, 제1 기판 SUB1의 1개의 변의 주변 영역이 노출되고, 수평계 구동 회로 HDRV가 탑재된 구조, (4) 프레임 FR과 제2 기판 SUB2 사이에 접착 시트 ADF가 배치된 구조를 구비하고 있다. 도 5 및 도 6은, 프레임 FF, FR과 광학 필름을 제거한 유기 EL 표시 장치의 구조를 도시하는 도면이다. 도 5는 표시 영역을 전면으로 하여 전개한 전개도이다. 도 6은 제2 기판을 전면으로 하여 전개한 전개도이다. 양 프레임 FF, FR과 광학 필름 OF를 제거한 유기 EL 표시 장치는, 전술한 제1 기판 SUB1 및 제2 기판 SUB2와, 제1 기판 SUB1의 외부 접속 단자 PAD1과 외부 접속 단자 PAD2 및 PAD3 사이가 플렉시블 회로 기판 FPC1로 접속된 제3 기판 SUB3과, 제3 기판 SUB3의 외부 접속 단자 PAD4와 외부 접속 단자 PAD5 사이가 플렉시블 회로 기판 FPC2로 접속된 제4 기판 SUB4를 구비하고 있다.

제1 기판 SUB1은, LTPS로 형성된 회로나 발광 소자가 형성된 글래스 기판이 다. 전술한 바와 같이, 1변에 IC로 구성된 수평계 구동 회로 HDRV가 COG 실장되어 있다. 이 수평계 구동 회로 HDRV는 데이터 신호를 출력하는 기능과, 그 데이터 신호의 극성의 반전 타이밍을 제어하는 기능을 구비하고 있다. 액정 표시 장치의 데이터 드라이버 IC로서 이용하는 경우에는, 데이터 드라이버 IC의 수직 동기 신호 입력 단자에, 수평 동기 신호의 2사이클분의 펄스를 입력하도록 함으로써, 프레임 단위로 계조 신호의 전압 극성을 반전하고, 그 반전된 극성의 데이터 신호를 출력하는 데이터 드라이버 IC이다.

제2 기판 SUB2는, 제1 기판 SUB1의 발광 소자를 밀봉하는 글래스 기판으로, 표시 화소, 더미 화소, 테스트 화소, 이들 화소의 더욱 외측에 배치된 저온 폴리 실리콘으로 제조되어 있는 구동 회로 및 파형 발생 회로가 수용되며, 이들에 접촉되지 않은 깊이의 홈이 샌드 블러스트법에 의해서 형성되고, 데시칸트가 접착되어 있는 것이다.

제3 기판 SUB3은, 제1 기판 SUB1의 발광 소자 구동용의 전원 IC(OP-IC), 제1 기판의 LTPS 회로용의 전원 IC(LP-IC), 타이밍 제어 IC(TCON-IC)를 구비하고 있다. 이들 IC는, 제1 기판 SUB1의 각 회로, 수평계 구동 회로 HDRV에 전원이나 클럭 신호를 공급한다. 특히, 타이밍 제어 IC는, 수평계 구동 회로 HDRV에 수직 동기 신호 Vsync로서, 수평 동기 신호 Hsync의 2사이클분의 펄스를 짝수회 출력하는 회로를 구비하고 있다.

제4 기판 SUB4는, 외부 인터페이스 기판으로서, 제3 기판에 각 화소의 LVDSS 등의 통신 규격으로 RGB마다의 계조 신호를 공급하는 기판이다.

또한, 외부 단자 PAD1, PAD2 및 PAD3은, 제1 기판의 유기 EL 소자 형성면, 및 제3 기판의 IC 탑재면에 형성되어 있다. 또한, 외부 단자 PAD4 및 PAD5는, 제3 기판의 IC 탑재면의 이면, 즉, 외부 단자 PAD2 또는 PAD3 형성면의 이면에 형성되어 있다.

도 7 및 도 8에서, 본 실시예에서 사용한 수평계 구동 회로 HDRV의 일부의 기능을 설명한다.

수평계 구동 회로 HDRV에 입력하는 수직 동기 신호 Vsync로서, 수평 동기 신호 HSync의 2사이클분의 펄스 폭을 구비한 펄스를 1프레임 기간당 1펄스(P1) 입력한 경우, 그 입력 타이밍에 따른 타이밍에서 극성이 반전된 데이터 신호가 출력된다(도 7의 (a)).

수평계 구동 회로 HDRV에 입력하는 수직 동기 신호 Vsync로서, 수평 동기 신호 Hsync의 2사이클분의 펄스 폭을 구비한 펄스를 1프레임 기간당 2펄스(P1, P2) 입력한 경우, 극성이 반전되지 않고, 데이터 신호가 출력된다(도 7의 (b)).

이 수평계 구동 회로 HDRV를, 유기 EL 표시 장치에서 이용하기 위해서는, 도 7의 (b)와 같이 구동시킬 필요가 있다. 그래서, 본 실시예에서는, 타이밍 제어 IC(TCON-IC)에, 수직 동기 신호 Vsync로서, 도 7의 (b)와 같이, 수평 동기 신호 Hsync의 2사이클분의 펄스 폭을 구비한 펄스를 1프레임 기간당 짝수 펄스 출력시키는 회로를 구비시키고 있다. 즉, 수평계 구동 회로 HDRV가 극성 반전 출력하지 않도록 하는 출력을 행하는 회로를 타이밍 제어 IC(TCON-IC)에 설치한다.

또한, 타이밍 제어 IC(TCON-IC)를 탑재한 프린트 기판 SUB3 상에 강압 회로 를 설치하고, 데이터 신호 DATA의 극성 출력을 강압한 후, 타이밍 제어 IC(TCON-IC)에 입력하도록 한다. 이것은, 타이밍 제어 IC(TCON-IC)에 입력되는 RSDS 신호나 로직 신호는, 0.2∼0.4V 정도이며, 액정은 ±3.3V나 ±5V와 같은 고전압이므로, 수평계 구동 회로 HDRV의 출력을 타이밍 제어 IC(TCON-IC)의 데이터 신호로서 입력할 수 있도록 하기 위해서이다.

그리고, 타이밍 제어 IC(TCON-IC)는, 강압된 극성 출력의 값으로부터 수평계 구동 회로 HDRV로부터의 데이터 신호의 극성을 체크하고, 역극성의 데이터 신호인 경우, 재차, 수직 동기 신호 Vsync를 출력하도록 한다. 또한, 극성이 반전하게 되는 것은, 수직 동기 신호 Vsync의 출력 타이밍이 어긋났기 때문이므로, 그 출력 타이밍을 수정한다. 또한, 이 체크 기능을 이용하여, 극성을 확인한 후에, 다시 반전시키는 경우, 수직 동기 신호 Vsync는 1펄스로 해도 되고, 2펄스 입력시키도록 해도 된다. 즉, 이 체크 기능을 이용하는 경우, 최초의 수직 동기 신호 Vsync 자체를 1펄스로 하고, 극성의 반전을 확인한 후에, 1펄스 입력하고, 재반전시키도록 해도 상관없다.

이와 같이, 타이밍 제어 IC(TCON-IC)와 제3 기판 상의 회로를 연구함으로써, 극성을 반전시키는 것을 전제로 한 수평계 구동 회로 HDRV를 유기 EL 표시 장치에 적용할 수 있도록 되어 있다.

또한, 상술한 예는, 출력의 극성을 반전시키는 타이밍을 수직 동기 신호 Vsync로 제어하는 수평계 구동 회로 HDRV인 경우의 해결 수단이었지만, 만일, 극성 반전의 ON/OFF(극성 반전시키는 모드와 극성 반전시키지 않는 모드)를 제어하는 단 자가 있는 경우, 그 단자에 대하여 극성 반전을 OFF(극성 반전시키지 않는 모드)로 하는 펄스 신호를 입력하면 된다. 그 제어 신호인 펄스 신호를 생성, 출력하는 회로는 타이밍 제어 IC(TCON-IC) 내에 탑재하거나, 타이밍 제어 IC(TCON-IC)를 탑재한 제3 기판 SUB 상에 설치하거나 하면 된다. 또한, 타이밍 제어 IC(TCON-IC)를 제1 기판 SUB1 상에 형성하는 경우, 상술한 회로(강압 회로 및 제어 신호의 발생 회로)를 제1 기판 SUB1 상에 형성해도 된다.

다음으로, 제1 기판 상의 주요한 구성을 도 9, 도 10을 이용하여 설명한다. 제1 기판 SUB1은, 표시 화소 영역 AR, 더미 화소 영역 DUMR, 테스트 화소 TPOLED, 데이터 신호를 출력하는 수평계 구동 회로 HDRV, 화소 영역(표시 화소 영역 AR, 더미 화소 영역 DUMR, 테스트 화소 영역 TPOLED)의 4변에 주회된 전원 공급 버스 라인 CSBL, 전원 공급 버스 라인 CSBL과 수평계 구동 회로 HDRV 사이에, 화소 사이즈보다 작은 컨택트 홀이 복수 형성된 캐소드 컨택트 CDC에서 상기 화소의 유기 EL 소자의 상부 전극 CD에 접속된 공통 전압 공급선 CBL과, 수평 방향의 １변에 배치되고, 수평 방향으로 나열되는 화소 회로에 주사 신호를 공급하는 LTPS로 구성된 수직계 구동 회로 VDRV와, 수평 방향의 다른 쪽에 배치되고, 수평 방향으로 나열되는 화소 회로에 삼각파나 램프파와 같은 경사파 또는 단계적으로 승압 또는 감압하는 계단파의 전압 신호를 공급하는 LTPS로 구성된 삼각파 발생 회로 SGEN을 구비하고 있다. 또한, 도 10은 도 9의 구성을 이면측으로부터 본 도면으로서, 도 9와는 상하 대칭의 배치로 되어 있다.

표시 화소 영역 AR은 화소 영역의 중앙에 있고, 더미 화소 영역 DUMR은 표시 영역 AR의 주위에 프레임 형상으로 1화소분(수평 방향 3서브 화소(RGB 화소)×수직 방향 1서브 화소(RGB 화소 중 어느 1서브 화소)) 존재하며, 테스트 화소 TPOLED는 더미 화소 영역으로부터 1화소분(RGB 화소 3서브 화소)만큼 수직계 구동 회로 VDRV 측으로 돌출된 위치에 존재한다. 도면에서는 그 수는 생략하여 기재되어 있다.

화소 영역의 좌측에는, 수직계 구동 회로 VDRV가 형성되고, 우측에는 삼각파 발생 회로 SGEN이 형성되어 있다.

외부 단자 PAD1은, 좌우의 외측으로부터 중앙을 향하여, (1) 테스트 화소용의 캐소드 버스 라인 T-CSBL과 더미 화소용의 배선 DUML(좌측에 테스트 화소용의 캐소드 버스 라인 T-CSBL, 우측에 더미 화소용의 배선 DUML), (2) 제2 전원 공급 버스 라인 CSBL2, (3) 제1 전원 공급 버스 라인 CSBL1, (4) 공통 전압 공급선 CBL, (5) 구동 회로용 신호선(좌측이 수직계 구동 회로 VDRV에 입력되는 디지털 전원, 아날로그 전원 및 타이밍 신호 등을 공급하는 배선 VVSL, 우측이 삼각파 발생 회로 SGEN에 디지털 전원, 아날로그 전원 및 타이밍 신호 등을 공급하는 배선 VSWL), (6) 계조 신호, 디지털 전원, 아날로그 전원, 클럭 신호 등을 수평계 구동 회로 HDRV에 공급하는 신호 배선 SIGL의 순으로 나열하고 있다. 표시 영역 AR의 4변에 주회된 전원 공급 버스 라인 CSBL(CSBL1, CSBL2)은, 외부 단자 PAD1로부터 전원 공급 버스 라인 CBL의 외측을 주회한다. 또한, 제1 전원 공급 버스 라인 CSBL1은 표시 영역 AR과 수평계 구동 회로 HDRV 사이에 주회되어, 좌우 연결되어 있다. 또한, 제1 전원 공급 바스 라인에는, 수평계 구동 회로 HDRV와 공통 전압 공급선 CBL 사이에 화소 사이즈보다 작은 복수의 컨택트 홀인 캐소드 컨택트 CDC가 배치된다. 또한, 제2 전원 공급 버스 라인 CSBL2는, 또한, 수직계 구동 회로 VDRV와 삼각파 발생 회로 SGEN의 외측을 주회하며, 표시 영역의 하측(외부 단자 PAD1과 대향하는 변)에서 좌우 연결된다. 유기 EL 소자의 상부 전극 CD인 캐소드 전극에 연결되는 공통 전압 공급선 CBL은, 수평계 구동 회로 HDRV와 제1 전원 공급 버스 라인 CSBL1 사이에 주회된다. 표시 영역 AR에 있는 표시 화소 PXL은, 수직계 구동 회로 VDRV로부터 수평 방향(주사 방향)으로 연신하고 있는 데이터 선택선 D-SEL, 리세트선 RES, 발광 제어선 ILM 및 삼각파 공급선 SWEEP와, 수평계 구동 회로 HDRV로부터 수직 방향(주사 방향과 교차하는 방향)으로 연신하고 있는 데이터선 DATA와, 수평 방향으로 연신하고 있는 전원 공급 버스 라인 CSBL로부터 수직 방향으로 연신하고 있는 전류 공급선 CSL과, 이들에 접속된 화소 회로와, 뱅크 BANK에 둘러싸인 유기 EL 소자를 구비하고 있다.

더미 화소의 화소 단위의 구조는 표시 화소와 일견 서로 다르지 않지만, 데이터 선택선 D-SEL과 동일한 위치의 배선이나 데이터선 DATA와 동일한 위치의 배선에 다른 전압이 인가되도록 다른 배선에 접속되어 있거나, 플로팅으로 되어 있다. 즉, 동일한 위치에 있어도 동일한 신호가 공급되지 않는 배선이 그의 일부에 존재하여, 발광하지 않도록 되어 있다. 구체적으로는, 수직 방향으로 표시 화소 PXL이 있는 더미 화소 DPXL의 데이터선 DATA는 어디까지나 데이터 배선이지만, 데이터 선택선 D-SEL이 수직계 구동 회로 VDRV에 접속되어 있지 않은 구조로 한다. 더미 화소는, 뱅크 BANK에 개구가 없을 뿐만 아니라, 화소 회로나 애노드 전극 AD에 발광층이 발광하는 크기의 전류는 흐르지 않게 되어 있다.

수평계 구동 회로 HDRV는, 화소 영역 AR의 수직 방향에 배치되고, 데이터선 DATA에 데이터 신호를 공급하고 있다. 이 데이터 신호를 생성하기 위해 필요한 아날로그·디지털 전원 전압, 클럭 신호 및 영상 신호는, 영상 신호 공급선 SIGL로부터 공급된다. 즉, 영상 신호 공급선 SIGL은 이들 신호를 공급하는 배선도 포함하고 있다. 이 영상 신호 공급선 SIGL은, 제1 기판의 １변(도 10의 상변)의 중앙의 외부 단자에 접속되어 있다.

수직계 구동 회로 VDRV는 화소 영역 AR의 수평 방향에 배치되고, 데이터 선택선 D-SEL, 리세트선 RES, 발광 제어선 ILM에 각각, 스캔 신호를 공급하고 있다. 이들 스캔 신호를 생성하기 위해 필요한 전원 전압이나 클럭 신호를 공급하는 수직계 구동 회로 제어선 VVSL은, 후술하는 전류 공급 버스 라인 CSBL1과 캐소드 버스 라인 CBL의 하층을 통하여, 영상 신호 공급선 SIGL에 접속되는 외부 단자 PAD1의 외측의 외부 단자 PAD1에 접속되어 있다.

삼각파 발생 회로 SGEN은, 표시 영역 AR에 대하여 수직계 구동 회로 VDRV의 대향측에 배치되고, 삼각파 신호 공급선 SWEEP에 삼각파를 공급하고 있다. 또한, 이 삼각파 신호 공급선을 제어하는 전원 신호나 클럭 신호가 흐르는 삼각파 발생 회로 제어선 VSWL은, 후술하는 캐소드 버스 라인 CBL과 전류 공급 버스 라인 CSBL1의 하층을 통하여, 영상 신호 공급선 SIGL의 외측 사이의 외부 단자 PAD1에 접속되어 있다.

전류 공급선 CSL은, 표시 영역의 수직 방향의 양방의 영역에서, 수평 방향으로 연장되는 전류 공급 버스 라인 CSBL1, CSBL2에 접속되어 있다. 상술한 바와 같 이, 도 10에서는, 상측, 즉, 수평계 구동 회로 HDRV를 형성한 측의 주변 영역에 형성된 전류 공급 버스 라인을 CSBL1로서 나타내고, 하측, 즉, 수평계 구동 회로 HDRV를 형성한 측에 대향하는 측에 형성된 전류 공급 버스 라인을 CSBL2로서 나타내고 있다.

도 9에서는, 1개의 굵은 배선과 같이 나타내었지만, 전류 공급 버스 라인 CSBL은 발광층의 발광색마다 별도의 전류 공급 버스 라인을 구비하고 있다. 본 실시예의 경우, RGB마다 전류 공급 버스 라인 CSBLR, CSBLG, CSBLB를 2조(CSBL1, CSBL2)를 구비하고, 각각 RGB마다 설정된 전압이 인가되고 있다.

유기 EL 소자의 상부 전극인 캐소드 전극은, 캐소드 버스 라인 CBL에 컨택트 홀을 복수 구비한 캐소드 컨택트 CDC를 통하여 접속되어 있다. 이 캐소드 버스 라인 CBL은, 전류 공급 버스 라인 CSBL1과 표시 영역 AR 사이의 영역을 수평 방향으로 주회되며, 수평계 구동 회로 HDRV의 측방을 통하여, 영상 신호 공급선 SIGL과 전류 공급 버스 라인 CSBL2 사이에 배치된다.

전술한 바와 같이, 더미 화소 영역 DUMR과 수직계 구동 회로 VDRV 사이에는, 화소 회로가 없는 패시브 타입의 유기 EL 표시 소자 TPOLED가 1화소분(발광색 수와 동일 수의 서브 픽셀)만 배치되어 있다. 이 테스트용의 패시브형 유기 EL 소자 TPOLED에의 전류 공급 버스 라인 T-CSBL은, 제1 기판 SUB1의 수직 방향의 외부 단자 PAD1 중, 수직계 구동 회로 VDRV 측의 가장자리의 외부 단자 PAD1에 접속된다. 이 외부 단자 PAD1에는, 수직계 구동 회로 VDRV 및 제2 전류 공급 버스 라인 CSBL2의 외측을 주회하며, 테스트용의 패시브형 유기 EL 소자 TPOLED 근방에서, 제2 전 류 공급 버스 라인 CSBL2의 하층을 통하여, 테스트용의 패시브형 유기 EL 소자 TPOLED의 하층으로 주회되고, 컨택트 홀에 의해, 테스트용의 패시브형 유기 EL 소자 TPOLED에 접속되어 있다. 도 11에, 시일제가 확산되어 배치되는 영역을 도시한다. 시일제의 내측이, Sealout의 라인이며, 외측이 Sealin의 라인이다.

이와 같이, 시일제 아래에는 거의 배선이 교차하는 영역이 없는 배치로 되어 있다. 시일제에 스페이서를 함유시킨 경우에, 배선에 교차가 있으면, 스페이서에 의해 층간 절연막이 움푹 패여, 절연성이 위협받을 가능성이 높게 되었다. 이와 같이, 시일제 형성 영역 내에, 거의 배선의 교차가 없으며, 있어도, 표시에 기여하지 않는 테스트 화소용의 전류 공급 버스 라인 T-CSBL이나 더미 배선과의 교차밖에 없도록 한다. 표시 화소에 대한 영향을 억제할 수 있으므로, 밀봉 공정에 기인하여 낮아져 있던 수율을 개선시킬 수 있다.

도 12에, 본 실시예에서 채용한 제1 기판 상의 화소 레이아웃의 기본적인 층 구조를 도시한다. 제1 기판 상은, 베이스층 BASE, 기초층 UC, 폴리 실리콘층 FG, 게이트 절연막 GI, 금속 게이트 전극층 SG, 제1 층간 절연층 ILI1, 소스·드레인 금속층 SD, 제2 층간 절연층 ILI2, EL 소자 하부 전극층 AD, 뱅크 BANK, 유기층 OLE, 상부 전극 CD의 순으로 적층된 구조를 구비하고 있다.

베이스층 BASE는, 두께 0.7mm의 무알칼리 글래스이다.

기초층 UC는, 플라즈마 CVD에 의해 형성된 두께 150㎚의 질화 실리콘층과, 두께 100㎚의 산화 실리콘층으로 구성되어 있다. p-Si층 FG는, 박막 트랜지스터(이하, TFT)의 형성 개소 및 용량 CAP 형성 개소에, 섬 형상으로 형성되어 있다. 상세한 형성 개소는 도면을 이용하여 후술한다. 게이트 절연층 GI는, 일반적으로 TEOS막으로서 불리는 CVD로 성막된 두께 110㎚의 산화 실리콘층으로 구성되어 있다.

금속 게이트 전극층 SG는, 게이트 절연층 GI 상으로서, p-Si층 FG와의 중첩 영역에, 두께 150㎚의 MoW로 구성되며, 스퍼터로 성막, 포토리소로 패턴화되어 있다. 제1 층간 절연막 ILI1은, 금속 게이트 전극층 SG의 상층과 게이트 절연층 GI의 TEOS막 상에 플라즈마 CVD에 의해 형성된 두께 500㎚의 SiO로 구성되어 있다. 소스·드레인 금속층 SD는, 두께 38㎚, 500㎚, 75㎚의 MoW/AlSi/MoW의 적층 구조로 구성되며, 스퍼터로 성막, 포토리소로 패턴화되어 있다.

전술한 게이트 절연막층 GI와 제1 층간 절연막 ILI1에는, 필요에 따라서 개구가 형성되어 있고, 그의 개구 측벽 및 저부에도, 소스·드레인층이 형성되며, MoW/AlSi/MoW의 적층 구조로 접속되는 제1 컨택트 홀이 형성되어 있다.

제2 층간 절연막은, 이 제1 컨택트 홀 및 전술한 제1 층간 절연막 ILI1 상에 플라즈마 CVD로 형성된 두께 500㎚의 SiN막으로 구성되어 있다. 또한, 이 제2 층간 절연막은, 제1 컨택트 홀과는 어긋난 위치에 개구로서, 제2 컨택트 홀을 구비하고 있다.

컨택트 홀을 1개의 깊은 컨택트 홀로 하지 않고, 2개의 컨택트 홀을 위치를 바꾸어 형성함으로써, 컨택트 불량의 억제나 컨택트 홀의 접지 면적을 작게 하는 효과를 얻고 있다.

하부 전극 AD는, 제2 층간 절연막 상에, 화소마다 분할되며, 또한, 제2 컨택 트 홀의 내부(측벽면과 저면)를 피복하는 두께 77㎚의 ITO로 구성되고, 스퍼터로 성막, 포토리소로 패턴화되어 있다.

뱅크 BANK는, 플라즈마 CVD로 형성된 SiN으로 구성되고, 하부 전극 AD의 주위를 피복함과 함께, 화소간의 제2 층간 절연막 상을 피복하여 화소간의 절연성을 확보하는 구성으로 되어 있다. 또한, 개구를 형성하고, 하부 전극 AD의 일부를 노출시키는 구조로 되어 있다.

뱅크 BANK 형성 후, 산소 플라즈마 처리를 실시함으로써, 노출되어 있는 하부 전극 AD의 표면의 탄소 농도는, 뱅크 BANK 아래에 숨은 하부 전극 AD 표면의 탄소 농도보다도 높은 값을 나타내도록 되어 있다.

또한, 하부 전극의 일함수 조정을 행하기 위해, UV 조사를 행하고 있다. 이 UV 조사와 산소 플라즈마 처리를 행함으로써, 일함수를 4.8eV부터 5.3eV까지 변화시키고 있다. 유기층 OLE 중 홀 주입층과 홀 수송층이, 하부 전극 AD의 뱅크 BANK로 둘러싸인 노출 영역과 뱅크 BANK 상면에 형성되며, 데이터선을 따라서 연장되는 뱅크 BANK 상면에 화소 전체면 공통의 베타 패턴으로 증착되어 있고, 그 위에, 수직 방향의 뱅크 상에 스트라이프 형상의 경계가 나열되도록 배치된 3색의 스트라이프 패턴으로 발광층이 각 색마다 순서대로 증착되며, 전자 수송층은 발광층과 동일한 패턴으로 증착되고, 전자 주입층인 LiF가 화소 전체면 공통의 베타 패턴으로서 증착되어 있다.

상부 전극은 복수의 화소에 공통의 전극으로, 화소 전체면 공통으로 형성된 Al의 증착막으로 구성되어 있다.

도 13 내지 도 22에 화소 회로의 레이아웃 패턴을 도시한다. 도 13은 1화소의 화소 회로의 등가 회로이다. 도 14는 도 13을 보다 정확하게 표기한 등가 회로이다. 도 15는 표시 영역 RGB 3화소의 화소 회로의 레이아웃 패턴을 도시하는 도면이다. 도 16은 표시 화소 1화소의 화소 회로의 레이아웃 패턴을 도시하는 도면이다. 도 17은 표시 영역 RGB 3화소의 폴리 실리콘층 FG와 금속 게이트층 SG를 도시하는 도면이다. 도 18은 표시 영역 RGB 3화소의 소스·드레인층 SD와 금속 게이트층 SG를 도시하는 도면이다. 도 19는 표시 영역 RGB 3화소의 소스·드레인층 SD와 폴리 실리콘층 FG를 도시하는 도면이다. 도 20은, 표시 영역 RGB 3화소의 소스·드레인층 SD와 하부 전극 ITO와 뱅크 개구 OPEN을 도시하는 도면이다. 도 21은 더미 화소 영역 RGB 3화소의 화소 레이아웃을 도시하는 도면이다. 도 22는 더미 화소 1화소분의 화소 레이아웃을 도시하는 도면이다.

표시 영역 PXL도, 더미 화소 영역 DPXL도, 도 13에 도시하는 바와 같이, 화소의 수직 방향으로 데이터선 DATA, 전류 공급선 CSL이 연장되어 있고, 수평 방향으로 데이터 선택선 D-SEL, 발광 제어선 ILM, 리세트선 RES, 삼각파선 SWEEP가 연장되어 있다.

도 14에 도시하는 바와 같이, 각 화소 PXL에는 보톰 에미션형의 유기 EL 소자 OLED가 설치되어 있다. 유기 EL 소자 OLED의 캐소드단은 상부 전극 CD에 접속되며, 또한, 공통 전압 공급선 CSL에 접속되어 있다. 한편, 유기 EL 소자 OLED의 애노드단은 p형인 발광 제어 스위치 TFT5와 p형인 구동 스위치 TFT3을 통하여 전류 공급선 CSL에 접속되어 있다.

구동 스위치 TFT3의 게이트-드레인간에는 n형인 리세트 스위치 TFT4가 접속되어 있다. 또한 구동 스위치 TFT3의 게이트는 기억 용량 CAP를 통하여, 데이터선 DATA에 접속되어 있는 p형인 데이터 래치 스위치 TFT1, 및 삼각파선 SWEEP에 접속되어 있는 n형인 삼각파 스위치 TFT2에 연결되어 있다.

또한 리세트 스위치 TFT4는 리세트선 RES, 발광 제어 스위치 TFT5는 발광 제어선 ILM, 데이터 래치 스위치 TFT1 및 삼각파 스위치 TFT2는 데이터 선택선 D-SEL에 의해 제어된다.

다음으로 상기 화소 PXL의 레이아웃 구성에 대하여 더욱 상세하게 설명한다.

도 15는 RGB의 수평 방향으로 연속되는 3개의 화소의 레이아웃 구성도이다. 적 화소 RPIX, 녹 화소 GPIX, 청 화소 BPIX가 좌측으로부터 순서대로 나열되어 있다. 각각, 독립된 전류 공급선(적용 전류 공급선 CSLR, 녹용 전류 공급선 CSLG, 청용 전류 공급선 CSLB)이 배치되어 있다. 따라서, 각 발광층의 특성에 따라서 전류 공급선에 인가되는 전압이 상이하다.

도 16은, 녹 화소 GPXL의 화소 레이아웃 확대도이다. 다른 색 화소도 동일한 레이아웃이다.

각 화소 PXL은, 복수의 화소에 걸치는 배선과, 화소 내의 배선과, 뱅크 개구 OPEN, 뱅크 개구 OPEN에 적어도 배치된 발광층을 포함하는 유기층, 12개의 컨택트 홀, 6개의 스위치를 구비하고 있다.

복수의 화소에 걸치는 배선은, 수직 방향에, 데이터 DATA, 전류 공급선 CSL을 구비하며, 수직 방향에, 리세트선 RES, 발광 제어선 ILM, 삼각파선 SWEEP, 데이 터 선택선 D-SEL이다.

또한, 화소 내의 배선은, 주입되어 도전성이 높아진 폴리 실리콘층 FG나, 게이트 금속 전극층 SG, 소스·드레인층 SD, 하부 전극 ITO가 이용되고 있다.

뱅크의 개구 OPEN의 하측 뱅크 내에는, 도면 하측으로부터, 하측 화소의 발광 제어선 ILM, 이 화소의 삼각파선 SWEEP, 데이터 선택선 D-SEL, 리세트선 RES의 순서대로 수평 방향으로 연장되고, 리세트선 RES는, T자 형상의 돌출부를 구비하며, 개구 OPEN의 좌측의 뱅크 내를 통하여, 수직 위치가 뱅크 개구 OPEN의 상변보다도 상측(수직 방향)으로 돌출하여, 발광 제어선 TFT5의 부근까지 연장하고 있다.

뱅크의 개구 OPEN의 상측 뱅크 내에는, 도면 상측으로부터, 상측 화소의 리세트선 RES, 데이터 선택선 D-SEL, 삼각파선 SWEEP, 이 화소의 발광 제어선 ILM의 순서대로 수평 방향으로 형성되어 있다. 뱅크 개구 OPEN의 좌측 뱅크 내에는, 도면의 좌측으로부터 좌측 화소의 데이터선 DATA와 이 화소의 전류 공급선 CSL이 이 순서대로, 수직 방향으로 연장하여 형성되어 있다. 뱅크 개구 OPEN의 우측 뱅크 내에는, 도면 좌측으로부터 이 화소의 데이터선 DATA와 우측 화소의 전류 공급선 CSL이 이 순서대로 수직 방향으로 연장하여 형성되어 있다. 또한, 전류 공급선 CSL은, 리세트선 RES 상에 겹쳐서, 좌측으로 리세트선 RES로부터 비어져 나오도록 형성되어 있다. 또한, 뱅크 BANK의 좌측에 위치하는 부분은 폭이 넓게 형성되어 있다. 또한, 제6 컨택트 홀 CH6을 형성하는 위치는 더욱 넓게 형성되어 있다. 또한, 삼각파선 SWEEP도 컨택트 홀 CH1을 형성하는 위치는 넓게 형성되어 있다.

수평 방향으로 복수의 화소에 걸쳐 배치되는 데이터 선택선 D-SEL, 발광 제 어선 ILM, 리세트선 RES, 삼각파선 SWEEP가 몰리브덴, 티탄 및 텅스텐 중 어느 하나, 또는 이들 임의의 화합물이나 혼합물이, 단층막이나 적층막으로서 형성되어 있다.

수직 방향으로 복수의 화소에 걸쳐 배치되는 데이터선 DATA, 전류 공급선 CSL은, 알루미늄을 주성분으로 하는 AlSi를 몰리브덴과 텅스텐의 합금 사이에 끼워넣은 적층막으로서 형성된다. 또한, 이 몰리브덴 텅스텐 합금은, 티탄 합금으로 해도 된다.

수직 방향으로 복수의 화소에 걸쳐 배치되는 배선에, 알루미늄을 주체로 하는 재료를 이용하여 형성하고 있는 것은, 데이터선 DATA는 전압 정밀도가 필요하고, 전류 공급선 CSL은 비교적 큰 전류를 흘릴 필요가 있기 때문이다. 전류 공급선이 굵은 것은 대전류를 흘리기 위해서이다.

또한, 기억 용량 CAP를 전류 공급선 CSL 아래에, 폴리 실리콘층 FG, 게이트 금속 전극층 SG로 구성하여 배치하는 것은, 데드 스페이스였던 전류 공급선 CSL 아래의 스페이스를 이용하여, 기억 용량 CAP의 면적을 유기 EL 발광 영역 OLED를 희생으로 하지 않고 확보하기 위해서이다. 또한, 이 기억 용량 CAP를 데이터선 DATA 아래에 설치하지 않는 것은, 데이터선 DATA의 부하로 될 수 있기 때문이다.

또한, 데이터선 DATA 아래에도 약간 리세트선을 겹치고 있는 것은, 데드 스페이스의 유효 이용에 의한 발광 영역의 증대를 겨냥한 것이다. 컨택트 홀 CH9와 컨택트 홀 CH10 아래는, 각각 p 주입, n 주입이 이루어져 있다. 이와 같이, 연속하는 폴리 실리콘층이어도, 인접하는 채널에 따라서, 그 주입 영역을 n과 p로 분할 함으로써, 화소 레이아웃의 효율화를 도모하여, 발광 영역의 증대를 실현하고 있다.

또한, 전류 공급선 CSL이 상술한 바와 같이, 부분적으로 굵게 되어 있는 것은, 전원 전압의 강하를 억제하여, 표시 특성을 향상시키기 위해서이다.

또한, 1개의 화소 회로를 장방형으로서 수용하고자 하는 것이 아니라, 컨택트 홀 또는 스위치를 수평 방향의 한 쪽에 가까이 대고, 수직 방향의 화소의 컨택트 홀 또는 스위치와 상자 구조로 되도록 하고 있는 것은, 개구율 향상, 증착 마스크에 브릿지를 설치할 수 있게 되는 등의 메리트가 있다. 또한, 화소 회로, 특히, 스위치 TFT를 뱅크 BANK의 개구 OPEN의 수직 방향으로 분할하여 배치하고 있는 것은, 전술한 기억 용량을 형성하기 위해서임과 함께, 화소 회로의 레이아웃 자유도를 향상시키기 위해서이다.

또한, 리세트 스위치 TFT4는 직렬 접속된 2개의 TTF 스위치(4A, 4B)로 구성되어 있는 것은, 리세트 스위치 TFT4의 리크 전류를 저감하기 위해서이며, TFT 스위치(4A, 4B)에 nMOS의 듀얼 게이트 구조를 채용하고 있는 것은, nM0S 특성의 균일화, 오프 리크 전류의 저감을 위해서이다.

화소의 개략 중앙의 평탄한 영역에, 뱅크 BANK의 개구 OPEN을 네모나게 배치하는 것은, 유기 EL 발광 영역 OLED를 양호한 균일성으로 형성하기 위해서이며, 그 각을 떨어뜨린 팔각형으로 하고 있는 것은, 전계 집중의 억제에 의한 신뢰성의 향상을 실현하면서, 증착 마스크의 변위, 변형에 대한 증착 우도의 향상을 실현하기 위한 것이다.

또한, 데이터 래치 스위치 TFT1을 pMOS로 구성하고, 삼각파 스위치 TFT2를 nMOS로 구성하는 것은, 데이터 선택선 D-SEL 1개로 2개의 스위치의 제어를 실현하기 위해서이며, 스위치의 제어선의 개수를 감소시킴으로써, 공간 절약화에 의한 발광 면적의 확대를 실현할 수 있다.

또한, 도면에, 영역 p로서 표기한 영역은, pM0S의 스위치나 p 주입된 배선을 형성하는 영역이다. 그 이외는, nM0S의 스위치나 n 주입된 배선을 형성하는 영역이다.

또한, 하부 전극 ITO는, 컨택트 홀 CH11로부터 뱅크 BANK의 개구 OPEN까지 연장되는 투명 전극은, 소스·드레인층 SD를 피해서 형성된다. 이것은, 알루미늄을 포함하는 배선은 힐록이 발생하기 쉽고, 그 위에 절연막을 개재하여 상부 전극 ITO를 형성해도 그 힐록에 의한 단락이 발생하기 쉽기 때문이다. 본 실시예의 경우, 듀얼 게이트의 2개의 채널 상을 통하도록 형성되어 있다.

또한, 도 21, 도 22에 도시한 더미 화소는, 도 15, 도 16과 비교하면, 뱅크의 개구가 없는 점에서 상위하다.

다음으로, 본 제１ 실시예의 동작에 대하여 도 23~도 25를 이용하여 설명한다. 도 23은, 화소의 동작 타이밍도이다. 여기서는 1프레임 기간에서의 데이터 선택선 D-SEL, 발광 제어선 ILM, 리세트선 RES, 삼각파선 SWEEP의 변화를 나타내고 있으며, (n)은, n행째의 화소열의 신호인 것을 나타내고 있다. 또한 도면에 VH, VL로 기록한 바와 같이, 위가 고전압, 아래가 저전압인 것을 나타내고 있다.

기입을 선택받은 화소에서는, 처음에 데이터 선택선 D-SEL, 발광 제어선 ILM, 리세트선 RES에 의해, 각각 p형인 데이터 래치 스위치 TFT1이 온, n형인 삼각파 스위치 TFT2가 오프, p형인 발광 제어 스위치 TFT5가 온, n형인 리세트 스위치 TFT4가 온된다. 이 때 발광 제어 스위치 TFT5와 리세트 스위치 TFT4가 온됨으로써, 유기 EL 소자 oled에는 다이오드 접속된 구동 스위치 TFT3과 발광 제어 스위치 TFT5를 통하여 전류 공급선 CSL로부터 전류가 흐른다.

다음으로, 발광 제어선 ILM에 의해 발광 스위치 TFT5가 오프되면, 구동 스위치 TFT3의 드레인단이 임계값 전압 Vth로 된 시점에서, 구동 스위치 TFT3은 턴오프된다. 이 때 데이터선 DATA에는 영상 신호 전압(계조 전압)이 입력되고, 이 영상 신호 전압은 데이터 래치 스위치 TFT1을 통하여 기억 용량 CAP의 일단에 접속되기 때문에, 이 신호 전압과 상기 임계값 전압 Vth의 차가 기억 용량 CAP에 입력된다. 다음으로 리세트선 RES에 의해서 리세트 스위치 TFT4가 오프됨으로써, 신호 전압과 상기 임계값 전압 Vth의 차가 기억 용량 CAP에 기억되고, 화소에의 신호 전압 기입이 완료한다.

다음으로, 기입이 다음 행의 화소로 이행되면, 데이터 선택선 D-SEL에 의해서 데이터 래치 스위치 TFT1이 오프, 삼각파 스위치 TFT2가 온으로 절환된다. 이 때 삼각파선 SWEEP에는 삼각파 형상의 스위프 전압이 인가되고, 이 삼각파 전압은, 삼각파 스위치 TFT2를 통하여 기억 용량 CAP의 일단에 입력한다. 또한 이 때 발광 제어선 ILM에 의해 발광 제어 스위치 TFT5가 온된다. 이 때 삼각파선 SWEEP의 삼각파 전압이 미리 기입되어 있던 신호 전압과 동일할 때에, 구동 스위치 TFT3의 게이트에는 기억 용량 CAP를 통하여 임계값 전압 Vth가 재현되기 때문에, 이미 기입 되어 있던 신호 전압에 따라서 유기 EL 소자 oled의 발광 기간이 정해진다. 이에 의해 유기 EL 소자 oled는 상기 영상 신호 전압에 대응한 발광 시간에서 발광하기 때문에, 관찰자에게는 계조를 갖는 화상이 인식된다.

여기서 기입 시의 구동 스위치 TFT3의 게이트 전압의 변화에 관하여, 더욱 상세하게 설명한다. 도 24는, 화소에의 신호 전압 기입 시의 동작 타이밍도이다. 여기서는 1프레임 기간에서의 데이터 선택선 D-SEL, 발광 제어선 ILM, 리세트선 RES, 삼각파선 SWEEP의 변화를 나타내고 있으며, (n)은, n행째의 화소열의 신호인 것을 나타내고 있다. 또한 도면에 VH, VL로 기록한 바와 같이, 위가 고전압, 아래가 저전압인 것을 나타내고 있다. 이들 정의는 도 23과 동일한 것이다.

도 25에서는, 또한 (Gate of TFT3)으로서, 기입 시의 구동 스위치 TFF3의 게이트 전압의 변화를 도시하고 있다. 기입을 선택받은 화소에서는, 처음에 발광 제어 스위치 TFT5와 리세트 스위치 TFT4가 온됨으로써, 유기 EL 소자 0LED에는 다이오드 접속된 구동 스위치 TFT3과 발광 제어 스위치 TFT5를 통하여 전류 공급선 CSL로부터 전류가 흐른다. 이 때에 구동 스위치 TFT3의 게이트 전압은 유기 EL 소자 OLED의 전류에 대응한 게이트 전압으로 끌어내려진다(기간 Ⅱ).

다음으로 발광 제어선 ILM에 의해서 발광 제어 스위치 TFT5가 오프되면, 구동 스위치 TFT3의 드레인단은 전원 전압 VCSL로부터 임계 전압 Vth를 뺀 전압값을 향하여 포화되고, 그 시점에서 구동 스위치 TFT3은 턴오프된다(기간 Ⅲ~Ⅳ).

이 후 기입이 다음 행의 화소로 이행되면, 데이터 선택선 D-SEL에 의해 데이터 래치 스위치 TFT1이 오프, 삼각파 스위치 TFT2가 온으로 절환된다. 이 때 삼각 파선 SWEEP에는 삼각파 형상의 스위프 전압이 인가되고, 이 삼각파 전압은, 삼각파 스위치 TFT2를 통하여 기억 용량 CAP의 일단에 입력한다. 이 때 삼각파선 SWEEP에 인가되어 있는 전압과 미리 기입된 신호 전압의 차분에 대응하여, 구동 스위치 TFT3의 게이트 전압은 시프트되지만, 삼각파선 SWEEP의 삼각파 전압이 미리 기입되어 있던 신호 전압과 동일할 때에, 구동 스위치 TFT3의 게이트에는 기억 용량 CAP를 통하여 임계값 전압 Vth가 재현되기 때문에, 유기 EL 소자 OLED는 턴온된다(기간 Ⅵ). 이 유기 EL 소자 OLED의 발광 기간을, 도면에는 ILM 기간으로서 도시하였다. 이 ILM 기간의 길이를, 각 화소에 기입하는 신호 전압에 의해 변조함으로써, 유기 EL 디스플레이에 영상을 표시할 수 있는 것이다.

마지막으로, 데이터선 DATA에 인가되는 영상 신호 전압과, 삼각파선 SWEEP에 인가되는 삼각파 전압의 전압값의 관계에 관하여 설명한다.

도 25는, 데이터선 DATA에 인가되는 신호 전압과, 삼각파선 SWEEP에 인가되는 삼각파 전압의 파형도이다. 여기에서는 1프레임 기간에서의 데이터선 DATA에 인가되는 신호 전압과, 삼각파선 SWEEP에 인가되는 삼각파 전압의 전압값의 변화를 나타내고 있으며, (n)은, n행째의 화소열의 신호인 것을 나타내고 있다. 또한 도면에는 위가 고전압, 아래가 저전압인 것을 나타내고 있고, 이들 정의는 도 23과 동일한 것이다.

도시한 바와 같이, 신호 전압은 1 내지 5V의 값으로 영상 데이터에 의해서 변화되고 있고, 한편 삼각파 전압은 기입 기간(Ⅱ, Ⅲ, Ⅳ)에서는 5V, 그 밖의 기간에서는 1프레임 기간의 주기로 1회 스위프하고 있다. 여기서 삼각파의 최대 전 압은 5V이며, 최소 전압은 1.5V이다.

기입 기간 (Ⅱ, Ⅲ, Ⅳ)에서는 데이터 선택선 D-SEL에 의해서, p형인 데이터 래치 스위치 TFT1과, n형인 삼각파 스위치 TFT2가 제어된다. 이 때 양 TFT는 모두 인핸스먼트형을 이용하고 있지만, 모두 동일한 게이트 전압을 인가받고, 일단이 공통 접속된 p형과 n형의 TFT는, p형 TFT의 타단의 전압이 n형 TFT의 타단의 전압보다도 크면, 양 TFT간에 관통 전류가 흐르게 된다.

즉, 본 실시예에서는, 만일, 영상 신호 전압이 삼각파 전압보다도 크면, 데이터선 DATA와 삼각파선 SWEEP간에 관통 전류가 흘러, 디스플레이 패널 소비 전력의 증대를 초래하게 된다. 이러한 사태를 회피하기 위해, 본 실시예에서는 데이터 선택선 D-SEL에 의해, p형인 데이터 래치 스위치 TFT1과, n형인 삼각파 스위치 TFT2가 제어되는 기입 기간(Ⅱ, Ⅲ, Ⅳ)에서는, 삼각파 전압을 신호 전압의 최대값과 동일하게 설정하고 있는 것이다. 분명히, 삼각파 전압을 신호 전압의 최대값 이상의 값으로 설정해도 상관없지만, 그 경우에는 쓸데없이 사용하는 전압의 종류가 증가하기 때문에, 여기서는 양자를 동일한 전압으로 설정한 것이다.

또한, 본 실시예에서는, 삼각파의 최소 전압은 1.5V로, 신호 전압의 최소 전압인 1V보다도 높은 전압으로 설정하고 있다. 이것은 구동 스위치 TFT3이 흑을 표시할 때에, 충분한 마진을 갖게 하기 위한 여유이다.

이상, 표시 영역 AR의 화소 PXL, 더미 화소 영역 DUMR의 더미 화소 DPXL, 수평계 구동 회로 HDRV, 삼각파 생성 회로 SGEN, RGB 시분할 데이터 신호 선택 회로 RGB-SEL은 모두 동일한 글래스 기판 상에 폴리 실리콘으로 구성된 TFT 소자를 이용 하여 형성되어 있다. 수평계 구동 회로 HDRV 드라이버 IC 칩을 글래스 기판 상에 탑재하는 COG 실장에 의해서 탑재하였다. 또한, 이 실시예에서 글래스 기판 상의 폴리 실리콘으로 구성된 TFT 소자를 이용한 수직계 구동 회로 VDRV, 삼각파 생성 회로 SGEN은 수평계 구동 회로 HDRV와 동일, 혹은 개별의 구동 IC 칩으로 실현하는 것도 가능하며, 또한 반대로 수평계 구동 회로 HDRV를 또한 동일한 글래스 기판 상에 폴리 실리콘으로 구성된 TFT 소자를 이용하여 설치하는 것도 가능하다. 혹은 또한, 수평계 구동 회로 HDRV를 글래스 기판 상에 탑재한 드라이버 IC 칩과, 글래스 기판 상에 설치한 폴리 실리콘으로 구성된 TFT 소자를 이용한 RGB 시분할 데이터 신호 선택 회로 RGB-SEL이나 수직계 구동 회로 VDRV의 조합 등으로 실현하는 것도 가능하다.

또한, 폴리 실리콘에 한하지 않고 그 밖의 유기/무기 반도체 박막을 트랜지스터에 이용하는 것이나, 글래스 기판으로 변화시켜, 표면에 절연성을 갖는 그 밖의 기판을 이용하는 것도 가능하다.

발광 소자로서도 유기 EL 소자에 한하지 않고, 무기 EL 소자나 FED(Field-Emission Device) 등 일반적인 발광 소자를 이용할 수 있는 것도 분명하다.

도 26은, TV 화상 표시 장치(100)의 구성도이다. 지상파 디지털 신호 등을 수신하는 무선 인터페이스(I/F) 회로(102)에는, 압축된 화상 데이터 등이 외부로부터 무선 데이터로서 입력되고, 무선 I/F 회로(102)의 출력은 I/O(Input/Output) 회로(103)를 통하여 데이터 버스(108)에 접속된다. 데이터 버스(108)에는 이 밖에 마이크로프로세서(MPU)(104), 표시 패널 컨트롤러(106), 프레임 메모리(107) 등이 접속되어 있다. 또한 표시 패널 컨트롤러(106)의 출력은 유기 EL 표시 패널(101)에 입력하고 있다. 또한 화상 표시 단말기(100)에는 또한, 전원(109, 110)이 설치되어 있다. 또한 여기서 유기 EL 표시 패널(101)은, 앞서 설명한 제１ 실시예와 동일한 구성 및 동작을 갖고 있으므로, 그 내부의 구성 및 동작의 기재는 여기서는 생략한다.

이하에 이들 회로의 동작을 설명한다. 처음에 무선 I/F 회로(102)는 명령에 따라서 압축된 화상 데이터를 외부로부터 받아들이고, 이 화상 데이터를 I/O 회로(103)를 통하여 마이크로프로세서(104) 및 프레임 메모리(107)에 전송한다. 마이크로프로세서(104)는 유저로부터의 명령 조작을 받아, 필요에 따라서 화상 표시 단말기(100) 전체를 구동하여, 압축된 화상 데이터의 디코드나 신호 처리, 정보 표시를 행한다. 여기서 신호 처리된 화상 데이터는, 프레임 메모리(107)에 일시적으로 축적이 가능하다.

여기서 마이크로프로세서(104)가 표시 명령을 내린 경우에는, 그 지시에 따라서 프레임 메모리(107)로부터 표시 패널 컨트롤러(106)를 통하여 유기 EL 표시 패널(101)에 화상 데이터가 입력되고, 유기 EL 표시 패널(101)은 입력된 화상 데이터를 리얼타임으로 표시한다. 이 때 표시 패널 컨트롤러(106)는, 동시에 화상을 표시하기 위해 필요한 소정의 타이밍 펄스를 출력함과 함께, 표시 화상 데이터에 맞추어 화소 구동 신호 선택 회로(40)를 소정의 알고리즘으로 제어한다. 또한 유기 EL 표시 패널(101)이 이들 신호를 이용하여, 입력된 화상 데이터를 리얼타임으로 표시하는 것에 관해서는, 제1 실시예의 설명에서 설명한 바와 같다. 또한 여기 에서 전원(109, 110)에는 이차 전지가 포함되어 있고, 이들 화상 표시 단말기(100) 전체를 구동하는 전력을 공급한다.

본 실시예에 따르면, 저전력으로 고휘도 표시가 가능한 화상 표시 단말기(100)를 제공할 수 있다.

이하, 제1 기판 SUB1 상의 배선 레이아웃의 배리에이션을 나타낸다. 도 27은 제1 기판의 블록도이다. 도 28은 도 27의 AB 단면도의 일 양태이다. 도 29는 도 27의 AB 단면도의 일 양태이다. 도 28은, 전류 공급 버스 라인 CSBL과 수직계 구동 회로의 전원이나 클럭이 흐르는 제어선 VVSL이 소스·드레인 전극층과 동층일 경우의 단면도이다. 도 29는, 전류 공급 버스 라인 CSBL과 수직계 구동 회로의 전원이나 클럭이 흐르는 제어선 VVSL이 소스·드레인 전극층 SD와 게이트 전극층 SG 중 어느 한 쪽의 층에, 그리고 서로 다른 층인 경우의 단면도이다. 도 30은, 제1 기판의 블록도이다. 도 27의 구성과 동일한 구성이며, 절단선이 서로 다를 뿐이다. 도 31은, 도 30의 CD 단면도의 일 양태이다. 도 31은, 전류 공급 버스 라인 CSBL과 수직계 구동 회로의 전원이나 클럭이 흐르는 제어선 VVSL이 교차하는 위치에서, 도 28과 같이, 전류 공급 버스 라인 CSBL과 수직계 구동 회로의 전원이나 클럭이 흐르는 제어선 VVSL이 동층의 배선층을 이용한 경우, 교차하는 장소의 전후에서 별층에 접속함으로써 실현하고 있다. 구체적으로는, 제어선 VVSL을 그 교차의 바로 앞에서 게이트 전극층 SG층에 접속하고, 그 후, 전류 공급 버스 라인 CSBL을 초과한 위치에서, 소스·드레인 전극층 SD에 접속하도록 한다. 도 32는, 도 30의 EF 단면도의 일 양태이다.

캐소드 버스 라인 CBL과 수직계 구동 회로의 전원이나 클럭이 흐르는 제어선 VVSL이 교차하는 위치에서, 도 28과 같이, 캐소드 버스 라인 CBL과 수직계 구동 회로의 전원이나 클럭이 흐르는 제어선 VVSL이 동층의 배선층을 이용한 경우, 교차하는 장소의 전후에서 별층에 접속함으로써 실현하고 있다. 구체적으로는, 제어선 VVSL을 그 교차의 바로 앞에서 게이트 전극층 SG층에 접속하고, 그 후, 캐소드 버스 라인 CBL을 초과한 위치에서, 소스·드레인 전극층 SD에 접속하도록 한다.

전류 공급 버스 라인 CSBL과 캐소드 버스 라인 CBL이 교차하는 경우도, 교차하는 장소의 전후에서 별층에 접속함으로써 실현하고 있다. 구체적으로는, 전류 공급 버스 라인 CSBL이 소스·드레인층 SD에 있고, 캐소드 버스 라인이 게이트 전극층 SG에 있는 경우, 서류 공급 버스 라인 CSBL을 그 교차의 바로 앞에서, 캐소드 버스 라인 CBL을 게이트 전극층 SG에 접속하고, 그 후, 캐소드 버스 라인 CBL을 초과한 위치에서, 소스·드레인 전극층 SD에 접속하도록 한다.

본 발명에 따르면, 액정 표시 장치용으로 제조된 데이터 드라이버 IC를 유기 EL 표시 장치의 데이터 드라이버 IC로서 이용할 수 있게 됨으로써, 유기 EL 표시 장치를 저 코스트로 생산할 수 있게 된다.

Claims (3)

1. 복수의 화소와, 데이터선을 통하여 표시 영역의 각 화소에 데이터 신호를 공급하는 데이터 드라이버 IC를 갖고,

   상기 각 화소는, 애노드 전극과 캐소드 전극 사이에 유기 발광층을 포함한 유기 EL 소자와, 상기 유기 EL 소자의 발광을 제어하는 화소 회로를 포함한 유기 EL 표시 장치로서,

   상기 화소 회로는, 상기 유기 EL 소자의 시간당 발광 휘도를, 화소 회로에 인가된 데이터 신호 전압의 크기로 제어하는 회로이고,

   상기 데이터 드라이버 IC는, 데이터 신호의 극성을 반전시키는 타이밍을 제어하는 단자를 포함하며,

   상기 데이터 드라이버 IC의 외부에, 그 데이터 드라이버 IC의 상기 단자에 대하여, 상기 데이터 신호의 극성을 반전시키지 않도록 하는 제어 신호를 공급하는 회로를 포함하고 있는 것을 특징으로 하는 유기 EL 표시 장치.
2. 복수의 화소와, 데이터선을 통하여 표시 영역의 각 화소에 데이터 신호를 공급하는 데이터 드라이버 IC를 갖고, 각 화소는, 애노드 전극과 캐소드 전극 사이에 유기 발광층을 포함한 유기 EL 소자와, 유기 EL 소자의 발광을 제어하는 화소 회로를 포함한 유기 EL 표시 장치로서,

   상기 화소 회로는, 유기 EL 소자의 시간당 발광 휘도를, 화소 회로에 인가된 데이터 신호 전압의 크기로 제어하는 회로이고,

   상기 데이터 드라이버 IC는, 데이터 신호의 극성을 반전시키는 모드와, 데이터 신호의 극성을 반전시키지 않는 모드를 선택 가능한 기능을 포함하며,

   상기 데이터 드라이버 IC의 외부에, 상기 데이터 신호의 극성을 반전시키지 않는 모드를 선택하는 신호를 입력하는 회로를 포함하고 있는 것을 특징으로 하는 유기 EL 표시 장치.
3. 복수의 화소와, 데이터선을 통하여 표시 영역의 각 화소에 데이터 신호를 공급하는 데이터 드라이버 IC를 갖고,

   각 화소는, 애노드 전극과 캐소드 전극 사이에 유기 발광층을 포함한 유기 EL 소자와, 유기 EL 소자의 발광을 제어하는 화소 회로를 포함한 유기 EL 표시 장치로서,

   상기 화소 회로는, 상기 유기 EL 소자의 시간당 발광 휘도를, 화소 회로에 인가된 데이터 신호 전압의 크기로 제어하는 회로이고,

   상기 데이터 드라이버 IC는, 데이터 신호의 극성을 반전시키는 타이밍을 제어 신호를 입력함으로서 제어하는 것이 가능한 데이터 드라이버 IC이며,

   상기 데이터 신호의 극성을 2회 반전시키는 제어 신호를 데이터 드라이버 IC에 공급하는 회로를 포함하고 있는 것을 특징으로 하는 유기 EL 표시 장치.

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