KR20070051038A - Semiconductor device having identification mark - Google Patents

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KR20070051038A
KR20070051038A KR1020050108405A KR20050108405A KR20070051038A KR 20070051038 A KR20070051038 A KR 20070051038A KR 1020050108405 A KR1020050108405 A KR 1020050108405A KR 20050108405 A KR20050108405 A KR 20050108405A KR 20070051038 A KR20070051038 A KR 20070051038A
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metal
identification mark
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이송자
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삼성전자주식회사
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Abstract

전체 공정중 특정 공정에서 메탈 옵션을 달리 취함에 의해 제품의 특성이 다르게 나타나도록 웨이퍼내의 구분된 칩에 제조되는 반도체 소자에 있어서, 상기 제품의 특성에 대한 정보를 포함하는 식별 마크를 상기 칩 내의 일부에 구비하는 반도체 소자가 개시된다. 상기 식별 마크는 상기 제품의 특성에 대한 정보를 나타내는 라벨링, 제1 메탈배선층과 상기 제1 메탈배선층 상부의 제2 메탈배선층 간을 절연하기 위한 절연층의 일부로서 상기 메탈 패턴부와 상기 라벨링 간이 이격되도록 하는 제2 라벨링 주변부, 그리고 상기 제2 메탈배선층이 사용되어 형성되며 상기 제2 라벨링 주변부를 감싸는 형태로 패터닝된 메탈 패턴부를 구비한다. 그리하여, 본 발명은 육안 또는 마이크로스코프를 통해 칩의 정보를 명확하게 파악하기 위한 식별 마크를 갖는 반도체 소자를 제공함으로써, 종래 식별 마크의 불분명에 기인하여 메탈 옵션에 의한 제품 생산에 있어서 오류가 빈번하게 발생되는 문제점이 개선된다.A semiconductor device fabricated on a separate chip in a wafer such that the characteristics of the product are different by taking different metal options in a specific process during the whole process, wherein the identification mark including information on the characteristics of the product is partially included in the chip. Disclosed is a semiconductor device provided in the device. The identification mark is a label indicating information on a property of the product, and a portion of an insulating layer for insulating between the first metal wiring layer and the second metal wiring layer on the first metal wiring layer, the metal pattern portion and the labeling spaced apart. The second labeling peripheral portion and the second metal wiring layer are formed to be used, and the metal pattern portion is patterned in a form surrounding the second labeling peripheral portion. Thus, the present invention provides a semiconductor device having an identification mark for clearly grasping the information of the chip through the naked eye or a microscope, so that errors in frequent production of the product by the metal option are caused due to the unclearness of the conventional identification mark. Problems that occur are improved.

메탈 옵션, 식별 마크, 칩 정보, 웨이퍼, 메탈 Metal Options, Identification Marks, Chip Information, Wafers, Metal

Description

식별 마크를 갖는 반도체 소자{Semiconductor device having identification mark}Semiconductor device having identification mark

도 1은 웨이퍼 상에서의 복수 개의 칩을 보인 개략도.1 is a schematic view showing a plurality of chips on a wafer.

도 2는 본 발명의 실시예에 따른 식별 마크를 갖는 칩을 보인 개략도.2 is a schematic diagram illustrating a chip having an identification mark in accordance with an embodiment of the present invention.

도 3은 도 2에서의 식별 마크의 평면도.3 is a plan view of the identification mark in FIG. 2;

도 4는 도 3에서의 절단선 A1-A2를 따라 취한 확대 단면도.4 is an enlarged cross-sectional view taken along cut line A1-A2 in FIG. 3.

도 5는 도 3에서의 절단선 B1-B2를 따라 취한 단면의 일례를 보인 확대 단면도.FIG. 5 is an enlarged cross-sectional view showing an example of a cross section taken along cut line B1-B2 in FIG. 3. FIG.

도 6은 도 3에서의 절단선 B1-B2를 따라 취한 단면의 다른 일례를 보인 확대 단면도.FIG. 6 is an enlarged cross-sectional view showing another example of a cross section taken along cut line B1-B2 in FIG. 3. FIG.

도 7은 도 3에서의 절단선 C1-C2를 따라 취한 확대 단면도.FIG. 7 is an enlarged sectional view taken along cut line C1-C2 in FIG. 3; FIG.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

100 : 식별 마크 M1 : 제1 메탈배선층100: identification mark M1: first metal wiring layer

M2 : 제2 메탈배선층 12 : 제1 라벨링 주변부M2: second metal wiring layer 12: first labeling peripheral portion

13 : 제2 라벨링 주변부 14 : 중간부13: second labeling peripheral portion 14: middle portion

본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 제품 특성에 관한 정보를 나타내는 식별 마크를 갖는 반도체 소자에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a semiconductor device having an identification mark indicating information on product characteristics.

일반적으로 반도체 소자의 출하 과정은, 웨이퍼(wafer) 상에 복수 개의 칩을 형성하는 제조 공정이 끝난 후 웨이퍼 단계에서의 테스트를 통하여 양품과 불량품을 구분하는 과정을 포함한다. 웨이퍼 단계에서의 테스트 결과, 양품인 칩은 패키징(packaging)되어 패키지 테스트(package test)가 수행된다. 패키지 테스트를 거쳐 최종 양품이 출하된다. In general, the shipment process of a semiconductor device includes a process of distinguishing good and defective products through a test at a wafer stage after a manufacturing process of forming a plurality of chips on a wafer is completed. As a result of the test at the wafer stage, a good chip is packaged and a package test is performed. The package is tested and the final product shipped.

웨이퍼 상에 복수 개의 칩들을 형성하는 제조 공정에 있어서 모든 공정이 동일한 단일 제품의 경우에는, 웨이퍼들의 구분이 별도로 필요하지는 않다. In the manufacturing process of forming a plurality of chips on a wafer, in the case of a single product in which all processes are the same, the separation of wafers is not necessary separately.

반면에, 칩의 제조 공정 중 메탈 옵션(metal option)을 통해 제품을 여러 가지로 나누는 공정에 의해 다종의 제품을 제조하는 경우(즉, 특정 공정에서 메탈 옵션을 달리함으로써, 전(pre) 공정이 동일한 경우라도 메탈 옵션을 통해 예를 들어 제품의 용량, 제품의 동작 특성 등을 다르게 할 수 있음), 웨이퍼 단계에서의 테스트시 또는 테스트 결과 분석을 위해 칩의 프로세스 Lot 번호, 웨이퍼 번호, 웨이퍼 상에서의 칩의 위치 등에 대한 정보가 요구된다. 이와 같이, 전체 공정 중 일부 공정이 동일하고 특정 공정에서 메탈 옵션 통해 다종의 제품이 구별되도록 하는 경우에는 웨이퍼들의 구분이 필수적이다.On the other hand, in the case of manufacturing a plurality of products by the process of dividing the product into various products through the metal option of the chip manufacturing process (that is, by changing the metal option in a specific process, the pre-process is In the same case, the metal option allows for different product capacities, product operating characteristics, etc.), process lot number, wafer number, and on-wafer on the wafer for testing at the wafer level or for analysis of test results. Information about the location of the chip is required. As such, the separation of wafers is essential if some of the overall processes are the same and allow multiple products to be distinguished through metal options in certain processes.

그러나, 종래의 경우 메탈 옵션을 통해 다종의 제품을 구별하고자 하는 경우에 있어서, 칩의 프로세스 Lot 번호, 웨이퍼 번호, 웨이퍼 상에서의 위치 등에 대한 정보를 포함하는 식별 마크가 불분명하여 육안 또는 마이크로스코프(microscope)를 통한 식별에 어려움이 있었다. However, in the conventional case, in the case where it is desired to distinguish a plurality of products through the metal option, an identification mark including information about a process lot number, a wafer number, a position on the wafer, and the like of the chip is unclear, so that the naked eye or the microscope ) Was difficult to identify.

또한, 그러한 식별의 어려움에 기인하여 메탈 옵션에 의한 제품 생산에 있어서 오류가 빈번하게 발생될 수 있다. 이에 따라, 육안 또는 마이크로스코프를 통해 칩의 정보를 파악할 수 있는 식별 마크가 절실히 요구된다. In addition, due to such difficulty of identification, errors may frequently occur in the production of products by the metal option. Accordingly, an identification mark that can grasp the information of the chip through the naked eye or a microscope is urgently required.

따라서, 본 발명의 목적은 상기한 종래의 문제점들을 해결하기 위한 식별 마크를 갖는 반도체 소자를 제공함에 있다.Accordingly, an object of the present invention is to provide a semiconductor device having an identification mark for solving the above-mentioned conventional problems.

본 발명의 다른 목적은 종래 메탈 옵션을 통해 다종의 제품을 구별하고자 하는 경우에 있어서 칩의 프로세스 Lot 번호, 웨이퍼 번호, 웨이퍼 상에서의 위치 등에 대한 정보를 포함하는 식별 마크가 불분명함으로 인해 육안 또는 마이크로스코프를 통한 식별의 어려움을 개선하기 위한 식별 마크를 갖는 반도체 소자를 제공함에 있다. Another object of the present invention is to visually or microscopically identify an identification mark including information on a process lot number, a wafer number, a position on a wafer, and the like of a chip, when a plurality of products are to be distinguished through conventional metal options. To provide a semiconductor device having an identification mark for improving the difficulty of identification through.

본 발명의 또 다른 목적은 식별 마크의 불분명에 기인하여 메탈 옵션에 의한 제품 생산에 있어서 오류가 빈번하게 발생되는 문제점을 개선하기 위한 식별 마크를 갖는 반도체 소자를 제공함에 있다.It is still another object of the present invention to provide a semiconductor device having an identification mark for improving a problem in which errors frequently occur in production of a product by a metal option due to the unclearness of the identification mark.

본 발명의 또 다른 목적은 육안 또는 마이크로스코프를 통해 칩의 정보를 명 확하게 파악하기 위한 식별 마크를 갖는 반도체 소자를 제공함에 있다. Still another object of the present invention is to provide a semiconductor device having an identification mark for clearly grasping information of a chip through the naked eye or a microscope.

상기 목적들을 달성하기 위해 본 발명의 일 양상에 따라 전체 공정중 특정 공정에서 메탈 옵션을 달리 취함에 의해 제품의 특성이 다르게 나타나도록 웨이퍼내의 구분된 칩에 제조되는 반도체 소자에 있어서, 상기 제품의 특성에 대한 정보를 포함하는 식별 마크를 상기 칩 내의 일부에 구비함을 특징으로 한다.In order to achieve the above objects, according to an aspect of the present invention, in the semiconductor device manufactured on a separate chip in the wafer so that the characteristics of the product appear differently by taking different metal options in a specific process of the overall process, the characteristics of the product Characterized in that it comprises an identification mark in the chip containing information about.

여기서, 상기 식별 마크는 상기 제품의 특성에 대한 정보를 나타내는 라벨링; 제1 메탈배선층과 상기 제1 메탈배선층 상부의 제2 메탈배선층 간을 절연하기 위한 절연층의 일부로서 상기 메탈 패턴부와 상기 라벨링 간이 이격되도록 하는 비제1 라벨링 주변부; 및 상기 제2 메탈배선층이 사용되어 형성되며 상기 제2 라벨링 주변부를 감싸는 형태로 패터닝된 메탈 패턴부를 구비할 수 있다.Here, the identification mark is a labeling indicating information on the characteristics of the product; A non-first labeling peripheral portion which is spaced apart from the metal pattern portion and the labeling as part of an insulating layer for insulating between the first metal wiring layer and the second metal wiring layer above the first metal wiring layer; And a metal pattern portion formed by using the second metal wiring layer and patterned to surround the second labeling peripheral portion.

또한, 상기 제품의 특성에 대한 정보는 제품명 또는 상기 칩의 인식코드를 포함할 수 있고, 상기 식별 마크는 상기 칩 내에서 패드가 형성되는 영역내에 형성될 수 있다.In addition, the information on the characteristics of the product may include a product name or the identification code of the chip, the identification mark may be formed in the area where the pad is formed in the chip.

또한, 상기 제1 메탈배선층은 상기 메탈 옵션에 사용되는 메탈배선층일 수 있다.The first metal wiring layer may be a metal wiring layer used for the metal option.

또한, 상기 식별 마크는 상기 제2 라벨링 주변부내의 상기 라벨링에 인접한 소정 영역에 형성되어 상기 라벨링과 상기 메탈 패턴부를 구별되도록 하기 위한 제1 라벨링 주변부를 더 구비할 수 있다.The identification mark may further include a first labeling periphery formed in a predetermined area adjacent to the labeling in the second labeling periphery to distinguish the labeling from the metal pattern part.

또한, 상기 제1 라벨링 주변부는 레이저에 의해 상기 제2 라벨링 주변부가 식각됨으로써 형성될 수 있다.In addition, the first labeling periphery may be formed by etching the second labeling periphery by a laser.

또한, 상기 메탈 패턴부는 상기 제2 메탈배선층이 소정의 폭으로 식각되어 형성된 중간부를 더 구비할 수 있다.The metal pattern part may further include an intermediate part formed by etching the second metal wiring layer to a predetermined width.

또한, 상기 중간부는 상기 제1 메탈배선층과 상기 제2 메탈배선층을 전기적으로 연결하기 위한 비아층일 수 있고, 상기 제1 메탈배선층과 상기 제2 메탈배선층을 절연하기 위한 절연층일 수 있다.The intermediate part may be a via layer for electrically connecting the first metal wiring layer and the second metal wiring layer, and may be an insulating layer for insulating the first metal wiring layer and the second metal wiring layer.

이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 실시예에서의 설명들은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자에게 본 발명에 대한 이해를 돕기 위한 의도로 예를 들어 도시되고 한정된 것에 불과하므로, 본 발명의 범위를 제한하는 것으로 사용되어서는 아니 될 것이다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. The descriptions in the embodiments are only shown and limited by way of example, for the purpose of helping those skilled in the art to understand the present invention, and thus used to limit the scope of the present invention. Would not be.

도 1은 웨이퍼 상에서의 복수 개의 칩을 보인 개략도이고, 도 2는 도 1에서와 같이 웨이퍼 상에서 구분된 복수 개의 칩 내에 형성되는 본 발명의 실시예에 따른 식별 마크를 갖는 하나의 칩을 보인 개략도이다.1 is a schematic diagram showing a plurality of chips on a wafer, and FIG. 2 is a schematic diagram showing one chip having an identification mark according to an embodiment of the present invention formed in a plurality of chips separated on a wafer as in FIG. 1. .

도 1 및 도 2를 참조하면, 웨이퍼(W) 내의 구분된 칩(CHIP)에 제조되는 반도체 소자들이 모든 공정이 동일 공정에 의해 제조되는 단일 제품인 경우에는 웨이퍼(W)를 구별하는 것이 별도로 필요하지 않다. 하지만, 제조 공정 중 일부 공정은 동일하지만, 메탈 옵션을 통해 제품을 여러 가지로 나누는 특정 공정에 의해 다종의 제품을 제조하는 경우에 있어서는 웨이퍼들 간의 구별이 필수적이다. 1 and 2, it is not necessary to separately distinguish the wafer W when the semiconductor devices manufactured on the separated chips CHIP in the wafer W are all single products manufactured by the same process. not. However, some of the manufacturing processes are the same, but differentiation between wafers is essential when manufacturing multiple products by a specific process of dividing the product into various products through metal options.

예를 들면, 제품의 용량, 제품의 동작 특성 등이 메탈 옵션을 통해 달라지게 되는데, 이 경우 웨이퍼 단계에서의 테스트시 또는 테스트 결과 분석을 위해 칩의 프로세스 Lot 번호, 웨이퍼 번호, 웨이퍼 상에서의 칩의 위치 등에 대한 정보가 요구된다. For example, the capacity of the product, the operating characteristics of the product, and so on, vary with the metal option, in which case the chip's process lot number, wafer number, and chip's on-wafer for testing at the wafer level or for analysis of test results. Information about location and the like is required.

하지만, 종래에는 상기와 같은 칩에 대한 정보를 나타내는 식별 마크가 칩의 내부에 형성되어져 있지 않음으로 인해, 메탈 옵션에 의한 제품 생산에 있어서의 오류가 빈번하게 발생되었다. However, conventionally, since an identification mark indicating information on the chip as described above is not formed inside the chip, an error in the production of the product by the metal option is frequently generated.

따라서, 도 2에 도시된 바와 같이 칩(CHIP) 내의 일부에 식별 마크(100)를 형성하여 육안 또는 마이크로스코프를 통한 식별을 용이하게 함으로써 상기와 같은 메탈 옵션에 의한 제품 생산에 있어서의 오류를 미연에 방지할 수 있게 된다.Accordingly, as shown in FIG. 2, an identification mark 100 is formed on a part of the chip to facilitate identification with the naked eye or through a microscope, thereby preventing errors in product production by the metal option as described above. Will be prevented.

상기 식별 마크(100)는 상기 칩(CHIP) 내의 어떠한 영역에도 형성되어질 수 있지만, 메모리 셀 어레이 영역(MCA)보다는 테스트 패드(pad) 또는 본딩 패드(bonding pad)가 형성되거나 반도체 소자의 동작에 필요한 주변 회로가 형성되는 영역(2)에 형성되는 것이 보다 바람직하다.The identification mark 100 may be formed in any area of the chip (CHIP), but a test pad or bonding pad may be formed rather than a memory cell array area MCA, or may be necessary for operation of a semiconductor device. More preferably, it is formed in the region 2 in which the peripheral circuit is formed.

도 3은 도 2에서의 식별 마크의 평면도이다.3 is a plan view of the identification mark in FIG.

도 3을 참조하면, 라벨링(10), 제2 라벨링 주변부(13) 및 메탈 패턴부(M2, 14)를 구비한다.Referring to FIG. 3, a labeling 10, a second labeling peripheral portion 13, and metal pattern portions M2 and 14 are provided.

상기 라벨링(10)은 제품명, 상기 칩의 인식코드 등의 제품의 특성에 대한 정보를 나타내는 부분으로서, ABC로 예시하여 나타내었다. 상기 라벨링(10)은 메탈 옵션에 사용되는 메탈배선층이 사용되어져 형성된다. 예를 들어 도 3에 도시된 바와 같이 제1 메탈배선층(M1)이 사용되어져 상기 라벨링(10)이 형성될 수 있다.The labeling 10 is a part indicating information on characteristics of a product, such as a product name and a recognition code of the chip, and is exemplified by ABC. The labeling 10 is formed by using a metal wiring layer used for the metal option. For example, as illustrated in FIG. 3, the first metal wiring layer M1 may be used to form the labeling 10.

상기 식별 마크(100)에는 상기 제2 라벨링 주변부(13)내의 상기 라벨링에 인접한 소정 영역에 제1 라벨링 주변부(12)가 더 형성될 수 있다.The identification mark 100 may further include a first labeling peripheral portion 12 in a predetermined area adjacent to the labeling in the second labeling peripheral portion 13.

상기 제1 라벨링 주변부(12)는 상기 라벨링(10)과 상기 메탈 패턴부(M2, 14)를 구별되도록 하여, 웨이퍼 상의 구분된 칩에서 상기 라벨링(10)이 육안 또는 마이크로스코프에 의해 더욱 선명하게 보여지도록 한다. 상기 제1 라벨링 주변부(12)는 제1 메탈배선층(M1) 상부의 절연층의 일부가 식각됨으로써 형성된다. 예를 들어, 상기 식각은 레이저로 제1 메탈배선층(M1)의 상부에 형성되어 탑 레벨에서 노출되어져 있는 절연층을 제거함에 의해 수행될 수 있다. 이는 이하에서 도 4를 참조하여 보다 상세히 설명될 것이다.The first labeling periphery 12 allows the labeling 10 to be distinguished from the metal pattern portions M2 and 14 so that the labeling 10 is more clearly visible to the naked eye or by a microscope on a separate chip on the wafer. Make it visible. The first labeling peripheral portion 12 is formed by etching a portion of the insulating layer on the first metal wiring layer M1. For example, the etching may be performed by removing an insulating layer formed on the first metal wiring layer M1 with a laser and exposed at the top level. This will be explained in more detail with reference to FIG. 4 below.

상기 제2 라벨링 주변부(13)는 절연층의 일부분으로서, 탑 레벨에서 노출된 부분 중 레이저에 의해 제거되지 않은 절연층이다. 예를 들어, 상기 식별 마크(100)가 제1 메탈배선층(M1), 절연층, 제2 메탈배선층(M2)이 순차적으로 상부에 적층되는 구조인 경우, 상기 제2 라벨링 주변부(13)는 상기 제1 메탈배선층(M1)과 상기 제2 메탈배선층(M2) 간을 절연하기 위한 절연층의 일부분이다. 상기 제2 라벨링 주변부(13)는 상기 라벨링(10)의 주위를 둘러싸는 형태로 형성되어져 상기 메탈 패턴부(M2, 14)와 상기 라벨링(10) 간이 이격되도록 한다.The second labeling periphery 13 is part of the insulating layer, which is an insulating layer which is not removed by the laser among the portions exposed at the top level. For example, when the identification mark 100 has a structure in which the first metal wiring layer M1, the insulating layer, and the second metal wiring layer M2 are sequentially stacked on top of each other, the second labeling peripheral portion 13 may be formed. A portion of an insulating layer for insulating between the first metal wiring layer M1 and the second metal wiring layer M2. The second labeling peripheral portion 13 is formed to surround the labeling 10 so as to be spaced apart from the metal pattern portions M2 and 14 and the labeling 10.

상기 메탈 패턴부(M2, 14)는 상기 제2 메탈배선층(M2)이 사용되어 형성되며 상기 제2 라벨링 주변부(13)를 감싸는 형태로 패터닝(patterning)된다. 상기 메탈 패턴부(M2, 14)를 이루는 제2 메탈배선층(M2)의 하부에는 제1 메탈배선층(M1)이 패터닝되어져 있다. 그리하여, 상기 메탈 패턴부(M2, 14)는 상기 라벨링(10), 더 나 아가 상기 제2 라벨링 주변부(13)를 감싸는 형태로 패터닝됨으로써, 칩 내에 습기나 기타 이물질이 유입되는 것을 방지하는 기능을 수행한다.The metal pattern portions M2 and 14 are formed by using the second metal wiring layer M2, and are patterned in a form surrounding the second labeling peripheral portion 13. The first metal wiring layer M1 is patterned under the second metal wiring layer M2 constituting the metal pattern portions M2 and 14. Thus, the metal pattern portions M2 and 14 are patterned to surround the labeling 10 and, further, the second labeling peripheral portion 13, thereby preventing moisture or other foreign matter from entering the chip. To perform.

상기 메탈 패턴부(M2, 14) 중 중간부(14)는 상기 제2 메탈배선층이 소정의 폭으로 식각되어 띠형태(평면적으로 볼 경우) 또는 댐형태(입체적으로 볼 경우)로 형성되어진 부분이다. 상기 중간부(14)는 상기 제2 메탈배선층(M2)이 식각됨으로써 형성된다. 결과적으로, 평면도 상에서 상기 제2 메탈배선층(M2), 중간부(14), 상기 제2 메탈배선층(M2)가 보여지게 된다. 그리하여, 상기 중간부(14)는 상기 메탈 패턴부(M2, 14)가 수행하는 역할인 칩 내로의 습기나 기타 이물질 유입 방지를 더욱 충실히 수행할 수 있게 하는 스폰지(sponge) 역할을 한다. The middle portion 14 of the metal pattern portions M2 and 14 is a portion in which the second metal wiring layer is etched to a predetermined width and formed in a band shape (when viewed in plan) or a dam shape (when viewed in three dimensions). . The intermediate portion 14 is formed by etching the second metal wiring layer M2. As a result, the second metal wiring layer M2, the middle part 14, and the second metal wiring layer M2 are shown in plan view. Thus, the intermediate portion 14 serves as a sponge to more faithfully prevent the inflow of moisture or other foreign matter into the chip, which the metal pattern portions M2 and 14 perform.

도 3에서 제1 메탈배선층(M1)이 보여지게 도시한 것은 제2 메탈배선층(M2)의 하부에 상기 제1 메탈배선층(M1)이 적층되어 있음을 나타내기 위함이고, 평면도 상에서 상기 제1 메탈배선층(M1)은 나타나지 않을 수도 있다. In FIG. 3, the first metal wiring layer M1 is shown to show that the first metal wiring layer M1 is stacked below the second metal wiring layer M2, and the first metal on the plan view. The wiring layer M1 may not appear.

상기 중간부(14)는 필요에 따라 상기 제1 메탈배선층(M1)에 의해 형성되는 배선 라인과 상기 제2 메탈배선층(M2)에 의해 형성되는 배선 라인을 전기적으로 연결하기 위한 비아층(VIA)일 수 있다.The intermediate part 14 may include a via layer VIA for electrically connecting the wiring line formed by the first metal wiring layer M1 and the wiring line formed by the second metal wiring layer M2, as necessary. Can be.

또한, 상기 비아층(VIA)이 상기 제1 메탈배선층(M1)과 상기 제2 메탈배선층(M2)의 사이에 형성되지 않는 경우에는 상기 중간부(14)는 절연층일 수도 있다.In addition, when the via layer VIA is not formed between the first metal wiring layer M1 and the second metal wiring layer M2, the intermediate portion 14 may be an insulating layer.

상기 중간부(14)에 대하여는 이하의 도 4의 설명에 뒤따르는 도 5의 설명에서 보다 상세히 설명된다.The intermediate portion 14 is described in more detail in the description of FIG. 5 following the description of FIG. 4 below.

도 4는 도 3에서의 절단선 A1-A2를 따라 취한 확대 단면도이다.4 is an enlarged cross-sectional view taken along cut lines A 1 -A 2 in FIG. 3.

도 4를 참조하면, 제1 메탈배선층(M1)에 의한 패턴, 제2 라벨링 주변부(13), 제1 라벨링 주변부(12), 라벨링(10) 및 제2 메탈 배선층(M2)에 의한 패턴이 도시되어 있다. 상기 제1 메탈배선층(M1) 이하의 적층 구조는 본 발명과 밀접하게 관련된 부분이 아니므로 생략하였다. 이는 이하의 도 5 내지 도 7의 경우에도 마찬가지이다.Referring to FIG. 4, the pattern by the first metal wiring layer M1, the second labeling peripheral portion 13, the first labeling peripheral portion 12, the labeling 10, and the second metal wiring layer M2 are illustrated. It is. The stacked structure of the first metal wiring layer M1 or less is not closely related to the present invention and thus is omitted. This is also the case in the following FIGS. 5 to 7.

먼저, 상기 제1 메탈배선층(M1)이 사용되어 소정의 패턴이 만들어지고, 제품명, 칩의 인식코드 등의 칩에 관한 정보를 포함하는 상기 라벨링(10)도 상기 제1 메탈배선층(M1)이 사용되어져 형성된다.First, the first metal wiring layer M1 is used to form a predetermined pattern, and the labeling 10 including information about a chip, such as a product name and a recognition code of a chip, also includes the first metal wiring layer M1. It is used and formed.

다음으로, 상기 제1 메탈배선층(M1)의 상부에 절연층이 형성된다. 그리고, 상기 절연층의 상부에 제2 메탈배선층(M2)이 증착되어진 후 패터닝된다. 패터닝 결과, 상기 라벨링(10)의 상부에 위치하고 노출된 절연층 중 일부는 제2 라벨링 주변부(13)를 이루고, 상기 절연층의 일부는 레이저에 의해 제거되어 제1 라벨링 주변부(12)를 이룬다. 그리하여, 상기 제1 라벨링 주변부(12)는 상기 라벨링(10)이 육안 또는 마이크로스코프에 의해 보다 분명하게 식별될 수 있도록 한다.Next, an insulating layer is formed on the first metal wiring layer M1. The second metal wiring layer M2 is deposited on the insulating layer and then patterned. As a result of the patterning, a portion of the insulating layer located above and exposed on the labeling 10 forms a second labeling periphery 13, and a portion of the insulating layer is removed by a laser to form the first labeling periphery 12. Thus, the first labeling periphery 12 allows the labeling 10 to be more clearly identified by the naked eye or by a microscope.

도 5는 도 3에서의 절단선 B1-B2를 따라 취한 단면의 일례를 보인 확대 단면도이다.FIG. 5 is an enlarged cross-sectional view showing an example of a cross section taken along cut line B1-B2 in FIG. 3.

도 5를 참조하면, 제1 메탈배선층(M1), 제2 메탈배선층(M2) 및 중간부(14)가 나타나 있다. 먼저, 제1 메탈배선층(M1)에 의해 패턴이 형성되어진 후, 상기 제1 메탈배선층(M1)의 상부에 절연층이 형성된다. 다음으로, 상기 절연층의 상부에 제2 메탈배선층(M2)이 증착되고 패터닝된다. 상기 제2 메탈배선층(M2)이 식각된 부분이 면서 상기 절연층이 노출된 부분은 중간부(14)이다. 상기 중간부(14)는 앞서 설명한 바와 같이 절연층일 수도 있고, 비아층일 수도 있다.Referring to FIG. 5, a first metal wiring layer M1, a second metal wiring layer M2, and an intermediate portion 14 are shown. First, after the pattern is formed by the first metal wiring layer M1, an insulating layer is formed on the first metal wiring layer M1. Next, a second metal wiring layer M2 is deposited and patterned on the insulating layer. The portion where the second metal wiring layer M2 is etched and the insulating layer is exposed is the middle portion 14. As described above, the intermediate portion 14 may be an insulating layer or a via layer.

도 6은 도 3에서의 절단선 B1-B2를 따라 취한 단면의 다른 일례를 보인 확대 단면도이다.FIG. 6 is an enlarged cross-sectional view showing another example of a cross section taken along cut lines B1-B2 in FIG. 3.

도 6을 참조하면, 제1 메탈배선층(M1)에 의한 패턴만 다르고 그 이외의 나머지 부분은 동일하다. 즉, 식별 마크(100)에 있어서, 제1 메탈배선층(M1)에 의한 패턴이 도 5에서의 형태뿐만이 아니라 다양하게 형성될 수 있음을 보여주고 있다.Referring to FIG. 6, only the pattern by the first metal wiring layer M1 is different, and the remaining parts other than the same are the same. That is, in the identification mark 100, the pattern by the first metal wiring layer M1 may be formed in various ways as well as in FIG. 5.

도 7은 도 3에서의 절단선 C1-C2를 따라 취한 확대 단면도이다.FIG. 7 is an enlarged cross-sectional view taken along cut line C 1 -C 2 in FIG. 3.

도 7에 도시된 단면은 도 5 및 도 6에 도시된 단면들이 합쳐진 상태로 볼 수 있다. 앞서 설명된 바와 같이, M1은 제1 메탈배선층이고, M2는 제2 메탈 배선층이다. 그리고, 13, 14는 각각 제2 라벨링 주변부, 중간부로 되는 절연층이며, 12는 제1 라벨링 주변부이다. 제1, 2 메탈배선층, 제1, 2 라벨링 주변부, 중간부 각각에 대해서는 앞서 도 5 및 도 6을 참조하여 이미 설명된 바와 같으므로 중복되는 설명은 생략한다.7 may be viewed in a state in which the cross sections illustrated in FIGS. 5 and 6 are combined. As described above, M1 is a first metal wiring layer and M2 is a second metal wiring layer. In addition, 13 and 14 are insulating layers which become a 2nd labeling peripheral part and an intermediate part, respectively, and 12 is a 1st labeling peripheral part. Each of the first and second metal wiring layers, the first and second labeling peripheries, and the middle part is the same as described above with reference to FIGS. 5 and 6, and thus redundant descriptions thereof will be omitted.

상술한 바와 같이, 본 발명은 전체 공정중 일부 공정을 동일 공정으로 진행하고 나머지 후공정 중의 특정 공정에서 메탈 옵션을 달리 취함에 의해 제품의 특성이 서로 다르게 나타나는 반도체 소자들을 웨이퍼내의 구분된 칩에 제조하는 경우에, 상기 반도체 소자가 완성될 시의 상기 특성을 결정하는 제품정보에 대한 식별 마크를 상기 칩 내의 일부에 형성한다. As described above, the present invention manufactures semiconductor devices in which the characteristics of the products are different from each other in the wafer by performing some processes in the entire process in the same process and taking different metal options in a specific process in the subsequent processes. In this case, an identification mark for product information for determining the characteristic when the semiconductor element is completed is formed in a part of the chip.

그리하여, 칩 내에 형성된 식별 마크를 육안 또는 마이크로스코프로 칩의 정 보를 명확하게 파악함으로써, 종래에 문제시 되었던 식별 마크의 불분명에 기인한 메탈 옵션에 의한 제품 생산의 오류를 감소시킬 수 있게 된다. Thus, by clearly identifying the information of the chip with the naked eye or the microscope with the identification mark formed in the chip, it is possible to reduce the error in the production of the product by the metal option due to the unclearness of the identification mark which has been a problem in the past.

본 발명에 따른 식별 마크를 갖는 반도체 소자는 상기 실시예에 한정되지 않고, 본 발명의 기본 원리를 벗어나지 않는 범위에서 다양하게 설계되고, 응용될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자에게는 자명한 사실이라 할 것이다.The semiconductor device having the identification mark according to the present invention is not limited to the above embodiment, and can be variously designed and applied within the scope without departing from the basic principles of the present invention. It is obvious to those who have it.

상술한 바와 같이 본 발명은 개선된 식별 마크를 갖는 반도체 소자를 제공함으로써, 종래 메탈 옵션을 통해 다종의 제품을 구별하고자 하는 경우에 있어서 칩의 프로세스 Lot 번호, 웨이퍼 번호, 웨이퍼 상에서의 위치 등에 대한 정보를 포함하는 식별 마크가 불분명함으로 인해 육안 또는 마이크로스코프(microscope)를 통한 식별이 어려운 문제점을 감소 또는 최소화하는 효과를 갖는다. As described above, the present invention provides a semiconductor device having an improved identification mark, and thus, information on a process lot number, a wafer number, a position on a wafer, etc. of a chip in a case where a variety of products are to be distinguished through conventional metal options. Due to the unclear identification mark, including, has the effect of reducing or minimizing the problem of difficult identification with the naked eye or through a microscope (microscope).

또한, 본 발명은 육안 또는 마이크로스코프를 통해 칩의 정보를 명확하게 파악하기 위한 식별 마크를 갖는 반도체 소자를 제공함으로써, 종래 식별 마크의 불분명에 기인하여 메탈 옵션에 의한 제품 생산에 있어서 오류가 빈번하게 발생되는 문제점을 개선하는 효과를 갖는다.In addition, the present invention provides a semiconductor device having an identification mark for clearly grasping the information of the chip through the naked eye or a microscope, so that errors frequently occur in the production of the product by the metal option due to the unclearness of the conventional identification mark. It has the effect of improving the problem that occurs.

Claims (10)

전체 공정중 특정 공정에서 메탈 옵션을 달리 취함에 의해 제품의 특성이 다르게 나타나도록 웨이퍼내의 구분된 칩에 제조되는 반도체 소자에 있어서:In a semiconductor device fabricated on a separate chip in a wafer so that product characteristics are different by taking different metal options in certain processes of the whole process: 상기 제품의 특성에 대한 정보를 포함하는 식별 마크를 상기 칩 내의 일부에 구비함을 특징으로 하는 반도체 소자.And an identification mark in the chip, the identification mark including information on characteristics of the product. 제1항에 있어서, 상기 식별 마크는, The method of claim 1, wherein the identification mark, 상기 제품의 특성에 대한 정보를 나타내는 라벨링;Labeling indicating information about a property of the product; 제1 메탈배선층과 상기 제1 메탈배선층 상부의 제2 메탈배선층 간을 절연하기 위한 절연층의 일부로서 상기 메탈 패턴부와 상기 라벨링 간이 이격되도록 하는 제2 라벨링 주변부; 및A second labeling peripheral portion which is spaced apart from the metal pattern portion and the labeling as part of an insulating layer for insulating between the first metal wiring layer and the second metal wiring layer on the first metal wiring layer; And 상기 제2 메탈배선층이 사용되어 형성되며 상기 제2 라벨링 주변부를 감싸는 형태로 패터닝된 메탈 패턴부를 구비함을 특징으로 하는 반도체 소자.And a metal pattern portion formed by using the second metal wiring layer and patterned to surround the second labeling peripheral portion. 제2항에 있어서,The method of claim 2, 상기 제품의 특성에 대한 정보는 제품명 또는 상기 칩의 인식코드를 포함함을 특징으로 하는 반도체 소자.And the information on the characteristic of the product includes a product name or an identification code of the chip. 제2항에 있어서,The method of claim 2, 상기 식별 마크는 상기 칩 내에서 패드가 형성되는 영역내에 형성됨을 특징으로 하는 반도체 소자.And said identification mark is formed in a region where pads are formed in said chip. 제2항에 있어서,The method of claim 2, 상기 제1 메탈배선층은 상기 메탈 옵션에 사용됨을 특징으로 하는 반도체 소자.And the first metal wiring layer is used in the metal option. 제2항에 있어서,The method of claim 2, 상기 식별 마크는 상기 제2 라벨링 주변부내의 상기 라벨링에 인접한 소정 영역에 형성되어 상기 라벨링과 상기 메탈 패턴부를 구별되도록 하기 위한 제1 라벨링 주변부를 더 구비함을 특징으로 하는 반도체 소자.And the identification mark further comprises a first labeling periphery formed in a predetermined area adjacent the labeling in the second labeling periphery to distinguish the labeling from the metal pattern portion. 제2항에 있어서,The method of claim 2, 상기 제1 라벨링 주변부는 레이저에 의해 상기 제2 라벨링 주변부의 일부가 식각됨으로써 형성됨을 특징으로 하는 반도체 소자.And the first labeling periphery is formed by etching a portion of the second labeling periphery by a laser. 제2항에 있어서,The method of claim 2, 상기 메탈 패턴부는 상기 제2 메탈배선층이 소정의 폭으로 식각되어 형성된 중간부를 더 구비함을 특징으로 하는 반도체 소자.The metal pattern part further comprises an intermediate part formed by etching the second metal wiring layer to a predetermined width. 제8항에 있어서,The method of claim 8, 상기 중간부는 상기 제1 메탈배선층과 상기 제2 메탈배선층을 전기적으로 연결하기 위한 비아층임을 특징으로 하는 반도체 소자.The intermediate part is a semiconductor device, characterized in that the via layer for electrically connecting the first metal wiring layer and the second metal wiring layer. 제8항에 있어서,The method of claim 8, 상기 중간부는 상기 제1 메탈배선층과 상기 제2 메탈배선층을 절연하기 위한 절연층임을 특징으로 하는 반도체 소자.And the intermediate part is an insulating layer for insulating the first metal wiring layer and the second metal wiring layer.
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