KR20070048608A - 플라즈마 디스플레이 장치 - Google Patents

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Abstract

서스테인 기간에 있어서 복수의 서브필드 각각에 대해 미리 정해진 횟수만큼 플라즈마 디스플레이 패널의 행전극쌍을 구성하는 행전극 간에 상승 기간을 갖는 서스테인 펄스를 인가하고, 상기 서스테인 펄스의 상승 기간의 길이를 플라즈마 디스플레이 패널의 누적 발광 시간 또는 누적 사용 시간에 따라 설정하는 플라즈마 디스플레이장치.
서스테인 기간, 서브필드, 플라즈마 디스플레이 패널, 행전극, 열전극, 서스테인 펄스, 플라즈마 디스플레이 장치.

Description

플라즈마 디스플레이 장치{PLASMA DISPLAY DEVICE}
도1은 본 발명에 의한 플라즈마 디스플레이 장치의 개략 구성을 나타내는 도면이다.
도2는 도1의 장치의 표시면 측에서 본 PDP의 내부 구조를 모식적으로 나타내는 정면도이다.
도3은 도2에 나타낸 V3-V3선상에서의 단면을 나타내는 도면이다.
도4는 도2에 나타낸 W2-W2선상에서의 단면을 나타내는 도면이다.
도5는 입방체의 다중 결정 구조를 갖는 산화 마그네슘 단결정체를 나타내는 도면이다.
도6은 입방체의 다중 결정 구조를 갖는 산화 마그네슘 단결정체를 나타내는 도면이다.
도7은 산화 마그네슘 단결정체 분말을 유전체층 및 높게 되어 있는 유전체층의 표면에 부착시켜 산화 마그네슘층을 형성시킨 경우의 형태를 나타내는 도면이다.
도8은 플라즈마 디스플레이 장치에 채용되는 발광 구동 시퀀스의 일 예를 나타내는 도면이다.
도9는 플라즈마 디스플레이 장치의 발광 패턴을 나타내는 도면이다.
도10은 도8에 나타낸 발광 구동 시퀀스에 따라서 PDP에 인가되는 각종 구동펄스와 그 인가 타이밍을 나타내는 도면이다.
도11은 산화 마그네슘 단결정체 분말의 입경과 CL 발광 파장과의 관계를 시 그래프이다.
도12는 산화 마그네슘 단결정체 분말의 입경과 235nm의 CL 발광 강도와의 관계를 나타내는 그래프이다.
도13은 표시 셀 내에 산화 마그네슘층을 제공하지 않은 경우의 방전 확률, 종래의 증착법에 의해 산화 마그네슘층을 구축한 경우의 방전 확률, 다중 결정구조의 산화 마그네슘층을 구축한 경우의 방전 확률을 각각 나타내는 도면이다.
도14는 235nm 피크의 CL 발광 강도와 방전 지연 시간과의 대응 관계를 나타내는 도면이다.
도15는 도1의 장치 중의 X행 전극 구동 회로 및 Y행 전극 구동 회로의 구체적 구성을 나타내는 회로도이다.
도16은 도15의 구동 회로의 스위칭 동작 및 각 전극의 전압 파형을 나타내는 도면이다.
도17A 및 도17B는 서스테인 펄스의 구체적인 파형 및 스위칭 동작을 나타내는 도면이다.
도18A 및 도18B는 서스테인 펄스의 클램프 타이밍을 지연시키지 않은 경우에 있어서 번인(burn-in) 전후의 서스테인 펄스, 방전 강도 및 방전 타이밍을 나타내는 파형도이다.
도19A∼도19C는 서스테인 펄스의 클램프 타이밍을 지연시키지 않은 경우와 비교하여 클램프 타이밍을 지연시킨 경우의 서스테인 펄스, 방전 강도 및 방전 타이밍을 나타내는 파형도이다.
도20은 본 발명에 의한 플라즈마 디스플레이 장치의 개략 구성을 나타내는 도면이다.
본 발명은 플라즈마 디스플레이 패널을 사용한 플라즈마 디스플레이 장치에
관한 것이다.
현재, 박형 표시 장치로서, AC형(교류 방전형)의 플라즈마 디스플레이 패널이 제품화되고 있다. 플라즈마 디스플레이 패널 내에는, 2장의 기판, 즉 전면 글래스 기판 및 배면 글래스 기판이 소정 간극을 통해 대향 배치되어 있다. 표시면으로서의 상기 전면 글래스 기판의 내면(배면 글래스 기판과 대향하는 면)에는, 서로 쌍을 이루어 평행하게 신장하는 행전극쌍의 복수가 서스테인 전극쌍으로서 형성되어 있다. 배면 글래스 기판에는, 행전극쌍과 교차하도록 복수의 열전극이 어드레스 전극으로서 신장 형성되고, 또한 형광체가 도포되어 있다. 상기 표시면측에서 본 경우, 행전극쌍과 열전극의 교차부에, 화소에 대응한 표시 셀이 형성되어 있다. 이와 같은 플라즈마 디스플레이 패널에 대해, 입력 영상신호에 대응한 중간조의 표시 휘도를 얻도록, 서브필드법을 사용한 계조구동을 실시한다.
서브필드법에 기초한 계조 구동에서는, 발광을 실시하기 위한 횟수(또는 기간)가 각각에 할당되어 있는 복수의 서브필드 각각에 있어서, 1 필드분의 영상 신호에 대한 표시 구동을 실시한다. 각 서브필드에서는, 어드레스 행정과, 서스테인행정을 순차적으로 실행한다. 어드레스 행정에서는, 입력 영상 신호에 따라, 선택적으로 각 표시 셀 내의 행전극 및 열전극 간에 선택 방전을 야기시켜 소정량의 벽 전하를 형성(또는 소거) 시킨다. 서스테인 행정에서는, 소정량의 벽전하가 형성되어 있는 표시 셀만을 반복적으로 방전시키고 그 방전에 수반하는 발광 상태를 유지 한다. 또한, 적어도 선두의 서브필드에 있어서 상기 어드레스 행정에 앞서, 초기화 행정을 실행한다. 이 초기화 행정에서는, 모든 표시 셀 내에 있어서, 쌍으로 된 행전극 간에 리셋 방전을 일으킴으로써 전체 표시 셀 내에 잔류하는 벽전하의 양을 초기화하는 초기화 행정을 실행한다.
서스테인 행정에 있어서, 많은 표시 셀이 발광 상태로 설정되어 있는 경우에, 서스테인 펄스의 인가에 의해 방전이 다수의 셀에서 거의 동시에 일어나면, 순간적으로 다량의 전류가 흘러, 서스테인 펄스의 전압 파형에 왜곡이 생긴다. 그 결과, 방전 개시 타이밍의 미묘한 어긋남에 따라 각 표시 셀에 있어서, 방전시에 인가되는 전압치가 다르고, 방전 강도에 불균일이 생겨 표시 품질이 악화될 우려가 있었다.
또한, 이러한 플라즈마 디스플레이 패널에 있어서는, 방전 가스 중의 크세논
가스의 비율을 높이면 발광 효율은 향상하지만, 서스테인 행정에 있어서의 유지 방전 전압이 상승하여 휘도 잔상이 악화될 우려가 있었다.
본 발명의 목적은, 표시 셀 각각의 방전 강도의 불균일을 방지하면서 휘도 잔상의 악화를 방지할 수 있는 플라즈마 디스플레이 장치 및 구동방법을 제공하는 것이다.
본 발명의 플라즈마 디스플레이 장치는, 복수의 행전극쌍과, 상기 행전극쌍 의 각각에 교차하여 배열되고 각 교차부에서 표시 셀을 형성하는 복수의 열전극을 구비한 플라즈마 디스플레이 패널에 대해 입력 영상 신호의 1 필드의 표시 기간을 어드레스 기간과 서스테인 기간으로 이루어지는 복수의 서브필드로 구성하여 화상 표시를 행하는 플라즈마 디스플레이 장치에 있어서, 상기 어드레스 기간에 있어서,상기 영상 신호에 기초한 화소 데이터에 따라 상기 표시 셀 각각에 선택적으로 어드레스 방전을 야기시키는 어드레스 수단과, 상기 서스테인 기간에 있어서, 상기 복수의 서브필드 각각에 대해 미리 정해진 횟수만큼 상기 행 전극쌍을 구성하는 행전극간에, 상승 기간을 갖는 서스테인 펄스을 인가하는 서스테인 수단을 구비하고, 상기서스테인 수단은, 상기 서스테인 펄스의 상승 기간의 길이를 누적 발광 시간 또는 누적 사용 시간에 따라 설정하는 것을 특징으로 하고 있다.
상기 본 발명의 플라즈마 디스플레이 장치 및 구동 방법에 있어서는, 서스테인 기간에 행전극 간에 인가되는 서스테인 펄스의 상승 기간의 길이가 누적 발광 시간 또는 누적 사용 시간에 따라 변경된다. 이에 의해 표시 셀 각각의 방전 강도의 불균일을 방지하면서 휘도 잔상의 악화를 방지할 수 있다.
본 발명의 플라즈마 디스플레이 장치는, 복수의 행전극쌍과, 상기 행 전극쌍의 각각에 교차하여 배열되어 각 교차부에서 표시 셀을 형성하는 복수의 열전극을 구비한하는 플라즈마 디스플레이 패널에 대해 입력 영상 신호의 1 필드의 표시 기간을 어드레스 기간과 서스테인 기간으로 이루어지는 복수의 서브필드로 구성하여 화상표시를 행하는 플라즈마 디스플레이 장치에 있어서, 상기 어드레스기간에 있어서, 상기 영상 신호에 기초한 화소 데이터에 따라 상기 표시 셀 각각에 선택적으로 어드레스 방전을 야기시키는 어드레스 수단과, 상기 서스테인 기간에 있어서, 상기 복수의 서브필드 각각에서 정해진 횟수만큼 상기 행 전극쌍을 구성하는 행전극 간에, 상승 기간을 갖는 서스테인 펄스을 인가하는 서스테인 수단을 구비하고, 상기서스테인 수단은, 상기 서스테인 펄스의 상승 기간의 길이를 플라즈마 디스플레이 패널의 온도에 따라 설정하는 것을 특징으로 하고 있다.
상기 본 발명의 플라즈마 디스플레이 장치 및 구동방법에 있어서는, 서스테인 기간에 행전극 간에 인가되는 서스테인 펄스의 상승 기간의 길이가 플라즈마 디스플레이 패널의 온도에 따라 변경된다. 이에 의해, 표시 셀 각각의 방전 강도의 불균일을 방지하면서 휘도 잔상의 악화를 방지할 수 있다.
이하, 본 발명의 실시예를 도면을 참조하여 상세히 설명한다.
도1은, 본 발명에 의한 플라즈마 디스플레이 장치의 개략 구성을 나타내는 도면이다.
도1에 나타낸 바와 같이, 상기 플라즈마 디스플레이 장치는, 플라즈마 디스플레이 패널로서의 PDP(50), X행 전극 구동 회로(51), Y행 전극 구동 회로 전극 구동 회로(55), 구동 제어 회로(56) 및 누적발광시간 측정회로(57)로 구성된다.
PDP(50)에는, 2차원 표시 화면의 종방향(수직 방향)으로 각각 신장되어 배열된 열 전극 D1∼Dm, 횡방향(수평 방향)으로 각각 신장되어 배열된 행전극 X1∼Xn 및 행전극 Y1∼Yn이 형성되어 있다. 이때, 서로 인접하는 것들의 쌍을 이루는 행전극 쌍(Y1, X1), (Y2, X2), (Y3, X3), ‥‥, (Yn, Xn)이 각각, PDP(50)에 있어서의 제1 표시 라인∼제n 표시 라인을 담당한다. 각 표시 라인과 열전극 D1∼Dm 각각의 각 교차부(도1의 일점쇄선으로 둘러싸인 영역)에는, 화소를 담당하는 표시 셀 PC가 형성 되어 있다. 즉, PDP(50)에는, 제1 표시 라인에 속하는 표시 셀 PC1 ,1∼PC1 ,m, 제2 표시 라인에 속하는 표시 셀 PC2 ,1∼PC2 ,m, ‥‥. 제n 표시 라인에 속하는 표시 셀 PCn,1∼PCn ,m의 각각이 매트릭스 형태로 배열되어 있다.
PDP(50)의 열전극 D1∼Dm 각각은 열전극 구동 회로(55)에 접속되고, 행전극 X1∼Xn 각각은 X행 전극 구동 회로(51)에 접속되고, 행전극 Y1∼Yn 각각은 Y행 전극 구동회로(53)에 접속되어 있다.
도2는, 표시면 측에서 본 PDP(50)의 내부 구조를 개략적으로 나타낸 정면도이다. 도2에 있어서는, PDP(50)의 열전극 D1∼D3의 각각과, 제1 표시 라인(Y1, X1) 및 제2 표시 라인(Y2, X2)과의 각 교차부를 발췌하여 나타낸 것이다.
도3은, 도2의 V3-V3선에 있어서의 PDP(50)의 단면을 나타내는 도면이고, 도4는, 도2의 W2-W2선에 있어서의 PDP(50)의 단면을 나타내는 도면이다.
도2에 나타낸 바와 같이, 각 행전극 X는, 2차원 표시 화면의 수평 방향으로 신장하는 버스 전극 Xb(본체부)와, 이 버스 전극 Xb상의 각 표시 셀 PC에 대응한 위치에 각각 접촉하여 제공된 T자형의 투명 전극 Xa(돌출부)로 구성된다. 각 행전 극 Y는, 2차원 표시 화면의 수평 방향으로 신장하는 버스 전극 Yb와, 이 버스 전극 Yb상의 각 표시 셀 PC에 대응한 위치에 각각 접촉하여 제공된 T자형의 투명 전극 Ya로 구성된다. 투명 전극 Xa 및 Ya는 소정 길이를 갖는 방전 갭 g1을 통해 서로 대향한다. 상기 투명 전극 Xa 및 Ya는 예를 들면 ITO 등의 투명 도전막으로 형성되고, 버스 전극 Xb 및 Yb는 예를 들면 금속막으로 이루어진다. 투명 전극 Xa 및 버스 전극 Xb로 이루어지는 행전극 X와, 투명 전극 Ya 및 버스 전극 Yb로 이루어지는 행전극 Y는, 도3에 나타낸 바와 같이, 그 전면측이 PDP(50)의 표시면으로 되는 전면 투명 기판(10)의 배면 측에 형성되어 있다. 이때, 각 행전극쌍(X,Y)에 있어서의 투명 전극 Xa 및 Ya는, 서로 쌍으로 되는 상대방의 행전극 측으로 신장하고 있고, 각각 방전 갭 g1 근방의 광폭부 및 상기 광폭부와 버스 전극을 접속하는 협폭부를 갖는다. 상기 투명 전극 Xa 및 Ya의 광폭부의 평탄한 상부들은 방전갭 g를 통해 대향한다. 또한, 전면 투명 기판(10)의 배면측에는, 1쌍의 행전극쌍(X1, Y1)과 이 행전극쌍에 인접하는 행전극쌍(X2, Y2) 사이에, 2차원 표시 화면의 수평 방향으로 신장하는 흑색 또는 암색의 광흡수층(차광층)(11)이 형성되어 있다. 또한, 전면 투명 기판(10)의 배면 측에는, 행전극쌍(X,Y)을 피복하도록 유전체층(12)이 형성되어 있다. 상기 유전체층(12)의 배면측(행전극쌍이 접촉하는 면과는 반대측의 면)에는,도3에 나타낸 바와 같이, 광흡수층(11)과 이 광흡수층(11)에 인접하는 버스 전극 Xb 및 Yb가 형성되어 있는 영역에 대응한 부분에, 높게 되어 있는 유전체층(12A)이 형성되어 있다. 이 유전체층(12) 및 확장된 유전체층(12A)의 표면 상에는, 후술하는 바와 같은 기상법 산화 마그네슘(MgO) 단결정체 분말을 포함하는 산화 마그네슘층(13)이 형성되어 있다.
한편, 전면 투명 기판(10)과 평행하게 배치된 배면 기판(14) 상에는, 열전극 D의 각각이, 각 행전극쌍(X, Y)에 있어서의 투명 전극 Xa 및 Ya에 대행하는 위치에 있어서 행전극쌍(X, Y)과 직교하는 방향으로 신장하여 형성되어 있다. 배면 기판(14) 상에는, 다시, 열전극 D를 피복하는 백색의 열전극 보호층(15)이 형성되어 있다. 상기 열전극 보호층(15) 상에는 격벽(16)이 형성되어 있다. 격벽(16)은, 각 행전극쌍(X, Y)의 버스 전극 Xb 및 Yb에 대응한 위치에 있어서 각각 2차원 표시 화면의 횡방향으로 신장하고 있는 횡벽(16A)과, 서로 인접하는 열전극 D 사이의 각 중간 위치에 있어서 2차원 표시 화면의 종방향으로 신장하고 있는 종벽(16B)에 의해 사다리형으로 형성되어 있다. 또한, PDP(50)의 각 표시 라인마다, 도2에 나타낸 바와 같은 사다리형의 격벽(16)이 각각 형성되어 있고, 서로 인접하는 격벽(16) 사이에는, 도2에 나타낸 바와 같은 간극 S1이 존재한다. 또한, 사다리형의 격벽(16)에 의해, 각각 독립된 방전 공간 S, 투명 전극 Xa 및 Ya를 포함하는 표시 셀 PC가 구획되어 있다. 방전 공간 S 내에는, 크세논 가스를 10 체적% 이상 포함하는 방전 가스가 봉입되어 있다.
각 표시 셀 PC 내에 있어서의 횡벽(16A)의 측면, 종벽(16B)의 측면, 및 열전극보호층(15)의 표면에는, 도3에 나타낸 바와 같이 이들 면을 모두 덮도록 형광체층(17)이 형성되어 있다. 이 형광체층(17)은, 실제로는, 적색 발광을 행하는 형광체, 녹색 발광을 행하는 형광체, 및 청색 발광을 행하는 형광체의 3종류로 이루어 진다. 각 표시 셀 PC의 방전 공간 S와 간극 S1 사이에는, 도3에 나타낸 바와 같이 산화 마그네슘층(13)이 횡벽(16A)에 당접됨에 따라 서로 폐쇄되어 있다. 한편, 도4에 도시된 바와 같이, 종벽(16B)은 산화 마그네슘층(13)에 당접하지 않기 때문에,그 사이에 간극 r1이 존재한다. 즉, 2차원 표시 화면의 횡방향에 있어서 서로 인접하는 표시 셀 PC 각각의 방전 공간 S는, 이 간극 r1을 통해 서로 연통하고 있는 것이다.
여기에서, 상기 산화 마그네슘층(13)을 형성하는 산화 마그네슘 결정체는, 마그네슘을 가열하여 발생하는 마그네슘 증기를 기상 산화시켜 얻어지는 단결정체, 예를 들면 전자선의 조사에 의해 여기되어 파장 대역 200∼300nm 내(특히, 230∼250nm 내의 235nm 부근)에 피크를 갖는 CL 발광을 행하는 기상법 산화 마그네슘 결정체를 포함하고 있다. 이 기상법 산화 마그네슘 결정체에는, 도5의 SEM 사진상에 나타낸 바와 같은 입방체의 결정체가 서로 감입된 다중 결정 구조, 또는 도6의 SEM사진에 나타낸 바와 같은 입방체의 단결정 구조를 가진, 2000 옹스트롬 이상의 입경의 마그네슘 단결정체가 포함되어 있다. 이와 같은 마그네슘 단결정체는, 다른 방법에 의해 생성된 산화 마그네슘과 비교하면 고순도인 동시에 미립자이고, 입자의 응집이 적은 등의 특징을 갖고 있고, 후술하는 바와 같이 방전 지연 등의 방전 특성의 개선에 기여한다. 또한, 본 실시예에 있어서는, BET법에 의해 측정한 평균 입경이 500 옹스트롬 이상, 바람직하게는 2000 옹스트롬 이상의 기상 산화 마그네슘 단결정체를 사용하고 있다. 그리고, 이와 같은 산화 마그네슘 단결정체를, 스프레이법이나 정전 도포법 등에 의해 도7에 나타낸 바와 같이 유전체층(12)의 표면에 부착시킴으로써 산화 마그네슘층(13)을 형성시키는 것이다. 또한, 유전체층(12) 및 확장되어 있는 유전체층(12A)의 표면에 증착 또는 스퍼터링에 의해 박막 산화 마그네슘층을 형성하고, 그 위에 기상법 산화 마그네슘 단결정체를 부착시켜 산화마그네슘층(13)을 형성하도록 해도 좋다.
구동 제어 회로(56)는, 상기 구조를 갖는 PDP(50)를 도8에 나타낸 바와 같은 서브필드법(서브 프레임법)을 채용한 발광 구동 시퀀스에 따라 구동시키기 위한 각종 제어 신호를 X행 전극 구동 회로(51), Y행 전극 구동 회로(53), 및 열전극 구동 회로(55)의 각각에 공급한다. X행 전극 구동 회로(51), Y행 전극 구동 회로(53), 및 열전극 구동 회로(55)는, 도8에 나타낸 발광 구동 시퀀스에 따라 PDP(50)를 구동하기 위한 각종 구동 펄스를 생성하여 PDP(50)에 공급한다. 누적 발광 시간 측정회로(57)는 영상 신호에 따라 발광 시간을 누적한다. 누적 발광 시간은 영상 신호가 존재하는 시간, 또는 각 프레임 기간 내에 있어서 어느 셀이 발광 상태에 있는 기간을 누적한 시간이다. 또한, 서브필드법에 있어서의 필드마다의 셀 각각의 발광 상태에 있는 시간의 평균 시간을 누적해도 좋다. 이 측정된 누적 발광 시간의 데이터는 구동 제어 회로(56)에 공급되고, 후술하는 바와 같이 누적 발광 시간에 따라서스테인 기간에 있어서의 서스테인 펄스의 상승 기간의 길이가 조정된다.
도8에 나타낸 발광 구동 시퀀스에 있어서는, 1 필드(1 프레임)의 표시 기간 내의 서브필드 SF1∼SF12 각각에 있어서, 어드레스 행정 W 및 서스테인 행정 I를 각각 실행한다. 또한, 선두의 서브필드 SF1에 한해, 어드레스 행정 W에 앞서 리셋 행정 R을 실행한다. 서브필드 SF1∼SF12의 서스테인 행정 I의 기간은 SF1∼SF12의 순서대로 길게 되어 있다. 어드레스 행정 W가 실행되는 기간이 어드레스 기간이고, 서스테인 행정 I가 실행되는 기간이 서스테인 기간이다.
도9는, 도8에 나타낸 바와 같은 발광 구동 시퀀스에 기초하여 실시되는 발광구동의 전체 패턴을 나타내는 도면이다. 서브필드 SF1∼SF12의 발광 구동 시퀀스에 의해 13 계조가 형성된다. 도9에 나타낸 바와 같이, 각 계조에 대해 서브필드 SF1∼SF12 중 하나의 서브필드의 어드레스 행정 W에 있어서, 각 표시 셀에 대해 선택 소거 방전을 실시한다(검은 동그라미로 표시). 즉, 리셋 행정 R의 실행에 의해 PDP(50)의 전체 표시 셀 내에 형성된 벽전하는, 선택 소거 방전이 실시되기까지 잔류하고, 그때 존재하는 서브필드 SF 각각에 있어서의 서스테인 행정 I에 있어서 방전 발광을 촉진한다(흰 동그라미로 표시). 각 표시 셀은, 1 필드기간 내에 있어서 선택 소거 방전이 행해질 때까지 발광 상태로 되고, 그 발광 상태의 길이에 의해 13 계조가 얻어질 수 있다.
도10은, 서브필드 SF1∼SF12 중에서 SF1 및 SF2를 발췌하여, PDP(50)의 열전극 D, 행전극 X 및 Y에 인가되는 각종 구동 펄스의 인가 타이밍을 나타내는 도면이다.
선두의 서브필드 SF1에 있어서만 어드레스 행정 W에 앞서 실시되는 리셋 행정 R에서는, X행 전극 구동 회로(51)가 도10에 나타낸 바와 같은 부극성의 리셋 펄스 RPx를 행전극 X1∼Xn에 일제히 인가한다. 리셋 펄스 RPx는 시간 경과에 따라 완만하게 전압치가 상승하여 피크 전압치에 이르는 펄스 파형을 갖고 있다.
또한, 리셋 펄스 RPx의 인가와 동시에, Y행 전극 구동 회로(53)는, 도10에 나타낸 바와 같이, 리셋 펄스 RPx와 같이 시간 경과에 따라 완만하게 전압치가 상승하여 피크 전압치에 이르는 펄스 파형에 있어서 정극성의 리셋 펄스 RPy를 행전극 Y1∼Yn에 일제히 인가한다. 리셋 펄스 RPy 및 리셋 펄스 RPx의 동시 인가에 의해 모든 표시 셀 PC1 ,1∼PCn ,m 각각 내의 행전극 X 및 Y 사이에 있어서 리셋 방전이 야기된다.이러한 리셋 방전의 종식 후, 각 표시 셀 PC의 방전 공간 S 내에 있어서의 산화 마그네슘층(13)의 표면에 소정량의 벽전하가 형성된다. 구체적으로는 산화 마그네슘층(13)의 표면상에 있어서의 행전극 X의 근방에는 정극성의 전하가 형성되고, 행전극 Y의 근방에는 부극성의 전하가 형성되는, 소위 벽전하가 형성된 상태로 된다.
보호층으로서 기상법 산화 마그네슘층(13)이 제공된 패널에서는, 방전 확률이 현저히 높기 때문에, 미약한 리셋 방전이 안정적으로 발생한다. 돌기 전극, 특히 T자형의 선단이 넓은 전극과의 조합에 의해 방전 갭 근방에 리셋 방전이 국소화되고, 행전극 전체에서 방전이 일어나도록 강한 돌발적인 리셋 방전이 발생할 가능성이 한층 더 억제된다. 따라서, 열전극과 행전극 간에 강한 방전이 생기기 어렵고, 단시간에 안정적인 미약 리셋 방전을 일으키는 것이 가능하다.
또한, 기상법 산화 마그네슘층(13)이 제공된 구성에서는, 방전 확률이 현저하게 향상되므로, 하나의 리셋 펄스의 인가, 즉 1회의 리셋 방전에 있어서도 프라이밍 효과가 지속된다. 이에 의해, 리셋 동작 및 선택 소거 동작을 보다 안정화할 수 있다. 또, 리셋 방전 횟수를 최소로 함으로써 더욱 콘트라스트가 향상된다.
또한, 기상법 산화 마그네슘층(13)을 제공한 경우의 작용에 대해서는 후술한다.
다음에, 서브필드 SF1∼SF12 각각의 어드레스 행정 W에서는, Y행 전극 구동 회로(53)가 정극성의 전압을 모든 행전극 Y1∼Yn에 인가하면서, 부극성의 전압을 갖는 주사 펄스 SP를 행전극 Y1∼Yn 각각에 순차적으로 인가한다. 이것이 행해지는 동안, X전극 구동 회로(51)는, 행전극 X1∼Xn의 전위를 0 V로 변경한다. 열전극 구동 회로(55)는, 이 서브필드 SF1에 대응한 화소 구동 데이터 비트군 DB1에 있어서의 각 데이터 비트를 그 논리 레벨에 따른 펄스 전압을 갖는 화소 데이터 펄스 DP로 변환한다. 예를 들면, 열전극 구동 회로(55)는, 논리 레벨 0의 화소 구동 데이터 비트를 정극성의 고전압의 화소 데이터 펄스 DP로 변환하는 한편, 논리 레벨 1의 화소 구동 데이터 비트를 저전압(0 볼트)의 화소 데이터 펄스 DP로 변환한다.그리고, 상기 화소 데이터 펄스 DP를 주사 펄스 SP의 인가 타이밍에 동기하여 1 표시 라인분(m개)씩 열전극 D1∼Dm에 인가하여 간다. 즉, 열전극 구동 회로(55)는, 우선, 제1 표시 라인에 대응한 m개의 화소 데이터 펄스 DP로 이루어지는 화소 데이터 펄스군 DP1을 열전극 D1∼Dm에 인가하고, 다음에, 제2 표시 라인에 대응한 m개의 화소 데이터 펄스 DP로 이루어지는 화소 데이터 펄스군 DP2를 열전극 D1∼Dm에 인가한다. 부극성의 전압을 갖는 주사 펄스 SP와 고전압의 화소 데이터 펄스 DP가 동시에 인 가된 표시 셀 PC 내의 열전극 D 및 행전극 Y 사이에 있어서 선택 소거 방전이 야기되고, 표시셀 PC 내에 형성되어 있던 벽전하가 소멸한다. 한편, 주사 펄스 SP가 인가되었지만 저전압(0 볼트)의 화소 데이터 펄스 DP가 인가된 표시 셀 PC 내에 있어서는 상기와 같은 선택 소거 방전은 야기되지 않는다. 따라서 표시 셀 PC 내의 벽전하의 형성 상태가 유지된다. 즉, 표시 셀 PC 내에 벽전하가 존재하는 경우에는 그것이 그대로 잔류하고, 벽전하가 존재하지 않는 경우에는 벽전하의 비형성 상태가 유지된다.
이와 같이, 선택 소거 어드레스법에 기초한 어드레스 행정 W에서는, 서브필드에 대응한 화소 구동 데이터 비트군의 각 데이터 비트에 따라 선택적으로 표시 셀 PC 각각 내에 선택 소거 어드레스 방전을 야기시켜 벽전하를 소거시킨다. 이에 의해 벽전하가 잔류하는 표시 셀 PC를 발광 상태, 벽전하가 소거된 표시 셀 PC를 소광 상태로 설정하는 것이다.
다음에, 각 서브필드의 서스테인 행정 I에서는, X행 전극 구동 회로(51) 및
Y행 전극 구동 회로(53)의 각각이, 교대로 반복적으로 정극성의 서스테인 펄스 IPx
및 IPy를 행전극 X1∼Xn 및 Y1∼Yn에 인가한다. 서스테인 펄스 IPx 및 IPy를 인가하는 횟수는, 각 서브필드에 있어서의 휘도의 웨이트 부여에 의존한다. 이때, 이들 서스테인 펄스 IPx 및 IPy가 인가될 때마다, 소정량의 벽전하가 형성되어 있는 상기 발광 상태로 있는 표시 셀 PC만 서스테인 방전하고, 이 방전에 따라 형광체층(17)이 발광하여 패널 면에 화상이 형성된다.
전술한 바와 같이, 각 표시 셀 PC 내에 형성되어 있는 산화 마그네슘층(13)에 포함되어 있는 기상 산화 마그네슘 단결정체는, 전자선의 조사에 의해 여기되어 도11에 나타낸 바와 같은 파장 대역 200∼300nm 내(특히, 230∼250nm 내의 235nm 부근)에 피크를 갖는 CL 발광을 행한다. 이때, 도12에 나타낸 바와 같이, 기상법 산화 마그네슘 결정체의 입경 클수록 CL 발광 피크 강도가 커진다. 즉, 기상법 산화 마그네슘 결정체를 생성할 때, 통상보다도 높은 온도에서 마그네슘을 가열하면, 평균 입경 500 옹스트롬의 기상 산화 마그네슘 단결정체와 함께, 도5 또는 도6과 같은 입경 2000 옹스트롬 이상의 비교적 큰 단결정체가 형성된다. 이때, 마그네슘을 가열할 때의 온도가 통상보다도 고온이기 때문에, 마그네슘과 산소가 반응하는 화염의 길이도 길어진다. 따라서, 이러한 화염과 주위와의 온도차가 커지고, 그 때문에, 입경이 큰 기상 산화 마그네슘 단결정체의 그룹이, 200∼300nm(특히 235nm 부근)에 대응한 에너지 준위가 높은 단결정체를 많이 포함하는 것으로 추측된다.
도13은, 표시 셀 PC 내에 산화 마그네슘층을 제공하지 않은 경우의 방전 확
률, 종래의 증착법에 의해 산화 마그네슘층을 구축한 경우의 방전 확률, 전자선의 조사에 의해 200∼300nm(특히 230∼250nm 내의 235nm 부근)에 피크를 갖는 CL 발광을 야기하는 기상 산화 마그네슘 단결정체를 포함하는 산화 마그네슘층을 제공한 경우 각각에 있어서의 방전 확률을 나타내는 도면이다. 또한, 도13에 있어서 횡축은, 방전의 휴지 시간, 즉 방전이 야기되고 나서 다음 방전이 일어나기까지의 시간 간격을 나타내는 것이다.
이와 같이 각 표시 셀 PC의 방전 공간 S에, 도5 또는 도6에 나타낸 바와 같 은 전자선의 조사에 의해 200∼300nm(특히 230∼250nm 내의 235nm 부근)에 피크를 갖는 CL 발광을 행하는 기상 산화 마그네슘 단결정체를 포함하는 산화 마그네슘층(13)을 형성하면, 종래의 증착법에 의해 산화 마그네슘층을 형성한 경우에 비해 방전 확률이 높아진다. 도한, 도14에 나타낸 바와 같이, 상기 기상 산화 마그네슘 단결정체로서는, 전자선을 조사한 때의 특히 235nm에 피크를 갖는 CL 발광 강도가 클수록, 방전 공간 S 내에 있어서 야기되는 방전 지연을 단축시킬 수 있다.
따라서, 표시 화상에는 관여하지 않는 리셋 방전에 수반하는 발광을 억제하여 콘트라스트 향상을 꾀하도록, 행전극에 인가하는 리셋 펄스의 전압 추이를 도10에 나타낸 바와 같이 완만하게 하여 리셋 방전을 미약하게 해도 이 미약한 리셋 방전을 단시간에 안정적으로 야기시킬 수 있게 된다. 특히, 각 표시 셀 PC는, T자형상의 투명 전극 Xa 및 Ya 사이의 방전 갭 근방에서 국소적으로 방전을 일으키는 구조를 채용하고 있으므로, 행전극 전체에서 방전하는 강한 돌발적인 리셋 방전이 억제되는 동시에, 열전극 및 행전극간에의 강한 오방전도 저지된다.
또한, 방전 확률이 높아지는(방전 지연이 단축되는) 것에 의해, 상기 리셋 행정 R에서의 리셋 방전에 의한 프라이밍 효과가 길게 지속되므로, 어드레스 행정 W에 있어서 야기되는 어드레스 방전, 및 서스테인 행정 I에 있어서 야기되는 서스테인 방전이 고속화한다. 이에 의해 어드레스 방전을 일으키는 열전극 D 및 행전극Y에 각각 인가되는 도10에 나타낸 바와 같은 화소 데이터 펄스 DP 및 주사 펄스 SP각각의 펄스 폭을 짧게 할 수 있게 되고, 그만큼, 어드레스 행정 W에 소비하는 처리 시간을 단축시키는 것이 가능하게 된다. 또한, 서스테인 방전을 야기하도록 행 전극 Y에 인가되는 도10에 나타낸 바와 같은 서스테인 펄스 IPY의 펄스폭을 짧게 할 수 있게 되고, 그만큼, 서스테인 행정 I에 소비하는 처리 시간을 단축시키는 것이 가능하게 된다.
따라서, 어드레스 행정 W 및 서스테인 행정 I 각각에 소비되는 처리시간을 단축시킨 분 만큼, 1 필드(또는 1 프레임) 표시 기간 내에 있어서 제공될 서브필드의 수를 증가시키는 것이 가능하게 되고, 계조수의 증가를 꾀하는 것이 가능하게 된다.
도15는 X행 전극 구동 회로(51) 및 Y행 전극 구동 회로(53)의 구체적 구성을 전극 Xj 및 전극 Yj에 대해 나타내고 있다. 전극 Xj는 전극 X1∼Xn 중의 제j행의 전극이고, 전극 Yj는 전극 Y1∼Yn 중의 제j행의 전극이다. 전극 Xj와 전극 Yj 사이는 커패시터 C0로서 작용하도록 되어 있다.
X행 전극 구동 회로(51)에 있어서는, 2개의 전원 B1, B2가 구비되어 있다. 전원 B1은 전압 Vs(예컨대 170 V)를 출력하고, 전원 B2는 전압 Vr(예컨대 190 V)를 출력한다. 전원 B1의 정단자는 스위칭 소자 S3을 통해 전극 Xj에의 접속 라인(21)에 접속되고, 부단자는 어스 접속되어 있다. 접속 라인(21)과 어스 사이에는 스위칭 소자 S4가 접속되어 있는 외에, 스위칭 소자 S1, 다이오드 D1 및 코일 L1으로 이루어지는 직렬 회로와, 코일 L2, 다이오드 D2 및 스위칭 소자 S2로 이루어지는 직렬 회로가 커패시터 C1을 통해 공통으로 어스측에 접속되어 있다. 또한, 다이오드 D1 은 커패시터 C1측을 애노드로 하고 있고, 다이오드 D2는 커패시터 C1측을 캐소드로 하여 접속되어 있다. 또한, 전원 B2의 부단자는 스위칭 소자 S8 및 저항 r1을 통해 접속 라인(21)에 접속되고, 전원 B2의 정단자는 어스접속되어 있다.
Y행 전극 구동 회로(53)에 있어서는, 4개의 전원 B3∼B6이 구비되어 있다. 전원 B3은 전압 Vs(예를 들면, 170V)를 출력하고, 전원 B4는 전압 Vr(예를 들면, 190V)를 출력하고, 전원 B5는 전압 Ⅴoff(예를 들면, 140V)를 출력하고, 전원 B6은 전압 Vh(예를 들면, 160V, Vh>Ⅴoff)를 출력한다. 전원 B3의 정단자는 스위칭 소자S13을 통해 스위칭 소자 S15로의 접속 라인(22)에 접속되고, 부단자는 어스 접속되어 있다. 접속 라인(22)과 어스 사이에는 스위칭 소자 S14가 접속되어 있는 외에, 스위칭 소자 S11, 다이오드 D3 및 코일 L3으로 이루어지는 직렬 회로와, 코일 L4, 다이오드 D4 및 스위칭 소자 S12로 이루어지는 직렬 회로가 커패시터 C2를 통해 공통으로 어스측에 접속되어 있다. 또한, 다이오드 D3은 커패시터 C2 측을 애노드로 하고 있고, 다이오드 D4는 커패시터 C2 측을 캐소드로 하여 접속되어 있다.
접속 라인(22)은 스위칭 소자 S15를 통해 전원 B6의 부단자로의 접속라인(23)에 접속되어 있다. 전원 B4의 부단자 및 전원 B5의 정단자는 어스접속 되어 있다. 전원 B4의 정단자는 스위칭 소자 S16, 및 저항 R2를 통해 접속 라인(23)에 접속되고, 전원 B5의 부단자는 스위칭 소자 S17을 통해 접속 라인(23)에 접속되어 있다.
전원 B6의 정단자는 스위칭 소자 S21을 통해 전극 Yj로의 접속 라인(24)에 접 속되고, 접속 라인(23)과 접속된 전원 B6의 부단자는 스위칭 소자 S22를 통해 접속 라인(24)에 접속되어 있다. 스위칭 소자 S21에는 다이오드 D5가 병렬로 접속되고, 또한 스위칭 소자 S22에는 다이오드 D6이 병렬로 접속되어 있다. 다이오드 D5는 접속 라인(24)측을 애노드로 하고, 다이오드 D6은 접속 라인(24)측을 캐소드로 하여 접속되어 있다.
상기 스위칭 소자 S1∼S4, S8, S11∼S17, S21 및 S22의 ON/OFF는 구동 제어
회로(56)에 의해 제어된다.
또한, X행 전극 구동 회로(51)에 있어서, 저항 r1, 스위칭 소자 S8 및 전원B2가 리셋부를 구성하고, 기타의 부분이 서스테인부를 구성하고 있다. Y행 전극 구동 회로(53)에 있어서 전원 B3, 스위칭 소자 S11∼S15, 코일 L3, L4, 다이오드 D3, D4 및 커패시터 C2가 서스테인부를 구성하고, 전원 B4, 저항 R2 및 스위칭 소자 S16이 리셋부를 구성하고, 나머지의 전원 B5, B6, 스위칭 소자 S13, S17, S21, S22 및 다이오드 D5, D6이 어드레스부를 구성하고 있다.
다음에, 상기 구성의 X행 전극 구동 회로(51) 및 Y행 전극 구동 회로(53)의 동작에 대해 도16의 타이밍챠트를 참조하여 설명한다.
우선, 리셋 행정에 있어서는, X행 전극 구동 회로(51)의 스위칭 소자 S8이 ON으로 되고, Y행 전극 구동 회로(53)의 스위칭 소자 S16, S22 모두 ON으로 된다. 기타의 스위칭 소자는 OFF이다. 스위칭 소자 S16, S22의 ON에 의해 전원 B4의 정단자로부터 스위칭 소자 S16, 저항 R2 및 스위칭 소자 S22를 통해 전극 Yj에 전류가 흐르고, 또한, 스위칭소자 S8의 ON에 의해 전극 Xj 로부터 저항 r1, 스위칭 소자 S8을 통해 전원 B2의 부단자에 전류가 유입한다. 전극 Xj의 전위는 커패시터 CO와 저항 R1의 시정수에 의해 서서히 저하하여 리셋 펄스 RPX로 되고, 전극 Yj의 전위는 커패시터 CO와 저항 R2의 시정수에 의해 서서히 상승하여 리셋 펄스 RPY로 된다. 리셋 펄스 RPX는 최종적으로 전압 -Vr로 되고, 리셋 펄스 RPY는 최종적으로 전압 Vr로 된다. 이 리셋 펄스 RPX는 전극 X1∼Xn의 모두에 동시에 인가되고, 리셋 펄스 RPY도 전극 Y1∼Yn 마다 생성되어 전극 Y1∼Yn 모두에 동시에 인가된다.
이들 리셋 펄스 RPX 및 RPY의 동시 인가에 의해 PDP1의 모든 표시셀이 방전 여기되어 하전 입자가 발생하고, 이 방전 종식 후, 전체 표시 셀의 유전체층에는 균일하게 소정량의 벽전하가 형성된다.
스위칭 소자 S8, S16은 리셋 펄스 RPX 및 RPY의 레벨이 포화된 후, 리셋 행정 종료 이전에 OFF로 된다. 또한, 이 시점에 스위칭 소자 S4, S14 및 S15가 ON으로 되고, 전극 Xj 및 Yj는 함께 어스된다. 이에 의해 리셋 펄스 RPX 및 RPY는 소멸한다.
다음에, 어드레스 행정이 개시되면, 스위칭 소자 S14, S15 및 S22가 OFF로 되고, 스위칭 소자 S17이 ON으로 되며, 동시에 스위칭소자 S21이 ON으로 된다. 이에 의해 전원 B6과 전원 B5가 직렬 접속된 상태로 되기 때문에, 전원 B6의 정단자의 전위는 Vh-Ⅴoff로 된다. 이 정전위가 스위칭 소자 S21을 통해 전극 Yj에 인가된 다.
어드레스 행정에 있어서 열전극 구동 회로(55)는 영상 신호에 기초한 각 화소마다의 화소 데이터를, 그의 논리 레벨에 따른 전압치를 갖는 화소 데이터 펄스DP1∼DPn으로 변환하고, 이를 1행분마다, 상기 열전극 D1∼Dm에 순차적으로 인가한다. 도16에 나타낸 바와 같이 전극 Yj, Yj +1에 대한 화소 데이터 펄스 DPj, DPj +1이 열전극 Di에 인가된다.
Y행 전극 구동 회로(53)는, 상기 화소 데이터 펄스군 DP1∼DPn 각각의 타이밍에 동기시켜 부전압의 주사 펄스 SP를 행전극 Y1∼Yn에 순차적으로 인가한다.
열전극 구동 회로(55)로부터의 화소 데이터 펄스 DPj의 인가에 동기하여 스위칭 소자 S21이 OFF로 되고, 스위칭 소자 S22가 ON으로 된다. 이에 의해 전원 B5의 부단자의 부전위 -Ⅴoff가 스위칭 소자 S17, 그리고 스위칭 소자 S22를 통해 전극 Yj 에 주사 펄스 SP로서 인가된다. 그리고, 열전극 구동 회로(55)로부터의 화소 데이터 펄스 DPj의 인가의 정지에 동기하여 스위칭 구소자 S21이 ON으로 되고, 스위칭 소자 S22가 OFF로 되고, 전원 B6의 정단자의 전위 Vh-Ⅴoff가 스위칭 소자 S21을 통해 전극 Yj에 인가된다. 그 후, 전극 Yj +1에 대해서도 도16에 나타낸 바와 같이, 전극 Yj와 마찬가지로 열전극 구동 회로(55)로부터의 화소 데이터 펄스 DPj +1의 인가에 동기하여 주사 펄스 SP가 인가된다.
주사 펄스 SP가 인가된 행전극에 속하는 표시 셀에 있어서는, 정전압의 화소 데이터 펄스가 동시에 인가된 표시 셀에 있어서 방전이 발생하고, 그 벽전하의 대부분이 소실된다. 한편, 주사 펄스 SP가 인가되었지만 정전압의 화소 데이터 펄스가 인가되지 않은 표시 셀에서는 방전이 생기지 않기 때문에, 상기 벽전하가 잔류한 채로 된다. 이때, 벽전하가 잔류한 채로 된 표시 셀은 발광 상태로 되고, 벽전하가 소멸하여 버린 표시 셀은 소광 상태로 된다.
어드레스 행정으로부터 서스테인 행정으로 절환되었을 때는, 스위칭 소자 S17, S21은 OFF로 되고, 대신 스위칭 소자 S14, S15 및 S22가 ON으로 된다. 스위칭 소자 S4의 ON 상태는 계속된다.
서스테인 행정에 있어서, X행 전극 구동 회로(51)에서는, 스위칭 소자 S4의 ON에 의해 전극 Xj의 전위는 거의 0V의 어스 전위(제1 전위)로 된다. 다음에, 스위칭 소자 S4가 OFF로 되고, 스위칭 소자 S1이 ON으로 되면, 커패시터 C1에 축적되어 있는 전하에 의해 코일 L1, 다이오드 D1, 및 스위칭 소자 S1을 통해 전류가 전극 Xj에 도달하여 커패시터 CO에 유입하여, 커패시터 CO를 충전시킨다. 이때, 코일 L1 및 커패시터 CO의 시정수에 의해 전극 Xj의 전위는 도16에 나타낸 바와 같이 서서히 상승하고, 공진 천이가 행해진다.
이어서, 스위칭 소자 S3이 ON으로 된다. 이에 의해, 전극 Xj에는 전원 B1의 정단자의 전위 Vs(제2 전위)가 인가되어 전극 Xj의 전위는 Vs에 클램프된다.
그 후, 스위칭 소자 S1 및 S3가 OFF로 되고, 스위칭 소자 S2가 ON으로 되어, 커패시터 CO에 축적된 전하에 의해 전극 Xj로부터 코일 L2, 다이오드 D2, 및 스위칭 소자 S2를 통해 커패시터 C1에 전류가 유입한다. 이때, 코일 L2 및 커패시터 C1의 시정수에 의해 전극 Xj의 전위는 도16에 나타낸 바와 같이 서서히 저하하고, 공진 천이가 행해진다. 전극 Xj의 전위가 거의 0 V에 달하면, 스위칭 소자 S2가 OFF로 되고, 스위칭 소자 S4가 ON으로 된다.
X행 전극 구동 회로(51)에 있어서는 스위칭 소자 S1이 ON으로 되고 나서 스
위칭 소자 S3이 ON으로 되기 직전까지가 제1 공정의 기간이다. 스위칭 소자 S3의 ON 기간은 제2 공정의 기간이다. 스위칭 소자 S2의 ON 기간은 제3 공정의 기간이다.
상기 동작에 의해 X행 전극 구동 회로(51)는 도16에 나타낸 바와 같은 정전압의 서스테인 펄스 IPX를 전극 Xj에 인가한다.
Y행 전극 구동 회로(53)에서는, 서스테인 펄스 IPX가 소멸하는 스위칭 소자 S4의 ON시에 동시에, 스위칭 소자 S11이 ON으로 되고, 스위칭 소자 S14가 OFF로 된다. 스위칭 소자 S14가 ON일 때는 전극 Yj의 전위는 거의 0V의 어스 전위로 되어 있으나, 스위칭 소자 S14가 OFF로 되고, 스위칭 소자 S11이 ON으로 되면, 커패시터 C2에 축적되어 있는 전하에 의해 코일 L3, 다이오드 D3, 스위칭 소자 S11, 스위칭 소자S15, 및 다이오드 D6을 통해 전류가 전극 Yj에 달하여 커패시터 CO에 유입하고, 커패시터 CO를 충전시킨다. 이때, 코일 L3 및 커패시터 CO의 시정수에 의해 전극 Yj의 전위는 도16에 나타낸 바와 같이 서서히 상승한다.
이어서, 스위칭 소자 S13이 ON으로 된다. 이에 의해 전극 Yj에는 전원 B3의 정단자의 전위 Vs가 스위칭 소자 S13, 스위칭 소자 S15, 및 다이오드 D6을 통해 인가된다.
그 후, 스위칭 소자 S11 및 S13이 OFF되고, 스위칭 소자 S12가 ON으로 되고, 또한 스위칭 소자 S22가 ON으로 되고, 커패시터 CO에 축적된 전하에 의해 전극 Yj로부터 스위칭 소자 S22, 스위칭소자 S15, 코일 L4, 다이오드 D4, 및 스위칭 소자 S12를 통해 커패시터 C2에 전류가 유입한다. 이때, 코일 L4 및 커패시터 C2의 시정수에 의해 전극 Yj의 전위는 도16에 나타낸 바와 같이 서서히 저하한다. 전극 Yj의 전위가 거의 0V에 달하면, 스위칭 소자 S12 및 S22가 OFF되고, 스위칭 소자 S14가 ON으로 된다.
Y행 전극 구동 회로(53)에 있어서도 스위칭 소자 S11이 ON으로 되고 나서 스위칭 소자 S13이 ON으로 되기 직전까지가 제1 공정의 기간이다. 스위칭 소자 S13의 ON 기간은 제2 공정의 기간이다. 스위칭 소자 S12의 ON 기간은 제3 공정의 기간이다.
상기 동작에 의해 Y행 전극 구동 회로(53)는 도16에 나타낸 바와 같은 정전압의 서스테인 펄스 IPY를 전극 Yj에 인가한다.
이와 같이, 서스테인 행정에 있어서는, 서스테인 펄스 IPX와 서스테인 펄스IPY가 교대로 생성되어 전극 X1∼Xn과 전극 Y1∼Yn에 교대로 인가되기 때문에, 상기 벽전하가 잔류한 채로 되어 있는 표시 셀은 방전을 반복하여 그 발광 상태를 유지한다.
서스테인 행정에 있어서, 서스테인 펄스 IPx, IPY 각각의 상승 기간, 즉 상기 제1 공정의 기간은, 펄스 파형은 누적 발광 시간 측정 회로(57)에 의해 측정된 누적 발광시간에 따라 서서히 또는 단계적으로 변화된다.
누적 발광 시간이 적은 경우에는, 도17A에 나타낸 바와 같이, 시점 t0에서 스위칭 소자 S1(S11)이 ON으로 되고, 스위칭 소자 S4(S14)가 OFF로 되는 것으로 하면, 스위칭 소자 S3(S13)은 시점 t2에서 ON으로 되고, 서스테인 펄스는 전위 Vs에 클램프 된다. 따라서 서스테인 펄스의 상승 기간이 비교적 길어진다. 이와 같이 서스테인 펄스의 클램프 타이밍을 지연시킴으로써, 상승 기긴과 Vs로의 클램프 후에 각각 방전이 발생한다.
한편, 누적 발광시간이 많아지면, 도17B에 나타낸 바와 같이, 스위칭 소자S3(S13)은 시점 t2보다 이른 시점 t1에서 ON으로 된다. 이에 의해 서스테인 펄스는 시점 t1에서 전위 Vs에 클램프 된다. 즉, 공진 작용에 의해 전위 Vs에 달하기 전에 전위 Vs에 클램프 된다. 따라서 누적 발광 시간이 많아질수록 서스테인 펄스의 상승기간은 짧아진다. 또한, 도17A 및 도17B에 있어서 S1∼S4는 서스테인 펄스 IPx의 생 성용의 스위칭 소자에 대응하고, S11∼S14는 서스테인 펄스 IPY의 생성용의 스위칭 소자에 대응하고 있다.
이와 같이 누적 발광 시간이 많아질수록 서스테인 펄스의 전위 Vs로의 클램프 타이밍을 빠르게 하게 되어, 상승 기간의 방전이 방지되어 클램프 후의 1회의 강한 방전만 생긴다.
여기에서, 휘도 얼룩 및 휘도 잔상에 대해 설명한다. PDP(50)에 정지 화상 등의 고정 패턴을 잠시 표시한 다음, 다른 패턴의 표시로 절환한 경우에 그 고정 패턴을 표시한 영역은 번인(burn-in)된 색의 보색이 강해지고, 잔상으로서 눈에 비치게 된다. 특히, 백색 번인의 경우는, 상기 영역의 에지의 휘도가 높아져 눈에 띄게 된다. 번인을 일으키기 전에 있어서, 서스테인 펄스와 그에 의한 방전 타이밍 및 강도와의 관계는 도18A에 나타낸 바와 같다. 다수의 셀이 발광하는 경우에 비해 소수의 셀이 발광하는 경우, 방전 타이밍이 어긋나 휘도 얼룩이 생긴다. 번인이 일어난 후의 셀에 있어서는, 도18B에 나타낸 바와 같이, 다른 번인이 없는 셀보다도 방전 타이밍이 시간 t만큼 빨라지기 때문에, 다른 셀의 방전에 의한 전압 강하의 영향을 받지 않고 높은 인가전압에서의 방전이 행해지고, 방전 강도가 커진다. 따라서 번인 후의 패널 발광 부하로 정해지는 전압 강하가 크면 클수록, 휘도 잔상으로서의 표시 품위도 나빠진다. 또한, 방전이 빨리 행해지는 정도는, 번인시의 발광 횟수가 크게 관계하고 있다.
번인을 일으킨 후의 셀에 있어서, 상기한 바와 같이 클램프 타이밍을 지연시 킨 서스테인 펄스을 인가하면, 도19B 및 도19C에 나타낸 바와 같이, 서스테인 펄스와 그에 의한 방전 타이밍 및 강도와의 관계가 얻어진다.
즉, 클램프 타이밍을 지연시키지 않은 경우에는, 도18B와 같이 도19에 나타낸 바와 같이, 방전 타이밍이 빨라지고, 방전 강도가 커진다. 클램프 타이밍을 약간 지연시킨 서스테인 펄스을 인가하면, 도19B에 나타낸 바와 같이, 서스테인 펄스의 상승시에 방전이 일어나고, 방전 강도가 적어지므로, 휘도 잔상을 개선시킬 수 있으나, 휘도 얼룩은 악화된다. 클램프 타이밍을 더욱 지연시킨 서스테인 펄스를 인가하면, 도17A의 경우와 같이, 도19C에 나타낸 바와 같이, 그 펄스의 상승 기잔 중과 전위 Vs에 클램프된 후에 있어서 방전이 생긴다. 즉, 단일의 서스테인 펄스의 인가만으로 2회의 방전이 생긴다. 2회의 방전 강도는 도19B의 경우에 더욱 작게된다. 따라서 각 방전이 부여하는 휘도의 합계 휘도는 번인 전의 1회의 방전에 의한 휘도와 거의 같은 레벨로 되고, 휘도 잔상의 개선이 더욱 도모되는 동시에 휘도 얼룩이 개선된다. 또한, 도19B의 파선 파형은 도19A의 실선의 서스테인 펄스 및 방전 특성이다. 도19C의 파선 파형은 도19B의 실선의 서스테인 펄스 및 방전 특성이다.
본 실시예에 있어서는, 서스테인 펄스 각각의 전위 Vs로의 클램프 타이밍이 누적발광시간이 길어질수록 빨라지므로, 누적발광시간이 비교적 적을 때에는 서스테인 펄스의 클램프 타이밍을 지연시킴으로써, 상승 기간과 Vs로의 클램프 후와의 2회의 방전으로서, 휘도 잔상을 개선시킬뿐만 아니라, 휘도 얼룩을 개선시킬 수 있다. 경시변화에 의해 각 셀의 방전 지연이 커지므로, 누적 발광 시간이 길어지면, 방전 지연이 큰 셀에서는 방전지연이 적은 셀에 비해 상승 기간에 방전이 생기지 않게 되고, Vs로의 클램프 후에 비교적 강한 방전이 생기고, 휘도 얼룩이 악화한다.그래서, 상기 도17B에 나타낸 바와 같이, 서스테인 펄스의 상승 기간을 짧게하여 방전 지연이 크고 적은 셀의 양방에 있어서 셀 전위 Vs에의 클램프 후의 1회의 방전만으로 함으로써 휘도 얼룩의 악화를 억제할 수 있다.
또한, 상기 실시예에 있어서는, 누적 발광 시간에 따라서 서스테인 펄스의 상승을 변화시켰지만, PDP(50)의 누적 사용 시간에 따라 서스테인 펄스의 상승 기간을 변화시켜도 좋다.
도20은, 본 발명에 의한 플라즈마 디스플레이 장치의 개략 구성을 나타낸 도면이다. 이 플라즈마 디스플레이 장치에 있어서는, 도1에 나타낸 플라즈마 디스플레이 장치의 누적 발광 시간 측정 회로(57) 대신 온도 센서(58)가 구비되어 있다. 온도 센서(58)는 PDP(50)에 직접 또는 그 근방에 설치되어 PDP(50)의 온도를 검출한다. 이 검출된 PDP(50)의 패널 온도의 데이터는 구동제어 회로(56)에 공급되고, 후술하는 바와 같이 패널 온도에 따라 서스테인 기간에 있어서의 서스테인 펄스의 상승 기간이 조정된다. 기타의 구성은 도1의 플라즈마 디스플레이 장치와 동일하다.
상기 플라즈마 디스플레이 장치에 있어서는, 서스테인 행정에 있어서, 서스테인 펄스 IPx, IPY 각각의 상승 기간, 즉 상기 제1 공정의 기간은, 펄스 파형이 온도 센서(58)에 의해 검출된 PDP(50)의 패널 온도에 따라 서서히 또는 단계적으로 변화된다.
온도 센서(58)에 의한 검출 패널 온도가 소정 온도 T(예를 들면, 0℃) 이상인 경우에는, 도17A에 나타낸 바와 같이, 시점 t0에서 스위칭 소자 S1(S11)이 ON으로 되고, 스위칭 소자 S4(S14)가 OFF로 되는 것으로 하면, 스위칭 소자 S3(S13)은 시점 t2에서 ON으로 되고, 서스테인 펄스는 전위 Vs에 클램프 된다. 따라서, 서스테인 펄스의 상승 기간이 비교적 길어진다. 이와 같이, 서스테인 펄스의 클램프 타이밍을 지연시킴으로써, 상승과 Vs로의 클램프 후에 각각 방전(2회의 방전)이 생기고, 휘도 잔상을 개선시키는 것은 물론, 휘도 얼룩을 개선시킬 수 있다.
플라즈마 디스플레이 장치의 설치 환경이 0℃ 이하인 저온 상태이기 때문에 전원 투입 직후의 패널 온도가 낮은 경우에, 각 셀에서는 방전이 발생하기 어려운 상태에 있기 때문에, 방전 지연이 생긴다. 특히, 방전 지연이 큰 셀에서는 방전 지연이 적은 셀에 비해 상승 기간에 방전이 발생하지 않게 되고, Vs로의 클램프 후에 비교적 강한 방전이 생기고, 휘도 얼룩이 악화된다.
이에 대처하기 위해, 온도 센서(58)에 의한 검출 패널 온도가 소정 온도 T보다 낮은 경우에는, 도17B에 나타낸 바와 같이, 스위칭 소자 S3(S13)은 시점 t2보다 이른 시점 t1에서 ON으로 된다. 이에 의해 서스테인 펄스는 시점 t1에서 전위 Vs에 클램프 된다. 즉, 공진 작용에 의해 전위 Vs에 달하기 전에 전위 Vs에 클램프 된다.따라서, 낮은 패널 온도시에는 서스테인 펄스의 상승 기간은 짧아진다.
이와 같이, 낮은 패널 온도시에는 서스테인 펄스의 전위 Vs에의 클램프 타이밍을 빨리 하는 것에 의해, 방전 지연이 적은 셀에 있어서의 상승 기간의 방전이 방지되어 방전 지연이 큰 셀 및 적은 셀의 양방에 있어서 클램프 후의 1회의 강한 방전만으로 되어, 휘도 얼룩을 개선시킬 수 있다.
또한, 상기 실시예에 있어서의 PDP(50)로서는, 행전극쌍(X1, Y1), (X2, Y2), (X3, Y3),‥‥, (Xn, Yn)과 같은 서로 쌍을 이루는 행전극 X와 행전극 Y 사이에 표시 셀 PC가 형성되는 구조를 채용하고 있으나, 서로 인접하는 모든 행전극 간에 표시 셀 PC가 형성된 구조를 채용해도 좋다. 즉, 행전극 X1 및 Y1 사이, 행전극 Y1 및 X2 사이, 행전극 X2 및 Y2 사이, ‥‥, 행전극 Yn -1 및 Yn 사이, 행전극 Xn 및 Yn 사이에 각각 표시 셀 PC가 형성된 구조를 채용해도 좋다.
또한, 상기 실시예에 있어서의 PDP(50)로서는, 전면 투명 기판(10)에 행전극X 및 Y, 배면 기판(14)에 열전극 D 및 형광체층(17)이 각각 형성되는 구조를 채용하고 있으나, 전면 투명 기판(10)에 열전극 D와 함께 행전극 X 및 Y를 형성하고, 배면 기판(14)에 형광체층(17)을 형성한 구조를 채용해도 좋다.
이상과 같이, 본 발명에 의하면, 서스테인 기간에 있어서 복수의 서브필드 각각에서 정해진 횟수만큼 플라즈마 디스플레이 패널의 행전극쌍을 구성하는 행전극간에 서스테인 펄스가 인가되고, 그 서스테인 펄스의 상승 기간의 길이는 누적 발광 시간 또는 누적 사용 시간에 따라 변경된다. 또한, 그 서스테인 펄스의 상승 기간의 길이는 플라즈마 디스플레이 패널의 온도에 따라 변경된다. 따라서, 표시 셀 각각의 방전 강도의 불균일을 방지하면서 휘도 잔상의 악화를 방지할 수 있다.

Claims (30)

  1. 복수의 행전극쌍과, 상기 행전극쌍의 각각에 교차하여 배열되어 각 교차부에서 표시 셀을 형성하는 복수의 열전극을 구비하는 플라즈마 디스플레이 패널에 대해 입력 영상 신호의 1 필드의 표시 기간을 어드레스 기간과 서스테인 기간으로 이루어지는 복수의 서브필드로 구성하여 화상 표시를 행하는 플라즈마 디스플레이 장치로서, 상기 플라즈마 디스플레이 장치는,
    상기 어드레스 기간에 있어서, 상기 영상 신호에 기초한 화소 데이터에 따라 상기 표시 셀 각각에 선택적으로 어드레스 방전을 야기하게 하는 어드레스 수단; 및
    상기 서스테인 기간에 있어서, 상기 복수의 서브필드 각각에 대해 미리 정해진 횟수만큼 상기 행전극쌍을 구성하는 행전극 간에, 상승 기간을 갖는 서스테인 펄스를 인가하는 서스테인 수단을 구비하고,
    상기 서스테인 수단은, 상기 서스테인 펄스의 상승 기간의 길이를 플라즈마 디스플레이 패널의 누적 발광 시간 또는 누적 사용 시간에 따라 설정하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  2. 제1항에 있어서, 상기 서스테인 수단은, 상기 행 전극의 전위를 제1 전위로부터 제2 전위로 공진 천이시키는 제1 천이 수단과, 상기 행 전극의 전위를 상기 제2 전위로 클램프하는 제1 클램프 수단과, 상기 행 전극의 전위를 상기 제2 전위 로부터 상기 제1 전위로 공진 천이시키는 제2 천이 수단과, 상기 행 전극의 전위를 상기 제1 전위에 클램프하는 제2 클램프 수단을 구비하고,
    상기 제1 전위로부터 상기 제2 전위로 천이시키는 제1 공정, 상기 제2 전위에 클램프하는 제2 공정, 상기 제2 전위로부터 상기 제1 전위로 천이시키는 제3 공정, 및 상기 제1 전위에 클램프하는 제4 공정을 순차적으로 실행하는 것에 의해, 상기 서스테인 펄스를 발생하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  3. 제2항에 있어서, 상기 서스테인 펄스의 상승 기간이 소정 기간 이상인 경우에는, 상기 제1 전위로부터 상기 제2 전위로 공진 천이하는 기간에 있어서 제1 방전이 발생되고, 상기 제2 전위에 클램프 한 후에 있어서 제2 방전이 발생되는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  4. 제2항에 있어서, 상기 서스테인 수단은, 상기 서스테인 펄스에 있어서의 상기 제1 전위로부터 상기 제2 전위를 향해 천이시켜 상기 제2 전위에 클램프하기 까지의 기간을 누적 발광 시간 또는 누적 사용 시간에 감소시키는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  5. 제2항에 있어서, 상기 서스테인 펄스의 전위가 상기 제2 전위에 클램프되는 시점을, 누적 발광 시간 또는 누적 사용 시간에 따라 이르게 하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  6. 제1항에 있어서, 상기 표시 셀 각각 내에는 전자선에 의해 여기되어 파장 대역 200∼300nm 내에 피크를 갖는 캐소드 루미네슨스 발광을 행하는 산화 마그네슘단결정체를 포함하는 산화 마그네슘층이 제공되어 있는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  7. 제1항에 있어서, 상기 행전극쌍을 구성하는 행전극 각각은, 행방향으로 연장되는 본체부와, 방전 갭을 통해 서로 대향하도록 본체부로부터 열방향으로 돌출하는 돌출부를 갖는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  8. 제7항에 있어서, 상기 행전극의 돌출부는, 방전 갭 근방의 광폭부와, 이 광폭부와 본체부를 연결하는 협폭부를 갖는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  9. 제6항에 있어서, 상기 산화 마그네슘층은, 마그네슘이 가열되어 발생되는 마그네슘 증기가 기상 산화되는 것에 의해 생성되는 산화 마그네슘 단결정체를 포함하고 있는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  10. 제6항에 있어서, 상기 산화 마그네슘층은, 입경 2000 옹스트롬 이상의 산화마그네슘 단결정체를 포함하고 있는 것을 특징으로 하는 플라즈마 디스플레이 장 치.
  11. 제6항에 있어서, 상기 산화 마그네슘 단결정체는, 파장 대역 230∼250nm 내에 피크를 갖는 캐소드 루미네슨스 발광을 행하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  12. 제1항에 있어서, 상기 플라즈마 디스플레이 패널은, 방전 공간 내에 크세논 가스를 10 체적% 이상 포함하는 방전 가스가 봉입되어 있는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  13. 복수의 행전극쌍과, 상기 행전극쌍의 각각에 교차하여 배열되어 각 교차부에 표시 셀을 형성하는 복수의 열전극을 구비하는 플라즈마 디스플레이 패널에 대해 입력 영상 신호의 1 필드의 표시 기간을 어드레스 기간과 서스테인 기간으로 이루어지는 복수의 서브필드로 구성하여 화상 표시를 행하는 플라즈마 디스플레이 장치로서, 상기 플라즈마 디스플레이 장치는,
    상기 어드레스 기간에 있어서, 상기 영상 신호에 기초한 화소 데이터에 따라 상기 표시 셀 각각에 선택적으로 어드레스 방전을 야기시키는 어드레스 수단; 및
    상기 서스테인 기간에 있어서, 상기 복수의 서브필드 각각에 대해 미리 정해진 횟수만큼 상기 행전극쌍을 구성하는 행전극 간에, 상승 기간을 갖는 서스테인 펄스를 인가하는 서스테인 수단을 구비하고,
    상기 서스테인 수단은, 상기 서스테인 펄스의 상승 기간의 길이를 플라즈마 디스플레이 패널의 온도에 따라 설정하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  14. 제13항에 있어서, 상기 서스테인 수단은,상기 행 전극의 전위를 제1 전위로부터 제2 전위로 공진 천이시키는 제1 천이 수단과, 상기 행 전극의 전위를 상기 제2전위에 클램프하는 제1 클램프 수단과, 상기 행 전극의 전위를 상기 제2 전위로부터 상기 제1 전위로 공진 천이시키는 제2 천이 수단과, 상기 행 전극의 전위를 상기 제1 전위에 클램프하는 제2 클램프 수단을 구비하고,
    상기 서스테인 펄스는, 상기 제1 전위로부터 상기 제2 전위로 천이시키는 제1 공정, 상기 제2 전위에 클램프하는 제2공정, 상기 제2 전위로부터 상기 제1 전위로 천이시키는 제3 공정, 상기 제1 전위에 클램프하는 제4 공정을 순차적으로 실행함으로써 발생되는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  15. 제14항에 있어서, 상기 서스테인 펄스의 상승 기간이 소정 기간 이상인 경우에는, 상기 제1 전위로부터 상기 제2 전위로 공진 천이하는 기간에 있어서 제1 방전이 발생되고, 상기 제2 전위에 클램프 한 후에 있어서 제2 방전이 발생되는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  16. 제14항에 있어서, 상기 서스테인 수단은, 상기 서스테인 펄스에 있어서의 상기 제1 전위로부터 상기 제2 전위로 천이시켜 상기 제2 전위에 클램프하기까지의 기간을 상기 플라즈마 디스플레이 패널의 온도에 따라 감소시키는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  17. 제14항에 있어서, 상기 서스테인 펄스의 전위가 상기 제2 전위에 클램프되는 시점을, 상기 플라즈마 디스플레이 패널의 온도에 따라 이르게 하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  18. 제13항에 있어서, 상기 표시 셀 각각 내에는 전자선에 의해 여기되어 파장 대역 200∼300nm 내에 피크를 갖는 캐소드 루미네슨스 발광을 행하는 산화 마그네슘 단결정체를 포함하는 산화 마그네슘층이 제공되어 있는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  19. 제13항에 있어서, 상기 행전극쌍을 구성하는 행전극 각각은, 행방향으로 연장되는 본체부와, 방전 갭을 통해 서로 대향하도록 본체부로부터 열방향으로 돌출하는 돌출부를 갖는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  20. 제19항에 있어서, 상기 행 전극의 돌출부는, 방전 갭 근방의 광폭부, 및 상기 광폭부와 본체부를 연결하는 협폭부를 갖는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  21. 제18항에 있어서, 상기 산화 마그네슘층이, 마그네슘이 가열되어 발생되는 마그네슘 증기가 기상 산화되는 것에 의해 생성되는 산화 마그네슘 단결정체를 포함하고 있는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  22. 제18항에 있어서, 상기 산화 마그네슘층이, 입경 2000 옹스트롬 이상의 산화마그네슘 단결정체를 포함하고 있는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  23. 제18항에 있어서, 상기 산화 마그네슘 단결정체가 파장 대역 230∼250nm 내에 피크를 갖는 캐소드 루미네슨스 발광을 행하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  24. 제13항에 있어서, 상기 플라즈마 디스플레이 패널은, 방전 공간 내에 크세논 가스를 10 체적% 이상 포함하는 방전 가스가 봉입되어 있는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  25. 입력 영상 신호의 1 필드의 표시 기간을 어드레스 기간과 서스테인 기간을 포함하는 복수의 서브필드로 구성하여 화상 표시를 행하는 플라즈마 디스플레이 패널의 구동 방법에 있어서,
    플라즈마 디스플레이 패널의 누적 발광 시간 또는 누적 사용 시간에 따라 상기 서스테인 기간에 인가되는 서스테인 펄스의 상승 기간의 길이를 설정하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  26. 제25항에 있어서, 상기 누적 발광 시간 또는 누적 사용 시간에 따라 상기 서스테인 기간에 인가되는 서스테인 펄스의 상승 기간의 길이를 짧게 하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  27. 제25항에 있어서, 상기 서스테인 펄스의 상승 기간이 소정 기간 이상인 경우에, 상기 서스테인 펄스의 상승 기간에 있어서 제1 방전이 일어나고, 상기 서스테인 펄스의 상승 기간의 종료 후 제2 방전이 일어나는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  28. 입력 영상 신호의 1 필드의 표시 기간을 어드레스 기간과서스테인 기간을 포함하는 복수의 서브필드로 구성하여 화상 표시를 행하는 플라즈마 디스플레이 패널의 구동 방법에 있어서,
    플라즈마 디스플레이 패널의 온도에 따라 상기 서스테인 기간에 인가되는 서스테인 펄스의 상승 기간의 길이를 설정하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  29. 제28항에 있어서, 플라즈마 디스플레이 패널의 온도에 따라 상기 서스테인 기간에 인가되는 서스테인 펄스의 상승 기간의 길이를 짧게 하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  30. 제28항에 있어서, 상기 서스테인 펄스의 상승 기간이 소정 기간 이상인 경우에는, 서스테인 펄스의 상승 기간에 있어서 제1 방전이 일어나고, 서스테인 펄스의 상승 기간의 종료 후 제2 방전이 일어나는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
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