KR20070045712A - 전자 방출 표시 디바이스 - Google Patents

전자 방출 표시 디바이스 Download PDF

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KR20070045712A
KR20070045712A KR1020050102283A KR20050102283A KR20070045712A KR 20070045712 A KR20070045712 A KR 20070045712A KR 1020050102283 A KR1020050102283 A KR 1020050102283A KR 20050102283 A KR20050102283 A KR 20050102283A KR 20070045712 A KR20070045712 A KR 20070045712A
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류경선
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Abstract

스페이서에 대전된 전자 또는 정공을 효과적으로 제거하고 기계적인 고정성도 확보하는 것이 가능하도록, 소정의 간격을 두고 서로 대향 배치되는 제1기판 및 제2기판과, 제1기판 위에 형성되고 적어도 2개 이상의 전극과 제2기판을 향하여 실제 전자가 방출되는 전자방출부로 구성된 다수의 전자 방출 유닛과, 제1기판과 대향하는 제2기판의 대향면에 형성되고 제1기판의 전자 방출 유닛에서 방출된 전자에 의해 발광하는 발광 유닛과, 제1기판과 상기 제2기판 사이에 배치되고 제1기판과 제2기판에 접하는 상면 및/또는 하면에는 다수의 요철이 형성되며 도전성 페이스트를 이용하여 고착 설치되는 복수의 스페이서를 포함하는 전자 방출 표시 디바이스를 제공한다.
전자 방출 표시 디바이스, 스페이서, 요철, 표면거칠기, 대전, 제거, 도전성 페이스트

Description

전자 방출 표시 디바이스 {Electron Emission Display Device}
도 1은 본 발명에 따른 전자 방출 표시 디바이스의 일실시예를 나타내는 부분확대 사시도이다.
도 2는 본 발명에 따른 전자 방출 표시 디바이스의 일실시예를 나타내는 부분확대 단면도이다.
도 3은 본 발명에 따른 전자 방출 표시 디바이스의 일실시예에 있어서 스페이서의 접합면을 나타내는 부분확대 사시도이다.
도 4는 본 발명에 따른 전자 방출 표시 디바이스의 다른 실시예를 나타내는 부분확대 단면도이다.
도 5는 본 발명에 따른 전자 방출 표시 디바이스의 다른 실시예를 나타내는 부분확대 평면도이다.
본 발명은 전자 방출 표시 디바이스에 관한 것으로서, 보다 상세하게는 스페이서의 상면과 하면에 요철을 형성하여 기판과의 접촉면적을 증대시키므로 스페이서의 접촉 저항을 최소화하고 기계적인 고정성도 확보하는 것이 가능한 전자 방출 표시 디바이스에 관한 것이다.
일반적으로 전자 방출 디바이스는 전자원의 종류에 따라 열음극(hot cathode)을 이용하는 방식과 냉음극(cold cathode)을 이용하는 방식으로 분류할 수 있다.
여기서, 냉음극을 이용하는 방식의 전자 방출 디바이스로는 전계 방출 어레이(field emitter array; FEA)형, 표면 전도 에미션(surface-conduction emission; SCE)형, 금속-절연층-금속(metal-insulator-metal; MIM)형 및 금속-절연층-반도체(metal-insulator-semiconductor; MIS)형 등이 알려져 있다.
상기 MIM형과 MIS형 전자 방출 디바이스는 각각 금속/절연층/금속(MIM)과 금속/절연층/반도체(MIS) 구조로 이루어진 전자방출부를 구비하며, 절연층을 사이에 두고 위치하는 두 금속 또는 금속과 반도체 사이에 전압을 인가할 때 높은 전자 전위를 갖는 금속 또는 반도체로부터 낮은 전자 전위를 갖는 금속쪽으로 전자가 이동 및 가속되면서 방출되는 원리를 이용한다.
상기 SCE형 전자 방출 디바이스는 기판 위에 이격되어 배치된 제1전극과 제2전극 사이에 도전 박막을 형성하고 이 도전 박막에 미세 균열을 제공함으로써 전자방출부를 형성하며, 제1전극 및 제2전극에 전압을 인가하여 도전 박막의 표면으로부터 전류가 흐를 때 전자방출부로부터 전자가 방출되는 원리를 이용한다.
그리고 상기 FEA형 전자 방출 디바이스는 일 함수(work function)가 낮거나 종횡비가 큰 물질을 전자원으로 사용할 경우 진공 중에서 전계에 의해 쉽게 전자가 방출되는 원리를 이용한 것으로서, 몰리브덴(Mo) 또는 실리콘(Si) 등을 주 재질로 하는 선단이 뾰족한 팁 구조물로 전자방출부를 형성하거나, 카본계 물질을 이용하여 전자방출부를 형성한 예가 개발되고 있다.
종래 전자 방출 표시 디바이스는 적용하는 전자 방출 디바이스의 종류에 따라 세부적인 구조는 상이하지만, 공통적으로 밀봉재에 의해 상호 접합되어 진공 용기를 구성하는 제1기판 및 제2기판과, 제1기판 위에 형성되는 전자방출부 및 전자방출부의 전자 방출을 제어하는 구동 전극들과, 제2기판 중 제1기판과의 대향면에 형성되는 형광층들 및 전자방출부에서 방출된 전자들이 형광층을 향해 양호하게 가속되도록 하는 애노드전극을 포함하며, 소정의 발광 또는 표시 작용을 한다.
또한, 상기 전자 방출 표시 디바이스는 제1기판과 제2기판 사이에 배치되는 스페이서들을 포함한다. 스페이서들은 진공 용기에 가해지는 압축력을 지지하여 진공 용기의 변형과 파손을 억제하며, 제1기판과 제2기판의 간격을 일정하게 유지시키는 역할을 한다. 이때 스페이서들은 제2기판 상의 발광 영역인 형광층을 침범하지 않도록 각 형광층 사이에 위치하는 비발광 영역인 흑색층에 대응하여 배치된다.
종래에는 상기 스페이서의 고정을 위해서 제1기판 및/또는 제2기판에 지지구조를 형성하므로, 조립공정이 복잡하고 추가적인 공정을 필요로 한다.
그리고 전자방출부에서 방출된 전자들 중 일부가 스페이서 표면에 충돌하게 되며, 전자를 제공받은 스페이서는 구성 재료에 따라 그 표면이 대전된다. 이에 따라 스페이서 주위를 지나는 전자빔 경로를 왜곡시키기 때문에, 스페이서 주위의 표시 균일도가 저하되고, 의도하지 않은 형광체가 발광하여 화면 품질이 저하되는 문제가 있다.
본 발명의 목적은 상기와 같은 문제점을 해소하기 위한 것으로서, 스페이서에 대전된 전자 또는 정공을 제1기판 및/또는 제2기판과의 전기적인 접촉을 통하여 제거할 수 있도록 스페이서의 상면과 하면에 요철을 형성하므로 기판과의 접촉면적을 증가시켜 접촉저항을 최소화하고 기계적인 고정성도 확보하는 것이 가능한 전자 방출 표시 디바이스를 제공하기 위한 것이다.
본 발명에 따른 전자 방출 표시 디바이스는 소정의 간격을 두고 서로 대향 배치되는 제1기판 및 제2기판과, 상기 제1기판 위에 형성되고 적어도 2개 이상의 전극과 제2기판을 향하여 실제 전자가 방출되는 전자방출부로 구성된 다수의 전자 방출 유닛과, 상기 제1기판과 대향하는 제2기판의 대향면에 형성되고 제1기판의 전자 방출 유닛에서 방출된 전자에 의해 발광하는 발광 유닛과, 상기 제1기판과 상기 제2기판 사이에 배치되고 상기 제1기판과 제2기판에 접하는 상면 및/또는 하면에는 다수의 요철이 형성되는 복수의 스페이서를 포함한다.
상기 스페이서는 도전성 페이스트를 이용하여 제1기판 및 제2기판에 고착된다.
다음으로 본 발명에 따른 전자 방출 표시 디바이스의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도 1∼도 3은 본 발명에 따른 전자 방출 표시 디바이스의 일실시예로서 FEA형 전자 방출 소자를 전자 방출 유닛에 포함하는 경우를 나타내며, 도 4∼도 5는 본 발명에 따른 전자 방출 표시 디바이스의 다른 실시예로서 SCE형 전자 방출 소자를 전자 방출 유닛에 포함하는 경우를 나타낸다.
먼저 본 발명에 따른 전자 방출 표시 디바이스의 일실시예는 도 1 및 도 2에 나타낸 바와 같이, 소정의 간격을 두고 서로 평행하게 대향 배치되는 제1기판(2)과 제2기판(4)을 포함한다.
상기 제1기판(2)과 제2기판(4)의 가장자리에는 도면에 나타내지 않았지만, 밀봉부재(프리트, 사이드글래스 등)가 배치되어 제1기판(2) 및 제2기판(4)과 함께 진공의 내부 공간을 형성한다.
상기 제1기판(2)의 제2기판(4)과의 대향면에는 제2기판(4)을 향해 전자를 방출하는 전자 방출 유닛(10)이 제공되고, 제2기판(4)의 제1기판(2)과의 대향면에는 상기 전자 방출 유닛(10)에서 방출된 전자에 의해 가시광을 방출하여 소정의 발광 또는 표시를 행하는 발광 유닛(20)이 제공된다.
상기 전자 방출 유닛(10)은 도 1 및 도 2에 나타낸 바와 같이, 상기 제1기판(2) 위에 스트라이프 패턴으로 배열되어 형성되는 복수의 캐소드전극(12)과, 상기 캐소드전극(12)을 덮으면서 제1기판(2) 전체에 걸쳐서 형성되는 절연층(13)과, 상기 절연층(13) 위에 상기 캐소드전극(12)과 직교하는 방향으로 배열되어 스트라이프 패턴으로 형성되는 게이트전극(14)을 포함하여 이루어진다.
상기에서 캐소드전극(12)과 게이트전극(14)의 교차 영역이 화소 영역으로 정의되고, 상기 캐소드전극(12) 위로 각 화소 영역마다 전자방출부(16)가 형성된다.
상기 절연층(13)과 게이트전극(14)에는 각 전자방출부(16)를 형성하기 위한 개구부(13a), (14a)가 형성되어 제1기판(2) 상에 전자방출부(16)가 노출되도록 한다.
상기 전자방출부(16)의 평면 형상과 화소 영역당 개수 및 배열 형태 등은 다양하게 변형하여 실시하는 것이 가능하다.
상기 전자방출부(16)는 진공 중에서 전계가 가해지면 전자를 방출하는 물질들, 가령 카본계 물질 또는 나노미터 사이즈 물질로 이루어진다.
상기 전자방출부(16)는 탄소나노튜브, 흑연, 흑연 나노파이버, 다이아몬드, 다이아몬드상 카본, C60 및 실리콘 나노와이어 중 어느 하나 또는 이들을 조합하여 사용하는 것이 가능하다.
상기 전자방출부(16)의 형성방법으로는 직접 성장, 스크린 인쇄, 화학기상증착 또는 스퍼터링 등을 모두 적용할 수 있다.
상기에서 캐소드전극(12)과 게이트전극(14)은 구동전극으로서 화소별 온/오프와 전자 방출량을 제어한다. 즉, 캐소드전극(12)과 게이트전극(14) 중 어느 한 전극에는 주사 신호 전압이 인가되고, 다른 한 전극에는 주사 신호 전압과 수 내지 수십 볼트의 전압 차를 갖는 데이터 신호 전압이 인가된다. 이에 따라, 상기 캐소드전극(12)과 게이트전극(14) 사이의 전압 차가 임계값 이상인 화소에서는 전자방출부(16) 주위에 전계가 형성되고, 이로부터 전자가 방출된다.
상기에서는 게이트전극(14)이 캐소드전극(12) 상부에 위치하는 것으로 설명하였지만, 캐소드전극(12)과 게이트전극(14)은 그 위치를 바꾸어 형성하는 것도 가 능하다. 이 경우, 전자방출부는 캐소드전극의 측면과 접촉하며 절연층 위에 형성될 수 있고, 게이트전극과 전기적으로 연결되는 대향전극이 캐소드전극 사이에서 전자방출부와 이격되어 위치할 수 있다. 상기 대향전극은 게이트전극의 전계를 절연층 위로 끌어올려 전자방출부 주위에 강한 전계가 형성되도록 하는 역할을 한다.
그리고 도 1 및 도 2에 나타낸 바와 같이, 상기 게이트전극(14)과 절연층(13) 위에 절연층(30)과 집속전극(40)을 형성한다.
상기 절연층(30)과 집속전극(40)에도 전자빔 통과를 위하여 상기 전자방출부(16)에 대응하여 각각 개구부(35), (45)를 형성한다.
상기 집속전극(40)은 전자빔의 진행 경로를 제어하는 전극으로, 수∼수십V의 (-)직류 전압을 인가받아 개구부(45)를 통과하는 전자들에 척력을 작용시키는 것에 의하여 개구부(45)를 통과하는 전자들을 집속시키는 역할을 담당한다. 상기 집속전극(40)은 제2게이트전극이라고도 한다.
상기 절연층(30)과 집속전극(40)의 개구부(35), (45)는 화소 영역당 하나씩 대응하여 형성하는 것도 가능하고, 이 경우에는 집속전극(40)이 하나의 화소 영역에서 방출되는 전자들을 포괄적으로 집속시키게 된다.
그리고 도 1 및 도 2에 나타낸 바와 같이, 제1기판(2)에 대향하는 제2기판(4)의 일면에는 형광층(22)과 더불어 각 형광층(22) 사이에 위치하여 화면의 콘트라스트를 높이는 흑색층(24)을 형성한다.
상기 형광층(22)과 흑색층(24) 위로는 알루미늄과 같은 금속막으로 이루어진 애노드전극(26)을 형성한다.
상기 형광층(22)은 상기 제1기판(2)의 캐소드전극(12)과 대응하여 스트라이프 패턴으로 형성하는 것도 가능하고, 도면에 나타내지 않았지만 상기 형광층(22)을 제1기판(2)의 게이트전극(14)과 대응하여 스트라이프 패턴으로 형성하는 것도 가능하다.
상기 흑색층(24)은 형광층(22) 사이에 스트라이프 패턴으로 형성한다.
상기 애노드전극(26)은 외부로부터 전자빔 가속에 필요한 고전압(대략 수백∼수천V의 (+)직류 전압)을 인가받으며, 상기 형광층(22)에서 방사된 가시광 중 제1기판(2)을 향해 방사되는 가시광을 다시 제2기판(4)쪽으로 반사시켜 화면의 휘도를 높이는 역할도 담당한다.
그리고 도면에 나타내지 않았지만, 애노드전극을 제2기판(4) 일면에 먼저 형성하고, 애노드전극 위로 형광층과 흑색층을 형성하는 것도 가능하다. 이 때 애노드전극은 형광층에서 방사된 가시광을 투과시킬 수 있도록 ITO(indium tin oxide)와 같은 투명 도전막으로 형성한다.
상기와 같이 이루어지는 애노드전극(26), 형광층(22)과 흑색층(24)은 함께 발광 유닛(20)을 구성한다.
그리고 도 1 및 도 2에 나타낸 바와 같이, 상기 제1기판(2)과 제2기판(4) 사이에는 다수의 스페이서(50)가 설치되어 제1기판(2)과 제2기판(4) 사이의 간격을 일정하게 유지시킨다. 상기 스페이서(50)는 상기 형광층(22)을 침범하지 않도록 각 형광층(22) 사이에 위치하는 흑색층(24)에 대응하여 위치시키는 것이 바람직하다.
상기 스페이서(50)의 상기 제1기판(2)과 접하는 하면 및/또는 상기 제2기판(4)과 접하는 상면에는 도 3에 나타낸 바와 같이, 다수의 요철이 형성된다.
상기 스페이서(50)의 상면 및/또는 하면에 형성되는 요철은 톱니형상, 물결형상, 엠보싱형상 등 다양한 형상으로 형성하는 것이 가능하고, 표면거칠기가 100S 이상을 유지하도록 거친다듬질가공을 행하는 정도로 형성하는 것도 가능하다.
상기 스페이서(50)는 도전성 페이스트(58)를 이용하여 상기 제1기판(2) 및 제2기판(4)에 고착 설치된다.
상기와 같이 스페이서(50)의 상면 및/또는 하면에 요철을 형성하면, 스페이서(50)와 도전성 페이스트(58) 사이의 접촉면적이 증대되어 접착력이 증가되고, 기계적인 고정성이 확보된다. 또한 스페이서(50)의 상면 및/또는 하면에 요철을 형성하면, 상기 제1기판(2) 또는 제2기판(4)에 스페이서(50)를 장착하는 과정에서 평평한 평면(표면 거칠기가 100S 미만으로 작은 평면)인 경우에 비하여 표면거칠기에 따른 물리적인 접촉력이 향상되어 장착이 용이하게 이루어지고, 장착 위치의 유지도 보다 더 확실하게 유지된다.
그리고 상기 스페이서(50)의 상면 및/또는 하면에 요철을 형성하면, 도전성 페이스트(58)와의 사이에 접촉면적이 증대되어 접촉저항이 크게 감소하여 최소화되고, 스페이서(50)에 대전된 전하가 보다 용이하게 도전성 페이스트(58)를 통하여 상기 제1기판(2) 및/또는 제2기판(4)으로 흐르게 되어 효과적으로 제거된다.
상기에서 스페이서(50)의 상면 및/또는 하면의 표면거칠기가 100S 미만으로 유지되는 경우에는 기계적인 고정성이 충분하게 확보되지 않게 되며, 물리적인 접 촉력의 향상도 기대할 수 없게 된다.
상기 스페이서(50)는 벽체형상 이외에도 사각기둥형상, 십자기둥형상, 원기둥형상 등의 다양한 형상으로 형성하는 것이 가능하다.
상기와 같이 구성되는 본 발명에 따른 전자 방출 표시 디바이스의 일실시예는, 상기 캐소드전극(12)과 게이트전극(14) 사이의 전압 차에 의해 전자방출부(16)로부터 전자가 방출되고, 방출된 전자는 애노드전극(26)에 인가된 고전압에 이끌려 대응하는 화소의 형광층(22)에 충돌하여 이를 발광시키는 과정들을 통해 소정의 발광 또는 표시 작용을 행한다.
상기 과정에서 전자방출부(16)에서 방출된 전자 중 일부가 집속전극(40)의 집속 작용에도 불구하고 대응하는 화소의 형광층(22)을 향해 직진하지 못하고 퍼지며, 그 일부가 스페이서(50)에 충돌하게 된다. 그러나 스페이서(50)에 충돌한 전자는 도전성 페이스트(58)를 통해 제1기판(2) 및/또는 제2기판(4)으로 흘러나가 제거되고, 스페이서(50) 표면은 대전된 상태가 해소된다.
따라서, 본 실시예의 전자 방출 표시 디바이스는 스페이서(50)가 대전되는 것을 억제하여 스페이서(50) 주위로 전자빔 왜곡이 발생하지 않으며, 그 결과 스페이서(50) 주위의 시인성과 표시 균일도를 높일 수 있다.
그리고 본 발명에 따른 전자 방출 표시 디바이스의 다른 실시예는 도 4 및 도 5에 나타낸 바와 같이, 소정의 간격을 두고 대향 배치되는 제1기판(2) 및 제2기판(4)과, 상기 제1기판(2) 상에 소정의 간격을 두고 서로 대향하여 형성되는 제1전극(72) 및 제2전극(74)과, 상기 제1전극(72) 및 제2전극(74)에 연결되어 형성되는 전자방출부(78)와, 상기 제2기판(4) 상에 형성되는 애노드전극(26)과, 상기 애노드전극(26)의 일면에 소정의 패턴으로 형성되는 형광막(22)과, 절연층(30)을 사이에 두고 상기 제1기판(2)의 제1전극(72) 및 제2전극(74) 위에 형성되고 상기 전자방출부(78)에서 방출된 전자빔이 통과하는 개구부(45)가 소정의 패턴으로 배열되어 형성되는 집속전극(40)과, 상기 집속전극(40)과 절연층(30)에 형성되는 조립구멍(42), (32)에 한쪽 끝부분이 삽입되어 지지되고 상기 제1기판(2)과 제2기판(4) 사이에 설치되는 스페이서(50)를 포함하여 이루어진다.
상기 제1전극(72)과 제2전극(74)은 상기 제1기판(2)의 동일 평면상에 형성된다.
상기에서 제1전극(72) 및 제2전극(74)에는 각각 표면의 일부를 덮으면서 서로 근접하도록 제1도전박막(73) 및 제2도전박막(75)을 형성하고, 상기 전자방출부(78)는 서로 근접하여 형성되는 상기 제1도전박막(73)과 제2도전박막(75) 사이에 상기 제1도전박막(73) 및 제2도전박막(75)과 연결되어 형성된다. 따라서 상기 전자방출부(78)는 제1도전박막(73) 및 제2도전박막(75)을 통하여 상기 제1전극(72) 및 제2전극(74)에 전기적으로 연결된다.
상기에서 제1전극(72) 및 제2전극(74)에 각각 전압을 인가하면, 제1도전박막(73)과 제2도전박막(75)을 통하여 작은 면적의 박막으로 형성되는 전자방출부(78)의 표면과 수평으로 전류를 흐르면서 표면전도형 전자 방출이 이루어진다.
상기 제1전극(72)과 제2전극(74) 사이의 간격은 대략 수십nm~수백㎛ 정도의 범위에서 설정한다.
상기 제1전극(72) 및 제2전극(74)은 전기적으로 도전성을 가진 다양한 재료가 사용가능하며, 니켈(Ni), 크롬(Cr), 금(Au), 몰리브덴(Mo), 텅스텐(W), 백금(Pt), 티탄(Ti), 알루미늄(Al), 구리(Cu), 팔라듐(Pd), 은(Ag) 등의 금속 및 그 합금, 금속산화물로 이루어지는 인쇄도체 및 ITO 등의 투명전극 등이 모두 사용가능하다.
상기 제1도전박막(73) 및 제2도전박막(75)은 니켈(Ni), 금(Au), 백금(Pt), 팔라듐(Pd) 등의 도전성 재료를 이용한 미립자 박막으로 형성한다.
상기 전자방출부(78)는 흑연형 탄소나 탄소화합물 등으로 형성하는 것이 바람직하다. 또 상기 전자방출부(78)는 상기한 일실시예와 마찬가지로, 그라파이트, 다이아몬드, 다이아몬드상 카본, 카본 나노튜브, C60 등에서 선정하여 단독으로 또는 2종 이상을 조합하여 형성하는 것도 가능하다.
상기한 다른 실시예에 있어서도 상기한 구성 이외에는 상기한 일실시예와 마찬가지의 구성으로 실시하는 것이 가능하므로 상세한 설명은 생략한다.
상기에서는 본 발명에 따른 전자 방출 표시 디바이스의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고, 이 또한 본 발명의 범위에 속한다.
상기와 같이 이루어지는 본 발명에 따른 전자 방출 표시 디바이스에 의하면, 스페이서의 상면 및/또는 하면에 다수의 요철을 형성하므로, 스페이서와 도전성 페이스트와의 접촉 면적이 증대되어 접촉 저항이 최소화되고, 스페이서에 대전된 전하가 보다 용이하게 제거된다. 따라서 스페이서의 대전으로 인한 전자빔 경로 왜곡과 화질 저하를 예방하는 것이 가능하다.
그리고 본 발명에 따른 전자 방출 표시 디바이스에 의하면, 제1기판 및 제2기판과의 접합면인 스페이서의 상면 및/또는 하면의 표면거칠기가 거칠게 형성되므로, 물리적인 접촉력이 향상되고 구조적인 요철에 따른 기계적인 고정성이 확보된다. 따라서 스페이서의 고정이 보다 확실하게 유지된다.

Claims (4)

  1. 소정의 간격을 두고 서로 대향 배치되는 제1기판 및 제2기판과,
    상기 제1기판 위에 형성되고 2개 이상의 전극과 제2기판을 향하여 실제 전자가 방출되는 전자방출부로 구성된 다수의 전자 방출 유닛과,
    상기 제2기판에 형성되고 제1기판의 전자 방출 유닛에서 방출된 전자에 의해 발광하는 발광 유닛과,
    상기 제1기판과 상기 제2기판 사이에 배치되고 상면 또는 하면에 다수의 요철이 형성되는 복수의 스페이서를 포함하는 전자 방출 표시 디바이스.
  2. 청구항 1에 있어서,
    상기 스페이서의 상면 또는 하면에 형성되는 요철은 톱니형상, 물결형상, 엠보싱형상에서 선택하여 형성하는 전자 방출 표시 디바이스.
  3. 청구항 1에 있어서,
    상기 스페이서의 상면 또는 하면에 형성되는 요철은 100S 이상의 표면거칠기를 유지하도록 거친다듬질가공을 행하여 형성하는 전자 방출 표시 디바이스.
  4. 청구항 1에 있어서,
    상기 스페이서는 도전성 페이스트를 이용하여 상기 제1기판 및 제2기판에 고 착 설치되는 전자 방출 표시 디바이스.
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