KR20070042390A - Driving circuit of plasma display panel capable of reducing electro-magnetic wave interference - Google Patents

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Abstract

본 발명은 플라즈마 디스플레이 패널의 구동 회로에 관한 것으로서, 해결하고자 하는 기술적 과제는 플라즈마 디스플레이 패널로부터 발생하는 전자기파 장애 현상을 감소시키는데 있다.The present invention relates to a driving circuit of a plasma display panel, and the technical problem to be solved is to reduce the electromagnetic interference caused from the plasma display panel.

이를 위해 본 발명에 의한 해결 방법의 요지는 유지 전압이 플라즈마 디스플레이 패널 전극에 인가되도록 하거나, 플라즈마 디스플레이 패널 전극을 접지시키거나, 캐패시터로부터의 전하가 플라즈마 디스플레이 패널에 공급되도록 하거나 또는 플라즈마 디스플레이 패널 전극으로부터 전하가 캐패시터에 회수되도록 하는 스위칭부에 임피던스 소자가 전기적으로 더 연결된 플라즈마 디스플레이 패널의 구동 회로가 개시된다.To this end, the gist of the solution according to the present invention is to allow a sustain voltage to be applied to the plasma display panel electrode, to ground the plasma display panel electrode, to allow the charge from the capacitor to be supplied to the plasma display panel electrode, or from the plasma display panel electrode. Disclosed is a driving circuit of a plasma display panel in which an impedance element is further electrically connected to a switching portion for allowing charge to be recovered to a capacitor.

이와 같이 하여 본 발명은 스위칭부의 임피던스 성분(예를 들면, 인덕턴스 성분)이 증가하게 됨으로써, 플라즈마 디스플레이 패널로부터 방사되는 전자기파를 전자기파 인증의 기준 미만으로 낮출 수 있게 된다.In this manner, the present invention increases the impedance component (for example, inductance component) of the switching unit, so that the electromagnetic waves emitted from the plasma display panel can be lowered below the standard for electromagnetic wave authentication.

플라즈마 디스플레이 패널, 구동 회로, 유지, 주사, 어드레스, 전자기파 Plasma display panel, driving circuit, holding, scanning, address, electromagnetic wave

Description

전자기파 장애를 줄일 수 있는 플라즈마 디스플레이 패널의 구동 회로{Driving circuit of plasma display panel capable of reducing electro-magnetic wave interference}Driving circuit of plasma display panel capable of reducing electromagnetic interference disturbance of reducing electro-magnetic wave interference

도 1a는 일반적인 플라즈마 디스플레이 패널의 구동 회로중 유지 구동부의 구성을 도시한 회로도이고, 도 1b는 유지 구동부의 유지 기간 동작을 도시한 타이밍 챠트이다.FIG. 1A is a circuit diagram showing the structure of a sustain driver in a driving circuit of a general plasma display panel, and FIG. 1B is a timing chart showing the sustain period operation of the sustain driver.

도 2는 본 발명의 일실시예에 의한 유지 구동부를 이용한 플라즈마 디스플레이 패널의 일부 사시도이다.2 is a partial perspective view of a plasma display panel using a sustain driver according to an exemplary embodiment of the present invention.

도 3은 본 발명의 일실시예에 의한 유지 구동부를 이용한 플라즈마 디스플레이 패널의 전극 배열도이다.3 is an electrode array diagram of a plasma display panel using a sustain driver according to an exemplary embodiment of the present invention.

도 4는 본 발명의 일실시예에 의한 유지 구동부를 이용한 플라즈마 디스플레이 패널의 개략적인 개념도이다.4 is a schematic conceptual view of a plasma display panel using a sustain driver according to an embodiment of the present invention.

도 5는 본 발명의 일실시예에 의한 유지 구동부를 이용한 플라즈마 디스플레이 패널의 주사 전극 및 유지 전극의 구동 전압을 도시한 타이밍 챠트이다.FIG. 5 is a timing chart showing driving voltages of a scan electrode and a sustain electrode of the plasma display panel using the sustain driver according to an exemplary embodiment of the present invention.

도 6은 본 발명의 일실시예에 의한 유지 구동부의 구성을 도시한 회로도이다.6 is a circuit diagram showing the configuration of a holding driver according to an embodiment of the present invention.

도 7은 도 6에 도시된 회로에 의해 공진 주파수가 30MHz 이하로 작아짐을 표 시한 그래프이다.FIG. 7 is a graph showing that the resonance frequency is reduced to 30 MHz or less by the circuit shown in FIG. 6.

도 8은 본 발명의 다른 실시예에 의한 유지 구동부의 구성을 도시한 회로도이다.Fig. 8 is a circuit diagram showing the configuration of a holding driver according to another embodiment of the present invention.

도 9는 도 8에 도시된 회로에 의해 유지 기간 동안의 동작을 도시한 타이밍 챠트이다.FIG. 9 is a timing chart showing operation during the sustain period by the circuit shown in FIG.

도 10은 본 발명의 다른 실시예에 의한 유지 구동부의 구성을 도시한 회로도이다.Fig. 10 is a circuit diagram showing the configuration of a holding driver according to another embodiment of the present invention.

도 11은 본 발명의 다른 실시예에 의한 유지 구동부의 구성을 도시한 회로도이다.Fig. 11 is a circuit diagram showing the structure of a holding driver according to another embodiment of the present invention.

도 12는 본 발명의 다른 실시예에 의한 유지 구동부의 구성을 도시한 회로도이다.12 is a circuit diagram showing the configuration of a sustain driver according to another embodiment of the present invention.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

100,200,300,400,500; 본 발명에 의한 구동 회로100,200,300,400,500; Drive circuit according to the present invention

Cp; 플라즈마 디스플레이 패널 전극의 패널 용량Cp; Panel capacitance of plasma display panel electrode

Cr; 캐패시터Cr; Capacitor

L; 인덕터L; Inductor

110,210,310,410,510; 스위칭부110,210,310,410,510; Switching unit

본 발명은 플라즈마 디스플레이 패널의 구동 회로에 관한 것으로서, 보다 상세히는 전자기파 장애를 줄일 수 있는 플라즈마 디스플레이 패널의 구동 회로에 관한 것이다.The present invention relates to a driving circuit of a plasma display panel, and more particularly to a driving circuit of a plasma display panel that can reduce electromagnetic interference.

일반적으로 플라즈마 디스플레이 패널은 주사 전극 및 유지 전극이 유전체층으로 덮인 채 전면 기판에 형성되고, 또한 어드레스 전극은 다른 유전체층으로 덮인 채 배면 기판에 형성된다. 이러한 플라즈마 디스플레이 패널의 표시 동작을 위해 상기 주사 전극과 어드레스 전극 또는 주사 전극과 유지 전극 사이에는 소정 전압이 인가되는데, 각 전극 사이에는 유전체층이 형성되어 있음으로써, 상기 플라즈마 디스플레이 패널을 하나의 커다란 용량성 부하로 볼 수 있다. 이러한 용량성 부하를 구동시키는 구동 회로로서, 예를 들면 플라즈마 디스플레이 패널의 유지 전극을 구동시키는 유지 구동부가 알려져 있다.In general, a plasma display panel is formed on a front substrate with a scan electrode and a sustain electrode covered with a dielectric layer, and an address electrode is formed on a rear substrate with another dielectric layer. For the display operation of the plasma display panel, a predetermined voltage is applied between the scan electrode and the address electrode or between the scan electrode and the sustain electrode. A dielectric layer is formed between the electrodes to form the plasma display panel as one large capacitive material. It can be seen as a load. As a driving circuit for driving such a capacitive load, for example, a sustain driver for driving a sustain electrode of a plasma display panel is known.

도 1a를 참조하면, 일반적인 플라즈마 디스플레이 패널의 구동 회로중 전력 회수 회로를 갖는 유지 구동부의 일례가 도시되어 있고, 도 1b를 참조하면 유지 구동부의 유지 기간 동작이 타이밍 챠트로서 도시되어 있다.Referring to FIG. 1A, an example of a sustain driver having a power recovery circuit is shown in a driving circuit of a general plasma display panel. Referring to FIG. 1B, a sustain period operation of the sustain driver is shown as a timing chart.

먼저 도 1a에 도시된 바와 같이 일반적인 유지 구동부(100')는 캐패시터(C11), 인덕터(L11), 다수의 스위치(SW11,SW12,SW21,SW22) 및 다수의 다이오드(D11,D12)를 포함한다. 스위치(SW11)는 전원 단자(V1)와 노드(N11) 사이에 접속되고, 스위치(SW12)는 노드(N11)와 접지 단자 사이에 접속되어 있다. 전원 단자(V1)에는 유지 전압(Vsus)이 인가된다. 노드(N11)에는 예를 들면 다수의 유지 전극이 접속된다. 도 1a에서는 상기 다수의 유지 전극과 접지 단자 사이에 위치되는 플라 즈마 디스플레이 패널을 패널 용량(Cp)으로 간략화하여 도시하였다. 캐패시터(C11)는 노드(N13)와 접지 단자 사이에 접속되어 있다. 노드(N13)와 노드(N12) 사이에는 스위치(SW21) 및 다이오드(D11)가 직렬로 접속되고, 노드(N12)와 노드(N13) 사이에는 다이오드(D12) 및 스위치(SW22)가 직렬로 접속되어 있다. 인덕터(L11)는 노드(N11)와 노드(N12) 사이에 접속되어 있다.First, as shown in FIG. 1A, the general sustain driver 100 ′ includes a capacitor C11, an inductor L11, a plurality of switches SW11, SW12, SW21, and SW22, and a plurality of diodes D11 and D12. . The switch SW11 is connected between the power supply terminal V1 and the node N11, and the switch SW12 is connected between the node N11 and the ground terminal. The sustain voltage Vsus is applied to the power supply terminal V1. For example, a plurality of sustain electrodes are connected to the node N11. In FIG. 1A, a plasma display panel positioned between the plurality of sustain electrodes and the ground terminal is simplified and illustrated as a panel capacitance Cp. The capacitor C11 is connected between the node N13 and the ground terminal. The switch SW21 and the diode D11 are connected in series between the node N13 and the node N12, and the diode D12 and the switch SW22 are connected in series between the node N12 and the node N13. It is. The inductor L11 is connected between the node N11 and the node N12.

이어서 도 1b에 도시된 바와 같이 상기 노드(N11)의 전압과 스위치(SW11,SW12,SW21,SW22)는 다음과 같이 동작한다.Subsequently, as illustrated in FIG. 1B, the voltage of the node N11 and the switches SW11, SW12, SW21, and SW22 operate as follows.

먼저 기간 T1에 있어서, 소정 제어 회로에 의해 스위치(SW21)가 턴온되고, 스위치(SW11,SW12,SW22)는 턴오프된다. 그러면, 인덕터(L11) 및 패널 용량(Cp)에 의한 LC 공진에 의해 노드(N11)의 전압이 완만하게 상승한다.First, in the period T1, the switch SW21 is turned on by the predetermined control circuit, and the switches SW11, SW12, SW22 are turned off. Then, the voltage of the node N11 rises gently by LC resonance by the inductor L11 and the panel capacitance Cp.

이어서, 기간 T2에 있어서, 스위치(SW21)가 턴오프되고, 스위치(SW11)가 턴온된다. 그러면, 상기 노드(N11)의 전압이 급격하게 상승하고, 기간 T3에서는 노드(N11)의 전압이 유지 전압(Vsus)으로 고정된다. Next, in the period T2, the switch SW21 is turned off and the switch SW11 is turned on. Then, the voltage of the node N11 rises rapidly, and in the period T3, the voltage of the node N11 is fixed to the sustain voltage Vsus.

이어서, 기간 T4에 있어서, 소정 제어 회로에 의해 스위치(SW11)가 턴오프되고, 스위치(SW22)가 턴온된다. 그러면, 인덕터(L11) 및 패널 용량(Cp)에 의한 LC 공진에 의해 노드(N11)의 전압이 완만하게 하강한다.Next, in the period T4, the switch SW11 is turned off by the predetermined control circuit, and the switch SW22 is turned on. Then, the voltage of the node N11 falls gently by LC resonance by the inductor L11 and the panel capacitance Cp.

그후, 기간 T5에 있어서, 스위치(SW22)가 턴오프되고, 스위치(SW12)가 턴온된다. 따라서, 노드(N11)의 전압이 급격히 강하하여 접지 전위로 고정된다.Thereafter, in the period T5, the switch SW22 is turned off and the switch SW12 is turned on. Therefore, the voltage at the node N11 drops rapidly and is fixed at the ground potential.

이와 같은 동작을 유지 기간 동안 반복해서 수행하는 것에 의해, 다수의 유지 전극에 주기적인 유지 펄스(Psu)가 인가되는 것이다.By repeatedly performing such an operation during the sustain period, a periodic sustain pulse Psu is applied to the plurality of sustain electrodes.

이와 같이, 유지 펄스(Psu)의 상승 부분 및 하강 부분은 스위치(SW21) 또는 스위치(SW22)의 턴온 동작에 따른 기간 T1, T4의 LC 공진과, 스위치(SW11) 또는 스위치(SW12)의 턴온 동작에 따른 기간 T2, T5의 에지부(e1, e2)로 구성된다.In this way, the rising portion and the falling portion of the sustain pulse Psu are the LC resonance of the periods T1 and T4 according to the turn-on operation of the switch SW21 or the switch SW22, and the turn-on operation of the switch SW11 or the switch SW12. Edge portions e1 and e2 of the periods T2 and T5.

여기서, 상기와 같은 스위치(SW1,SW2,SW3,SW4)는 통상 스위칭 소자인 FET(전계효과트랜지스터)에 의해 구성되고, 주지된 바와 같이 모든 FET는 기생 용량으로서 드레인-소스 사이에 소정 용량을 갖고, 각 FET에 접속되는 배선 역시 소정 인덕턴스 성분을 갖고 있다. 따라서, 스위치(SW11) 등이 턴오프 상태에서 턴온 상태로 변화되거나 또는 턴온 상태에서 턴오프 상태로 변화될 때, 드레인-소스간 용량과 배선의 인덕턴스 성분에 의해 LC 공진이 발생하고, 이러한 LC 공진에 의해 불필요한 전자기파가 방출된다.Here, the switches SW1, SW2, SW3, and SW4 as described above are usually constituted by FETs (field effect transistors), which are switching elements, and as is well known, all FETs have a predetermined capacitance between drain and source as parasitic capacitance. The wirings connected to the respective FETs also have a predetermined inductance component. Therefore, when the switch SW11 or the like is changed from the turn-off state to the turn-on state or from the turn-on state to the turn-off state, LC resonance occurs due to the drain-source capacitance and the inductance component of the wiring. By this, unnecessary electromagnetic waves are emitted.

물론, 상기한 각 다이오드(D11,D12)에도 기생 용량으로서 애노드-캐소드 사이에 용량을 갖고, 각 다이오드에 접속된 배선에도 인덕턴스 성분이 존재한다. 따라서, 스위치(SW11) 등이 턴오프 상태로부터 턴온 상태로 변화될 때, 애노드-캐소드 사이의 용량과 배선의 인덕턴스 성분에 의해 LC 공진이 발생하고 , 이에 따라 불필요한 전자기파가 방출된다.Of course, each of the diodes D11 and D12 described above has a capacitance between the anode and the cathode as a parasitic capacitance, and an inductance component also exists in the wiring connected to each diode. Therefore, when the switch SW11 or the like is changed from the turn-off state to the turn-on state, LC resonance occurs due to the capacitance between the anode and the cathode and the inductance component of the wiring, and thus unnecessary electromagnetic waves are emitted.

더불어, 상기와 같은 FET의 드레인-소스 사이의 용량, 각 다이오드의 애노드-캐소드 용량, 그리고 각 배선의 인덕턴스 성분은 그 값이 매우 작기 때문에 LC 공진 주파수 공식(

Figure 112005058899592-PAT00001
)에 따라, 그 공진 주파수가 매우 높게 되고, 따라서 복사하는 전자기파의 주파수도 매우 높아진다.In addition, the capacitance between the drain-source of the FET, the anode-cathode capacity of each diode, and the inductance component of each wiring are very small.
Figure 112005058899592-PAT00001
), The resonant frequency is very high, and therefore the frequency of the electromagnetic waves to be radiated is also very high.

한편, 전자기파 인증 제도에 의한 전자기파 장애 규격에 의하면 대략 30MHz 이상의 전자기파를 복사하는 전자 기기에 대해서는 인증을 해주지 않도록 하고 있다. 따라서, 위와 같은 종래의 플라즈마 디스플레이 패널에 의하면 대략 30MHz 이상의 전자기파를 복사함으로써, 전자기파 인증을 획득하기 어렵고, 또한 위와 같은 전자기파 복사에 의해 다른 전자 기기가 오동작하거나 또는 악영향을 받는 단점이 있다.On the other hand, according to the electromagnetic interference standard by the electromagnetic certification system, the electronic equipment that radiates electromagnetic waves of approximately 30 MHz or more is not certified. Therefore, according to the conventional plasma display panel as described above, it is difficult to obtain electromagnetic wave certification by radiating electromagnetic waves of about 30 MHz or more, and other electronic devices may malfunction or be adversely affected by the electromagnetic wave radiation.

본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 전자기파 장애를 줄일 수 있는 플라즈마 디스플레이 패널의 구동 회로를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention is to overcome the above-mentioned conventional problems, and an object of the present invention is to provide a driving circuit of a plasma display panel which can reduce electromagnetic interference.

상기한 목적을 달성하기 위해 본 발명에 의한 전자기파 장애를 줄일 수 있는 플라즈마 디스플레이 패널의 구동 회로는 소정 용량을 갖는 플라즈마 디스플레이 패널 전극과, 상기 플라즈마 디스플레이 패널 전극에 접속된 캐패시터와, 상기 플라즈마 디스플레이 패널 전극, 캐패시터, 유지 전압 단자 및 접지 단자 사이에 접속되어, 상기 캐패시터로부터의 전하가 플라즈마 디스플레이 패널에 공급되도록 하거나, 플라즈마 디스플레이 패널 전극으로부터 전하가 캐패시터에 회수되도록 하거나, 유지 전압 단자로부터 유지 전압이 플라즈마 디스플레이 패널 전극에 인가되도록 하거나 또는 플라즈마 디스플레이 패널 전극을 접지시키는 스위칭부와, 상기 스위칭부에 연결되어 상기 스위칭부로부터 발생되는 공진 주파수를 낮추는 임피던스 소자를 더 포함할 수 있다.In order to achieve the above object, a plasma display panel driving circuit capable of reducing electromagnetic interference according to the present invention includes a plasma display panel electrode having a predetermined capacitance, a capacitor connected to the plasma display panel electrode, and the plasma display panel electrode. Is connected between a capacitor, a sustain voltage terminal and a ground terminal so that the charge from the capacitor is supplied to the plasma display panel, the charge is recovered from the plasma display panel electrode to the capacitor, or the sustain voltage is maintained from the sustain voltage terminal. And a switching unit configured to be applied to the panel electrode or to ground the plasma display panel electrode, and an impedance element connected to the switching unit to lower the resonance frequency generated from the switching unit. can do.

여기서, 상기 임피던스 소자는 소정 인덕턴스 성분을 갖는 인덕터일 수 있다. Here, the impedance element may be an inductor having a predetermined inductance component.

물론, 상기 임피던스 소자 예를 들면 인덕터의 인덕턴스 성분은 상기 스위칭부로부터 발생되는 LC 공진 주파수가 30MHz 이하가 되도록 조정될 수 있다.Of course, the inductance component of the impedance element, for example, the inductor, may be adjusted so that the LC resonance frequency generated from the switching unit is 30 MHz or less.

상기와 같이 하여 본 발명에 의한 전자기파 장애를 줄일 수 있는 플라즈마 디스플레이 패널의 구동 회로는 스위칭부에 소정 인덕턴스 성분을 갖는 임피던스 소자가 더 연결됨으로써, 스위칭부 자체의 인덕턴스 성분이 증가하게 된다. 따라서, LC 공진 주파수를 결정하는 인덕턴스 성분이 강제로 증가됨으로써, 결국 LC 공진 주파수를 전자기파 인증의 기준인 30MHz 미만으로 충분히 낮출 수 있게 된다.As described above, in the driving circuit of the plasma display panel capable of reducing the electromagnetic interference according to the present invention, an impedance element having a predetermined inductance component is further connected to the switching unit, thereby increasing the inductance component of the switching unit itself. Therefore, the inductance component for determining the LC resonant frequency is forcibly increased, so that the LC resonant frequency can be sufficiently lowered below 30 MHz, which is the standard for electromagnetic wave certification.

이하 본 발명에 따른 구동 회로의 일례로서, 플라즈마 디스플레이 패널에 이용되는 유지 구동부에 대하여 설명한다. 또한, 본 발명의 구동 회로는 용량성 부하를 구동하는 것이면 다른 장치에도 마찬가지로 적용할 수 있다. 예를 들면, 플라즈마 디스플레이 패널 외에도 액정 디스플레이 패널 및 일렉트로루미네슨스(electro luminescence) 디스플레이 패널 등의 구동 회로에 적용할 수 있을 것이다. 또한, 본 발명의 구동 회로를 플라즈마 디스플레이 패널에 이용하는 경우에는 AC형 또는 DC형중 어느 하나의 플라즈마 디스플레이 패널의 구동 회로에도 적용할 수 있고, 어드레스 전극, 유지 전극 및 주사 전극의 어느 하나의 구동 회로에도 적용할 수 있지만, 유지 전극 및 주사 전극의 구동 회로에 적합하게 이용할 수 있다.Hereinafter, as an example of the driving circuit according to the present invention, the holding driver used for the plasma display panel will be described. The driving circuit of the present invention can be similarly applied to other devices as long as it drives a capacitive load. For example, the present invention may be applied to a driving circuit such as a liquid crystal display panel and an electro luminescence display panel in addition to the plasma display panel. In addition, when the driving circuit of the present invention is used for a plasma display panel, the driving circuit of the present invention can be applied to any one of an AC type or a DC type plasma display panel, and to any one of an address electrode, a sustain electrode, and a scan electrode. Although applicable, it can use suitably for the drive circuit of a sustain electrode and a scanning electrode.

도 2를 참조하면, 본 발명의 일실시예에 의한 유지 구동부를 이용한 플라즈 마 디스플레이 패널의 일부 사시도가 도시되어 있다.2, there is shown a partial perspective view of the plasma display panel using the holding drive according to an embodiment of the present invention.

도시된 바와 같이 플라즈마 디스플레이 패널(10)은 전면 기판(11)에 유전층(12) 및 보호막(13)으로 덮인 주사 전극(14)과 유지 전극(15)이 쌍을 이루어 평행하게 설치되어 있다. 또한 배면 기판(16)에는 유전층(17)으로 덮인 다수의 어드레스 전극(18)이 형성되어 있다. 인접한 어드레스 전극(18)의 사이 사이에는 유전층(17) 위에 어드레스 전극(18)과 대략 평행하게 개방형 또는 폐쇄형 격벽(19)(도면에는 개방형 격벽이 도시됨)이 형성되어 있다. 또한, 유전층(17)의 표면 및 격벽(19)의 내벽에는 형광층(20)이 형성되어 있다. 전면 기판(11)과 배면 기판(16)은 주사 전극(14) 및 유지 전극(15)에 대해서 어드레스 전극(18)이 직교하도록 서로 대향되어 배치되어 있다. 상기 어드레스 전극(18)과, 쌍을 이루는 주사 전극(14) 및 유지 전극(15) 사이의 교차 영역에 소위 방전 셀(22)이 형성된다. 도면중 미설명 부호 21은 방전 공간을 나타낸다.As illustrated, the plasma display panel 10 is provided in parallel with the scan electrode 14 and the sustain electrode 15 covered with the dielectric layer 12 and the passivation layer 13 on the front substrate 11. In addition, a plurality of address electrodes 18 covered with the dielectric layer 17 are formed on the rear substrate 16. Between adjacent address electrodes 18, an open or closed partition wall 19 (open partition is shown in the figure) is formed on the dielectric layer 17 approximately parallel with the address electrode 18. In addition, the fluorescent layer 20 is formed on the surface of the dielectric layer 17 and the inner wall of the partition wall 19. The front substrate 11 and the rear substrate 16 are disposed to face each other such that the address electrode 18 is perpendicular to the scan electrode 14 and the sustain electrode 15. The so-called discharge cells 22 are formed in the intersection region between the address electrode 18 and the pair of scan electrodes 14 and sustain electrodes 15. In the figure, reference numeral 21 denotes a discharge space.

도 3을 참조하면, 본 발명의 일실시예에 의한 유지 구동부를 이용한 플라즈마 디스플레이 패널의 전극 배열도가 도시되어 있다.Referring to FIG. 3, an electrode array diagram of a plasma display panel using a sustain driver according to an exemplary embodiment of the present invention is shown.

도시된 바와 같이, 플라즈마 디스플레이 패널의 전극은 m×n의 매트릭스 형태를 한다. 예를 들면, 열방향으로 m개의 어드레스 전극(18)(A1,A2,...,Am-1,Am)이 배열되고, 행방향으로 n개의 주사 전극(14)(Y1,Y2,...,Yn-1,Yn) 및 유지 전극(15)(X1,X2,...,Xn-1,Xn)이 쌍을 이루며 배열될 수 있다. 도 3에 도시된 방전 셀(22)은 도 2에 도시된 방전 셀(22)과 대응되는 부분이다. 또한, 도 3에서 유지 전극(X1,X2,...,Xn-1,Xn)은 동일 전압 파형으로 동시에 구동되므로, 통상 모두 쇼트 될 수 있다.As shown, the electrodes of the plasma display panel have a matrix of m × n. For example, m address electrodes 18 (A1, A2, ..., Am-1, Am) are arranged in the column direction, and n scan electrodes 14 (Y1, Y2,... ., Yn-1, Yn and sustain electrodes 15 (X1, X2, ..., Xn-1, Xn) may be arranged in pairs. The discharge cell 22 shown in FIG. 3 is a portion corresponding to the discharge cell 22 shown in FIG. In addition, in Fig. 3, the sustain electrodes X1, X2, ..., Xn-1, Xn are driven simultaneously with the same voltage waveform, and therefore, all of them can usually be shorted.

도 4를 참조하면, 본 발명의 일실시예에 의한 유지 구동부를 이용한 플라즈마 디스플레이 패널의 개략적인 개념도가 도시되어 있다.4, a schematic conceptual diagram of a plasma display panel using a sustain driver according to an embodiment of the present invention is shown.

도시된 바와 같이 플라즈마 디스플레이 패널(10)은 제어부(70), 어드레스 구동부(80), 주사 구동부(90) 및 유지 구동부(100)(주사 구동부와 유지 구동부가 하나로 형성될 수도 있음)로 이루어질 수 있다. 상기 제어부(70)는 외부로부터 영상 신호를 수신하여 어드레스 신호를 어드레스 구동부(80)에 인가하고, 주사 신호를 주사 구동부(90)에 인가하며, 유지 신호를 유지 구동부(100)에 인가한다.As illustrated, the plasma display panel 10 may include a controller 70, an address driver 80, a scan driver 90, and a sustain driver 100 (the scan driver and the sustain driver may be formed as one). . The controller 70 receives an image signal from the outside, applies an address signal to the address driver 80, applies a scan signal to the scan driver 90, and applies a sustain signal to the sustain driver 100.

상기 어드레스 구동부(80)는 어드레스 신호를 수신하여 표시하고자 하는 방전 셀을 선택하기 위한 어드레스 신호를 해당 어드레스 전극에 출력한다. 물론, 이때 표시하고자 하는 방전 셀과 대응되는 주사 전극으로 주사 구동부가 소정 주사 신호를 출력한다. 이와 같이 하여 해당 어드레스 전극과 주사 전극에 각각 반대 극성의 벽전하가 축적된다.The address driver 80 receives an address signal and outputs an address signal for selecting a discharge cell to be displayed to the corresponding address electrode. Of course, the scan driver outputs a predetermined scan signal to the scan electrode corresponding to the discharge cell to be displayed. In this manner, wall charges of opposite polarities are accumulated in the address electrode and the scan electrode, respectively.

이어서, 주사 구동부(90) 및 유지 구동부(100)는 주사 신호 및 유지 신호를 수신하여, 상기 어드레싱된 방전 셀의 주사 전극과 유지 전극 사이에 방전이 소정 횟수만큼 반복되어 일어나도록 함으로써 소정 휘도의 화상이 표시되도록 한다.Subsequently, the scan driver 90 and the sustain driver 100 receive a scan signal and a sustain signal, and the discharge is repeatedly generated a predetermined number of times between the scan electrode and the sustain electrode of the addressed discharge cell, thereby causing an image of a predetermined brightness. Should be displayed.

도 5는 본 발명의 일실시예에 의한 유지 구동부를 이용한 플라즈마 디스플레이 패널의 주사 전극 및 유지 전극의 구동 전압을 도시한 타이밍 챠트이다.FIG. 5 is a timing chart showing driving voltages of a scan electrode and a sustain electrode of the plasma display panel using the sustain driver according to an exemplary embodiment of the present invention.

먼저 리셋 기간에는 다수의 주사 전극에 리셋 펄스 Pset가 동시에 인가된다.First, in the reset period, the reset pulse Pset is simultaneously applied to the plurality of scan electrodes.

이어서 어드레스 기간에는 다수의 주사 전극에 기입 펄스 Pw가 순서대로 인 가된다. 물론, 이때 도시되지는 않았지만 어드레스 전극에 어드레스 펄스가 인가된다. 이와 같은 주사 전극 및 어드레스 전극에 인가되는 펄스 신호에 의해 해당 방전 셀에 어드레스 방전이 수행된다.Subsequently, in the address period, the write pulses Pw are sequentially applied to the plurality of scan electrodes. Of course, although not shown at this time, an address pulse is applied to the address electrode. The address discharge is performed to the corresponding discharge cells by the pulse signals applied to the scan electrodes and the address electrodes.

이어서, 유지 기간에는 다수의 주사 전극에 유지 펄스 Psc가 주기적으로 인가되고, 다수의 유지 전극에도 유지 펄스 Psu가 주기적으로 인가된다. 이때, 유지 펄스 Psu의 위상은 유지 펄스 Psc의 위상에 대하여 대략 180°어긋나 있다. 이것에 의해 어드레스 방전에 이어서 소정 횟수의 유지 방전이 수행된다.Subsequently, the sustain pulse Psc is periodically applied to the plurality of scan electrodes in the sustain period, and the sustain pulse Psu is periodically applied to the plurality of sustain electrodes. At this time, the phase of the sustain pulse Psu is shifted by approximately 180 degrees with respect to the phase of the sustain pulse Psc. As a result, a predetermined number of sustain discharges are performed following the address discharge.

도 6을 참조하면, 본 발명의 일실시예에 의한 유지 구동부의 회로가 도시되어 있다.6, there is shown a circuit of a holding driver according to an embodiment of the present invention.

도시된 바와 같이 본 발명에 의한 유지 구동부(100)는 플라즈마 디스플레이 패널 전극(도면에는 패널 캐패시턴스 Cp로 표시됨), 캐패시터(Cr), 스위칭부(110) 및 임피던스 소자(L11,L12)를 포함할 수 있다.As shown, the sustain driver 100 according to the present invention may include a plasma display panel electrode (indicated by the panel capacitance Cp in the drawing), a capacitor Cr, a switching unit 110 and an impedance element L11 and L12. have.

먼저 상기 플라즈마 디스플레이 패널 전극은 도면에서 소정 용량(Cp)으로 표시되어 있으며, 이는 상기 캐패시터(Cr)에 의해 전하가 공급되거나, 전하가 회수되거나, 또는 하기할 유지 전압 단자(V1)로부터 유지 전압(Vsus)이 인가되거나, 또는 하기할 접지 단자에 의해 접지될 수 있다.First, the plasma display panel electrode is denoted by a predetermined capacitance Cp in the drawing, which is a charge voltage supplied from the capacitor Cr, a charge is recovered, or a sustain voltage from the sustain voltage terminal V1 to be described below. Vsus) may be applied or grounded by a ground terminal to be described below.

상기 캐패시터(Cr)는 소정 용량(Cp)으로 표시된 플라즈마 디스플레이 패널 전극에 연결되어 소정 전하를 공급하거나 또는 회수하는 역할을 한다.The capacitor Cr is connected to the plasma display panel electrode represented by the predetermined capacitance Cp, and serves to supply or recover a predetermined charge.

상기 스위칭부(100)는 다시 제1스위칭부(111), 제2스위칭부(112) 및 인덕터(L)로 구분할 수 있다. 물론, 상기 인덕터(L)는 상기 스위칭부(100)의 구성 요소로 보기에 무리가 있지만, 여기서는 설명의 편의상 상기 인덕터(L)를 스위칭부(100)의 한 구성 요소로 간주한다.The switching unit 100 may be further divided into a first switching unit 111, a second switching unit 112, and an inductor L. Of course, the inductor L may be difficult to view as a component of the switching unit 100, but for convenience of description, the inductor L is regarded as one component of the switching unit 100.

먼저 상기 제1스위칭부(111)는 다수의 트랜지스터(Q1,Q2)를 포함한다. 여기서, 상기 트랜지스터(Q1,Q2)는 n 채널형 FET(전계효과트랜지스터)일 수 있으나, 이러한 소자로 본 발명을 한정하는 것은 아니다.First, the first switching unit 111 includes a plurality of transistors Q1 and Q2. The transistors Q1 and Q2 may be n-channel FETs (field effect transistors), but the present invention is not limited thereto.

또한, 상기 제1스위칭부(111)에는 소정 인덕턴스 성분을 갖는 임피던스 소자(L11,L12)가 더 접속될 수 있다. 여기서, 상기 임피던스 소자(L11,L12)는 인덕터일 수 있으나, 이러한 소자로 본 발명을 한정하는 것도 아니다.In addition, impedance elements L11 and L12 having a predetermined inductance component may be further connected to the first switching unit 111. The impedance elements L11 and L12 may be inductors, but the present invention is not limited thereto.

상기 트랜지스터(Q1)는 드레인이 유지 전압 단자(V1)에 접속되고, 소스가 임피던스 소자(L11)에 접속된 동시에, 게이트에는 로우 레벨 또는 하이 레벨의 제어 신호(S1)가 입력될 수 있다. 물론, 상기 트랜지스터(Q1)는 기생 용량으로서 드레인-소스간 용량(CP11)을 갖고, 또한 상기 유지 전압 단자(V1)를 통해서는 유지 전압(Vsus)이 인가된다.The transistor Q1 has a drain connected to the sustain voltage terminal V1, a source connected to the impedance element L11, and a control signal S1 having a low level or a high level can be input to the gate. Of course, the transistor Q1 has a drain-source capacitance CP11 as a parasitic capacitance, and a sustain voltage Vsus is applied through the sustain voltage terminal V1.

상기 임피던스 소자(L11)는 일측이 상기 트랜지스터(Q1)의 소스에 접속되고, 타측이 노드(N11)에 접속될 수 있다. 물론, 상기 임피던스 소자(L11)는 상술한 바와 같이 소정 인덕턴스 성분을 갖는 인덕터 또는 그 등가물일 수 있으나 여기서 그 종류를 한정하는 것은 아니다.One side of the impedance element L11 may be connected to the source of the transistor Q1, and the other side thereof may be connected to the node N11. Of course, the impedance element L11 may be an inductor having an inductance component or an equivalent thereof as described above, but the type is not limited thereto.

상기 트랜지스터(Q2)는 드레인이 노드(N1)에 접속되고 소스가 임피던스 소자(L12)에 접속된 동시에, 게이트에는 로우 레벨 또는 하이 레벨의 제어 신호(S2)가 입력될 수 있다. 물론, 상기 트랜지스터(Q2)는 기생 용량으로서 드레인-소스간 용 량(CP12)을 갖는다.In the transistor Q2, a drain is connected to the node N1 and a source is connected to the impedance element L12. At the same time, a low or high level control signal S2 may be input to the gate. Of course, the transistor Q2 has a drain-source capacity CP12 as a parasitic capacitance.

상기 임피던스 소자(L12)는 일측이 상기 트랜지스터(Q2)의 소스에 접속되고, 타측이 접지 단자에 접속될 수 있다. 물론, 상기 임피던스 소자(L12)는 상술한 바와 같이 소정 인덕턴스값을 갖는 인덕터 또는 그 등가물일 수 있으나 여기서 그 종류를 한정하는 것은 아니다.One side of the impedance element L12 may be connected to a source of the transistor Q2, and the other side thereof may be connected to a ground terminal. Of course, the impedance element L12 may be an inductor having an inductance value or an equivalent thereof as described above, but the type is not limited thereto.

여기서, 상기 노드(N1)에는 다수의 유지 전극이 접속되어 있지만, 도 6에서는 다수의 유지 전극과 접지 단자 사이에 전체 용량에 상당하는 패널 용량(Cp)으로 표시되어 있음을 유의한다.Here, although a plurality of sustain electrodes are connected to the node N1, it is noted that in FIG. 6, the panel capacitance Cp corresponding to the total capacitance is indicated between the plurality of sustain electrodes and the ground terminal.

상기 제2스위칭부(112)는 트랜지스터(Q3,Q4) 및 다이오드(D1,D2)를 포함한다. 여기서도, 상기 트랜지스터는 n 채널형 FET(전계효과트랜지스터)일 수 있으나, 이러한 소자로 본 발명을 한정하는 것은 아니다.The second switching unit 112 includes transistors Q3 and Q4 and diodes D1 and D2. Here, the transistor may be an n-channel type FET (field effect transistor), but the present invention is not limited to such a device.

상기 트랜지스터(Q3)는 드레인이 노드(N3)에 접속되고, 소스가 다이오드(D1)의 애노드에 접속되며, 게이트에는 로우 레벨 또는 하이 레벨의 제어 신호(S3)가 입력될 수 있다. 또한, 상기 다이오드(D1)의 캐소드는 노드(N2)에 접속될 수 있다. 상기 트랜지스터(Q4)는 소스가 상기 노드(N3)에 접속되고, 드레인이 다른 다이오드(D2)의 캐소드에 접속되며, 게이트에는 로우 레벨 또는 하이 레벨의 제어 신호(S4)가 입력될 수 있다. 더불어, 상기 다이오드(D2)는 애노드가 노드(N2)에 접속될 수 있다.The transistor Q3 has a drain connected to the node N3, a source connected to the anode of the diode D1, and a control signal S3 having a low level or a high level may be input to the gate. In addition, the cathode of the diode D1 may be connected to the node N2. The transistor Q4 has a source connected to the node N3, a drain connected to a cathode of another diode D2, and a low or high level control signal S4 may be input to the gate. In addition, the diode D2 may have an anode connected to the node N2.

이러한 구성을 하는 본 발명의 일실시예에 의한 유지 구동부(100)의 동작을 설명한다.The operation of the sustain driving unit 100 according to an embodiment of the present invention having such a configuration will be described.

우선, 하이 레벨의 제어 신호(S3)가 제2스위칭부(112)를 이루는 트랜지스터(Q3)의 게이트에 인가되어, 상기 트랜지스터(Q3)가 턴온된다. 또한, 로우 레벨의 제어 신호(S1,S2,S4)가 각각의 트랜지스터(Q1,Q2,Q4)의 게이트에 인가되어, 상기 각각의 트랜지스터(Q1,Q2,Q4)가 턴오프된다.First, the high level control signal S3 is applied to the gate of the transistor Q3 constituting the second switching unit 112, so that the transistor Q3 is turned on. In addition, low-level control signals S1, S2, and S4 are applied to the gates of the transistors Q1, Q2, and Q4, and the transistors Q1, Q2, and Q4 are turned off.

이와 같이 하여, 상기 캐패시터(Cr)가 상기 트랜지스터(Q3) 및 다이오드(D1)를 통하여 인덕터(L)에 접속되고, 결국 상기 인덕터(L) 및 패널 용량(Cp)에 의한 LC 공진에 의해 노드(N1)의 전압이 완만하게 상승한다. 이때, 캐패시터(Cr)의 전하가 트랜지스터(Q3), 다이오드(D1) 및 인덕터(L)를 통하여 패널 용량(Cp)으로 공급된다.In this way, the capacitor Cr is connected to the inductor L through the transistor Q3 and the diode D1, and eventually the node C is caused by the LC resonance by the inductor L and the panel capacitance Cp. The voltage of N1) rises slowly. At this time, the charge of the capacitor Cr is supplied to the panel capacitor Cp through the transistor Q3, the diode D1, and the inductor L.

한편, 이때 상기 트랜지스터(Q3), 다이오드(D1) 및 인덕터(L)를 통하여 흐르는 전류는 패널 용량(Cp)에 유입될 뿐만 아니라, 임피던스 소자(L11) 및 트랜지스터(Q1)의 기생 용량(CP11), 트랜지스터(Q2)의 기생 용량(CP12) 및 임피던스 소자(L12)로도 흐른다. 따라서, 상기 임피던스 소자(L11)와 기생 용량(CP11), 상기 기생 용량(CP12)과 임피던스 소자(L12)에 의해 각각 LC 공진이 발생할 수 있다.At this time, the current flowing through the transistor Q3, the diode D1, and the inductor L not only flows into the panel capacitor Cp, but also the parasitic capacitance CP11 of the impedance element L11 and the transistor Q1. It also flows through the parasitic capacitance CP12 and the impedance element L12 of the transistor Q2. Therefore, LC resonance may occur due to the impedance element L11 and the parasitic capacitance CP11, the parasitic capacitance CP12 and the impedance element L12, respectively.

그러나, 본 발명에서는 이 LC 공진에 기여하는 인덕턴스 성분이 배선뿐만 아니라 임피던스 소자(L11,L12)에 의해 훨씬 증가하므로, 그것의 공진 주파수는 기생 용량(CP11,CP12) 및 각 트랜지스터(Q1,Q2)에 연결된 배선에만 의존한 종래의 LC 공진 주파수보다도 대폭 낮아진다. 좀더 구체적으로, 상기 LC 공진 주파수가 30MHz 미만 또는 이하가 되도록 상기 각 임피던스 소자(L11,L12)의 인덕턴스 성분을 적절히 조절할 수 있다.However, in the present invention, since the inductance component contributing to this LC resonance is further increased not only by the wiring but also by the impedance elements L11 and L12, its resonance frequency is parasitic capacitance CP11 and CP12 and each transistor Q1 and Q2. It is significantly lower than the conventional LC resonant frequency which depends only on the wiring connected to the. More specifically, the inductance components of the impedance elements L11 and L12 may be appropriately adjusted so that the LC resonance frequency is less than or equal to 30 MHz.

이와 같이 제1스위칭부(111)의 트랜지스터(Q1,Q2)에 각각 임피던스 소자(L11,L12)를 접속함으로써, 제2스위칭부(112)의 트랜지스터(Q3)가 턴오프 상태에서 턴온 상태로 변화될 때 발생하는 임피던스 소자(L11,L12)의 인덕턴스 성분과 트랜지스터(Q1,Q2)의 기생 용량(CP11,CP12)에 의한 LC 공진의 공진 주파수가 30MHz 미만으로 되어 불필요한 전자기파의 복사가 억제된다.By connecting the impedance elements L11 and L12 to the transistors Q1 and Q2 of the first switching unit 111 as described above, the transistor Q3 of the second switching unit 112 changes from the turned off state to the turned on state. The resonance frequency of the LC resonance caused by the inductance components of the impedance elements L11 and L12 and the parasitic capacitances CP11 and CP12 of the transistors Q1 and Q2 generated when the voltage is lower than 30 MHz is suppressed, so that unnecessary electromagnetic radiation is suppressed.

다음으로, 하이 레벨의 제어 신호(S1)가 제1스위칭부(111)의 트랜지스터(Q1)의 게이트에 인가되어, 그 트랜지스터(Q1)가 턴온되고, 로우 레벨의 제어 신호(S3)가 제2스위칭부(112)의 트랜지스터(Q3)의 게이트에 인가되어, 그 트랜지스터(Q3)가 턴오프된다. 따라서, 노드(N1)가 유지 전압 단자(V1)에 직접 접속되어, 상기 노드(N1)의 전압이 급격하게 상승하여 결국 유지 전압(Vsus)으로 고정된다. 즉, 패널 용량(Cp) 다른 말로 플라즈마 디스플레이 패널 전극에 유지 전압(Vsus)이 인가된다.Next, the high level control signal S1 is applied to the gate of the transistor Q1 of the first switching unit 111, the transistor Q1 is turned on, and the low level control signal S3 is second. It is applied to the gate of the transistor Q3 of the switching unit 112, and the transistor Q3 is turned off. Therefore, the node N1 is directly connected to the sustain voltage terminal V1, so that the voltage of the node N1 rises rapidly and is fixed at the sustain voltage Vsus. In other words, the panel capacitor Cp, in other words, the sustain voltage Vsus is applied to the plasma display panel electrode.

여기서, 유지 전압 단자(V1)로부터 트랜지스터(Q1)를 통하여 흐르는 전류는 패널 용량(Cp)에 유입될 뿐만 아니라, 트랜지스터(Q2)의 드레인-소스 기생 용량(CP12) 및 임피던스 소자(L12)에도 유입된다. 따라서, 상기 기생 용량(CP12)과 임피던스 소자(L12)의 인덕턴스 성분에 의해 LC 공진이 발생한다.Here, the current flowing from the sustain voltage terminal V1 through the transistor Q1 flows not only into the panel capacitor Cp but also into the drain-source parasitic capacitance CP12 and the impedance element L12 of the transistor Q2. do. Therefore, LC resonance is generated by the parasitic capacitance CP12 and the inductance component of the impedance element L12.

그러나, 이 경우에도 상술한 바와 같이 LC 공진에 기여하는 인덕턴스 성분이 상기 임피던스 소자(L12)에 의해 증가한다. 따라서, 상기 트랜지스터(Q1)가 턴오프 상태에서 턴온 상태로 변화되었을 때 발생하는 임피던스 소자(L12)의 인덕턴스 성분 및 기생 용량(CP12)에 의한 LC 공진 주파수는 30MHz 미만으로 되어 불필요한 전 자기파 복사가 방지된다.However, also in this case, as described above, the inductance component contributing to the LC resonance is increased by the impedance element L12. Therefore, the LC resonant frequency due to the inductance component of the impedance element L12 and the parasitic capacitance CP12 generated when the transistor Q1 is changed from the turn-off state to the turn-on state is less than 30 MHz so that unnecessary electromagnetic wave radiation is prevented. Is prevented.

다음으로, 로우 레벨의 제어 신호(S1)가 제1스위칭부(111)의 트랜지스터(Q1)에 인가되어, 그 트랜지스터(Q1)가 턴오프되고, 하이 레벨의 제어 신호(S4)가 제2스위칭부(112)의 트랜지스터(Q4)에 인가되어, 그 트랜지스터(Q4)가 턴온된다. 따라서, 캐패시터(Cr)가 트랜지스터(Q4) 및 다이오드(D2)를 통하여 인덕터(L)에 접속된다. 물론, 인덕터(Cr) 및 패널 용량(Cp)에 의한 LC 공진에 의해 노드(N1)의 전압이 완만하게 하강한다. 이때, 패널 용량(Cp)에 축적된 전하는 인덕터(L), 다이오드(D2) 및 트랜지스터(Q4)를 통하여 결국 캐패시터(Cr)에 회수된다.Next, the low level control signal S1 is applied to the transistor Q1 of the first switching unit 111, the transistor Q1 is turned off, and the high level control signal S4 is second switched. Is applied to the transistor Q4 of the unit 112, and the transistor Q4 is turned on. Therefore, the capacitor Cr is connected to the inductor L through the transistor Q4 and the diode D2. Of course, the voltage of the node N1 decreases gently by LC resonance due to the inductor Cr and the panel capacitance Cp. At this time, the charge accumulated in the panel capacitor Cp is eventually recovered to the capacitor Cr through the inductor L, the diode D2, and the transistor Q4.

또한, 이때 패널 용량(Cp)으로부터 흐르는 전류는 인덕터(L), 다이오드(D2) 및 트랜지스터(Q4)를 통하여 캐패시터(Cr)로 유입될 뿐만 아니라, 임피던스 소자(L11), 트랜지스터(Q1)의 기생 용량(CP11)과 트랜지스터(Q2)의 기생 용량(CP12), 임피던스 소자(L12)로도 흐른다. 따라서, 상기 임피던스 소자(L11), 기생 용량(CP11)과 기생 용량(CP12), 임피던스 소자(L12)에 의해 각각 LC 공진이 발생한다.In addition, at this time, the current flowing from the panel capacitor Cp is not only introduced into the capacitor Cr through the inductor L, the diode D2, and the transistor Q4, but also the parasitics of the impedance element L11 and the transistor Q1. It also flows through the capacitor CP11, the parasitic capacitance CP12 of the transistor Q2, and the impedance element L12. Therefore, LC resonance is generated by the impedance element L11, the parasitic capacitance CP11, the parasitic capacitance CP12, and the impedance element L12, respectively.

이 경우에도 상기와 마찬가지로, 상기 LC 공진에 기여하는 인덕턴스 성분이 임피던스 소자(L11,L12)에 의해 증가하기 때문에, 트랜지스터(Q4)가 턴오프 상태에서 턴온 상태로 변화될 때 발생하는 임피던스 소자(L11,L12)의 인덕턴스 성분 및 기생 용량(CP11,CP12)에 의한 LC 공진 주파수가 30MHz 미만으로 되어, 불필요한 전자기파의 복사가 방지된다.In this case as well, since the inductance component contributing to the LC resonance is increased by the impedance elements L11 and L12, the impedance element L11 that occurs when the transistor Q4 changes from the turn-off state to the turn-on state. The LC resonant frequency due to the inductance component of L12 and the parasitic capacitances CP11 and CP12 is less than 30 MHz, so that unnecessary electromagnetic radiation is prevented.

다음으로, 하이 레벨의 제어 신호(S2)가 제1스위칭부(111)의 트랜지스터(Q2)에 인가되어, 그 트랜지스터(Q2)가 턴온되고, 로우 레벨의 제어 신호(S4)가 제2스 위칭부(112)의 트랜지스터(Q4)에 인가되어, 그 트랜지스터(Q4)가 턴오프된다. 따라서, 노드(N1)가 접지 단자에 바로 접속되고, 결국 노드(N1)의 전압이 급격하게 하강하여 접지 전위로 고정된다.Next, the high level control signal S2 is applied to the transistor Q2 of the first switching unit 111, the transistor Q2 is turned on, and the low level control signal S4 is second switched. It is applied to the transistor Q4 of the unit 112, and the transistor Q4 is turned off. Therefore, the node N1 is directly connected to the ground terminal, and eventually the voltage of the node N1 drops rapidly and is fixed to the ground potential.

이때, 상기 트랜지스터(Q2) 및 임피던스 소자(L12)를 통해서 접지 단자로 흐르는 전류는 상기 패널 용량(Cp)으로부터 유입될 뿐만 아니라, 상기 임피던스 소자(L11) 및 트랜지스터(Q1)의 기생 용량(CP11)으로부터도 유입된다. 따라서, 상기 임피던스 소자(L11)와 기생 용량(CP11)에 의한 LC 공진이 발생할 수 있다.At this time, the current flowing to the ground terminal through the transistor Q2 and the impedance element L12 is not only introduced from the panel capacitor Cp, but also the parasitic capacitance CP11 of the impedance element L11 and the transistor Q1. It also comes from. Therefore, LC resonance due to the impedance element L11 and the parasitic capacitance CP11 may occur.

그러나 이 경우에도 상기와 같이 LC 공진에 기여하는 인덕턴스 성분이 임피던스 소자(L11)에 의해 증가하므로, 트랜지스터(Q2)가 턴오프 상태에서 턴온 상태로 변화할 때 발생하는 공진 주파수가 30MHz 미만으로 되어 불필요한 전자기파의 복사가 방지된다.However, even in this case, since the inductance component contributing to the LC resonance is increased by the impedance element L11, the resonance frequency generated when the transistor Q2 changes from the turn-off state to the turn-on state is less than 30 MHz, which is unnecessary. Radiation of electromagnetic waves is prevented.

이러한 동작을 유지 기간동안 반복해서 실행하는 것에 의해 도 1b에 도시하는 종래의 유지 펄스 Psu와 동일한 파형을 갖는 유지 펄스 Psu가 다수의 유지 전극에 주기적으로 인가됨과 동시에 30MHz 이상의 불필요한 전자기파 복사가 방지된다.By repeatedly performing such an operation during the sustain period, the sustain pulse Psu having the same waveform as the conventional sustain pulse Psu shown in FIG. 1B is periodically applied to the plurality of sustain electrodes and at the same time, unnecessary radiation of 30 MHz or more is prevented.

도 7을 참조하면, 도 6에 도시된 회로에 의해 공진 주파수가 30MHz 이하로 작아지는 상태를 도시한 그래프가 도시되어 있다. 도면에서 실선은 본 발명과 같이 트랜지스터(Q1, Q2)에 임피던스 소자(L11,L12)가 각각 직렬로 접속된 상태에서의 주파수 특성이고, 점선은 트랜지스터(Q1,Q2)에 임피던스 소자(L11,L12)가 접속되지 않은 상태의 주파수 특성이다.Referring to FIG. 7, there is shown a graph showing a state in which the resonance frequency is reduced to 30 MHz or less by the circuit shown in FIG. In the figure, the solid line is a frequency characteristic in the state where the impedance elements L11 and L12 are connected in series to the transistors Q1 and Q2 as in the present invention, and the dotted lines are the impedance elements L11 and L12 to the transistors Q1 and Q2. ) Is the frequency characteristic when not connected.

도시된 바와 같이 트랜지스터(Q1,Q2)에 임피던스 소자(L11,L12)가 접속되지 않은 경우, 전자기파는 30MHz보다 높은 주파수 f0에서 피크를 취한다. 한편, 본 발명과 같이 트랜지스터(Q1,Q2)에 임피던스 소자(L11,L12)가 접속된 경우에는 공진 주파수가 f0에서 f1로 저하됨을 알 수 있다. 따라서, 본 발명에 의한 플라즈마 디스플레이 패널 구동 회로는 30MHz 이상의 공진 주파수가 제거되어 전자기파 인증 시험을 충분히 통과할 수 있게 된다.As shown, when the impedance elements L11 and L12 are not connected to the transistors Q1 and Q2, the electromagnetic wave takes a peak at a frequency f 0 higher than 30 MHz. On the other hand, when the impedance elements L11 and L12 are connected to the transistors Q1 and Q2 as in the present invention, it can be seen that the resonance frequency decreases from f 0 to f 1 . Therefore, the plasma display panel driving circuit according to the present invention can eliminate the resonant frequency of 30MHz or more to sufficiently pass the electromagnetic wave certification test.

상술한 바와 같이 본 실시예에서는 임피던스 소자(L11,L12)가 트랜지스터(Q1,Q2)에 각각 직렬 접속됨으로써, 트랜지스터(Q1~Q4)가 턴오프 상태에서 턴온 상태로 변화되었을 때 발생하는 LC 공진의 공진 주파수를 30MHz 미만의 낮은 주파수로 이동시킬 수 있다. 따라서 30MHz 이상의 고주파 전자기파의 복사를 방지할 수 있게 된다.As described above, in this embodiment, the impedance elements L11 and L12 are connected in series to the transistors Q1 and Q2, respectively, so that the LC resonance generated when the transistors Q1 to Q4 are changed from the turn-off state to the turn-on state. The resonant frequency can be shifted to lower frequencies below 30 MHz. Therefore, radiation of high frequency electromagnetic waves of 30 MHz or more can be prevented.

도 8을 참조하면, 본 발명의 다른 실시예에 의한 유지 구동부의 회로가 도시되어 있다. 도 8에 도시된 유지 구동부(200)와 도 6에 도시된 유지 구동부(100)의 차이점은 제1스위칭부에 접속된 임피던스 소자가 생략되고, 대신 제2스위칭부에 임피던스 소자가 접속된 것이며, 그밖의 구성은 도 6에 도시된 유지 구동부(100)와 동일하므로, 동일부분에는 동일부호를 붙이고 그 설명은 생략한다.Referring to Fig. 8, there is shown a circuit of a holding driver according to another embodiment of the present invention. The difference between the holding driver 200 shown in FIG. 8 and the holding driver 100 shown in FIG. 6 is that the impedance element connected to the first switching unit is omitted, and instead the impedance element is connected to the second switching unit. The other configuration is the same as that of the holding driving unit 100 shown in Fig. 6, and the same parts are denoted by the same reference numerals and the description thereof will be omitted.

도 8에 도시된 바와 같이, 임피던스 소자(L21)는 제2스위칭부(212)의 트랜지스터(Q3)의 소스와 다이오드(D1)의 애노드 사이에 접속될 수 있다. 물론, 상기 임피던스 소자(L21)는 노드(N2), 다이오드(D1), 트랜지스터(Q3) 및 노드(N3)의 어디에 직렬로 접속되어도 좋다. 여기서, 상기 트랜지스터(Q3)의 드레인-소스에는 기생 용량(CP21)이 형성되고, 상기 다이오드(D1)의 애노드-캐소드에도 기생 용량(CP21')이 형성된다.As shown in FIG. 8, the impedance element L21 may be connected between the source of the transistor Q3 of the second switching unit 212 and the anode of the diode D1. Of course, the impedance element L21 may be connected in series at the node N2, the diode D1, the transistor Q3, and the node N3. Here, the parasitic capacitance CP21 is formed in the drain-source of the transistor Q3, and the parasitic capacitance CP21 'is formed in the anode-cathode of the diode D1.

또한, 다른 임피던스 소자(L22)는 제2스위칭부(212)의 다이오드(D2)와 노드(N2) 사이에 접속될 수 있다. 마찬가지로, 상기 임피던스 소자(L22)는 노드(N2), 다이오드(D2), 트랜지스터(Q4) 및 노드(N3)의 어디에 직렬로 접속되어도 좋다. 더불어, 마찬가지로 상기 다이오드(D2)의 애노드-캐소드에는 기생 용량(CP22')가 형성되고, 상기 트랜지스터(Q4)의 드레인-소스에도 기생 용량(CP22)이 형성된다.In addition, another impedance element L22 may be connected between the diode D2 of the second switching unit 212 and the node N2. Similarly, the impedance element L22 may be connected in series at the node N2, the diode D2, the transistor Q4 and the node N3. In addition, the parasitic capacitance CP22 'is formed at the anode-cathode of the diode D2, and the parasitic capacitance CP22 is formed at the drain-source of the transistor Q4.

상기와 같은 구성된 유지 구동부(200)의 동작에 대해 설명한다.The operation of the configured holding driver 200 as described above will be described.

도 9를 참조하면, 도 8에 도시된 회로에 의해 유지 기간 동안의 동작이 타이밍 챠트로 도시되어 있다.Referring to Fig. 9, the operation during the sustaining period is shown by the circuit shown in Fig. 8 as a timing chart.

도 9에 도시된 바와 같이 트랜지스터(Q1,Q2,Q3,Q4)에 입력되는 제어 신호(S1,S2,S3,S4), 노드(N1), 노드(N2) 및 노드(N3)의 전압이 각각 도시되어 있다. 도 8에 도시된 유지 구동부(200)의 동작은 도 6에 도시된 유지 구동부(100)의 동작과 같으므로, LC 공진의 발생 메커니즘에 대한 다른 점만 설명하기로 한다.As shown in FIG. 9, the voltages of the control signals S1, S2, S3, S4, the node N1, the node N2, and the node N3 input to the transistors Q1, Q2, Q3, and Q4 are respectively. Is shown. Since the operation of the sustain driver 200 illustrated in FIG. 8 is the same as the operation of the sustain driver 100 illustrated in FIG. 6, only the differences in the mechanism of generating the LC resonance will be described.

먼저 제2스위칭부(212)중 임피던스 소자(L22)에 의한 인덕턴스 성분, 다이오드(D2)의 애노드-캐소드간 기생 용량(CP22') 및 트랜지스터(Q4)의 드레인-소스간 기생용량(CP22)에 의한 LC 공진은, 상기 트랜지스터(Q4)가 턴오프 상태이고, 또한 상기 트랜지스터(Q4)의 드레인-소스간 급격한 전압 변화가 발생하는 경우에 발생한다. 즉, 도 9에 도시된 기간 T1에 있어서 임피던스 소자(L22)의 인덕턴스 성분, 기생 용량(CP22') 및 기생용량(CP22)에 의해 LC 공진이 발생한다.First, in the inductance component of the second switching unit 212 by the impedance element L22, the anode-cathode parasitic capacitance CP22 'of the diode D2, and the drain-source parasitic capacitance CP22 of the transistor Q4. LC resonance occurs when the transistor Q4 is turned off and a sudden voltage change between the drain and the source of the transistor Q4 occurs. That is, in the period T1 shown in FIG. 9, LC resonance occurs due to the inductance component, the parasitic capacitance CP22 ', and the parasitic capacitance CP22 of the impedance element L22.

기간 T1의 경우 하이 레벨의 제어 신호(S3)가 트랜지스터(Q3)의 게이트에 인가됨으로써, 트랜지스터(Q3)가 턴온된다. 따라서, 노드(N2)의 전위가 노드(N3)의 전위인 대략 Vsus/2만큼 상승하는 순간에 LC 공진이 발생한다. 이때, 임피던스 소자(L22)의 인덕턴스 성분, 다이오드(D2)의 기생 용량(CP22') 및 트랜지스터(Q4)의 기생 용량(CP22)을 통하여 고주파 전류가 노드(N2)로부터 노드(N3)로 흐르려 한다. 물론, 이때 임피던스 소자(L22)의 인덕턴스, 다이오드(D2)의 기생 용량(CP22') 및 트랜지스터(Q4)의 기생 용량(CP22)에 의해 소정 LC 공진이 발생하고, 이에 따라 외부로 전자기파가 복사된다.In the period T1, the high-level control signal S3 is applied to the gate of the transistor Q3, so that the transistor Q3 is turned on. Therefore, LC resonance occurs at the instant when the potential of the node N2 rises by approximately Vsus / 2, which is the potential of the node N3. At this time, a high frequency current flows from the node N2 to the node N3 through the inductance component of the impedance element L22, the parasitic capacitance CP22 'of the diode D2, and the parasitic capacitance CP22 of the transistor Q4. do. Of course, at this time, a predetermined LC resonance is generated by the inductance of the impedance element L22, the parasitic capacitance CP22 'of the diode D2, and the parasitic capacitance CP22 of the transistor Q4, and thus electromagnetic waves are radiated to the outside. .

또한, 기간 T2의 경우, 노드(N1)의 전위가 인덕터(L) 및 패널 용량(Cp)에 의한 LC 공진에 의해 피크 전압으로부터 하강하기 시작하고, 인덕터(L)에 흐르는 전류의 방향이 노드(N1)로부터 노드(N2)로 역전되면, 다이오드(D1)는 비도통으로 상태이므로, 전류 경로가 차단되고 노드(N2)의 전위는 급격하게 노드(N1)의 전위를 향해서 상승한다. 이때, 다이오드(D1)의 기생 용량(CP21'), 임피던스 소자(L21)의 인덕턴스 성분, 트랜지스터(Q3)의 기생 용량(CP21) 및 인덕터(L)에 의한 LC 공진을 발생시키고 노드(N2)의 전위가 출렁거리면서 상승하는 순간에 고주파의 LC 공진이 발생한다.In addition, in the period T2, the potential of the node N1 starts to fall from the peak voltage by LC resonance due to the inductor L and the panel capacitance Cp, and the direction of the current flowing through the inductor L becomes the node ( Inverting from N1 to node N2, since diode D1 is in a non-conductive state, the current path is interrupted and the potential of node N2 rapidly rises toward the potential of node N1. At this time, LC resonance is generated by the parasitic capacitance CP21 'of the diode D1, the inductance component of the impedance element L21, the parasitic capacitance CP21 of the transistor Q3, and the inductor L, As the potential rises and rises, a high frequency LC resonance occurs.

더불어 이때, 다이오드(D2)는 턴온 상태이므로, 임피던스 소자(L22)의 인덕턴스 성분뿐만 아니라 다이오드의 기생 용량(CP22') 및 트랜지스터(Q4)의 기생 용량(CP22)을 통하여 고주파의 전류가 노드(N2)로부터 노드(N3)를 향해서 흐르려고 한다. 이 때문에, 임피던스 소자(L22), 다이오드(D2)의 기생 용량(CP22'), 트랜지 스터(Q4)의 기생 용량(CP22)에 의해 고주파의 LC 공진이 발생하여 고주파의 전자기파로서 복사된다.At this time, since the diode D2 is turned on, the high frequency current is transmitted through the parasitic capacitance CP22 'of the diode and the parasitic capacitance CP22 of the transistor Q4 as well as the inductance component of the impedance element L22. To flow toward the node N3. For this reason, high frequency LC resonance is generated by the parasitic capacitance CP22 'of the impedance element L22, the diode D2, and the parasitic capacitance CP22 of the transistor Q4, and radiated as an electromagnetic wave of high frequency.

그러나, 본 실시예에서는 다이오드(D2)와 노드(N2) 사이에 임피던스 소자(L22)가 더 연결되어 있기 때문에, 상기 임피던스 소자(L22)의 인덕턴스 증가로 인하여 그의 공진 주파수는 저감된다. 구체적으로는 이 LC 공진의 공진 주파수가 30MHz 미만으로 되도록 상기 임피던스 소자(L22)의 인덕턴스 값이 설정되어 30MHz 이상의 불필요한 전자기파의 복사를 억제한다.However, in this embodiment, since the impedance element L22 is further connected between the diode D2 and the node N2, the resonance frequency thereof is reduced due to the increased inductance of the impedance element L22. Specifically, the inductance value of the impedance element L22 is set so that the resonance frequency of the LC resonance is less than 30 MHz, thereby suppressing unnecessary electromagnetic radiation of 30 MHz or more.

다음으로, 트랜지스터(Q3)의 기생 용량(CP21), 임피던스 소자(L21)의 인덕턴스 성분 및 다이오드(D1)의 기생 용량(CP21')에 의한 LC 공진은 트랜지스터(Q3)가 턴오프 상태에 있고 또한 트랜지스터(Q3)의 드레인-소스 사이에 급격한 전압 변화가 발생하는 경우에 발생한다.Next, the LC resonance due to the parasitic capacitance CP21 of the transistor Q3, the inductance component of the impedance element L21, and the parasitic capacitance CP21 'of the diode D1 has the transistor Q3 turned off and Occurs when a sudden voltage change occurs between the drain and the source of the transistor Q3.

구체적으로는 도 9에 나타낸 기간 T3에 있어서 트랜지스터(Q3)의 기생 용량(CP21), 임피던스 소자(L21)의 인덕턴스 및 다이오드(D1)의 기생 용량(CP21')에 의한 LC 공진이 발생한다.Specifically, in the period T3 shown in FIG. 9, LC resonance occurs due to the parasitic capacitance CP21 of the transistor Q3, the inductance of the impedance element L21, and the parasitic capacitance CP21 ′ of the diode D1.

기간 T3의 경우, 유지 펄스 Psu의 상승시의 전력 회수 기간이 종료하고 제어 신호(S1)가 하이 레벨로 되어 트랜지스터(Q1)가 턴온으로 되고, 전원 단자(V1)의 전압 Vsus가 노드(N2)에 인가되고 있는 상태로부터, 제어 신호(S4)가 하이 레벨로 되어 트랜지스터(Q4)가 턴온으로 되고, 노드(N2)의 전위가 Vsus로부터 노드(N3)의 전위 약 Vsus/2로 하강하는 순간에 LC 공진이 발생한다.In the case of the period T3, the power recovery period at the time of the rising of the sustain pulse Psu ends, the control signal S1 becomes high level, the transistor Q1 is turned on, and the voltage Vsus of the power supply terminal V1 is supplied to the node N2. From the state in which it is applied, the control signal S4 goes high and the transistor Q4 turns on, and at the moment when the potential of the node N2 drops from Vsus to the potential of about Vsus / 2 of the node N3, the LC is turned on. Resonance occurs.

이때, 트랜지스터(Q3)의 기생 용량(CP21),임피던스 소자(L21)의 인덕턴스 성 분 및 다이오드(D1)의 기생 용량(CP21')을 통하여 고주파의 전류가 노드(N3)로부터 노드(N2)를 향해서 흐르려고 한다. 이 때문에, 트랜지스터(Q3)의 기생 용량(CP21), 임피던스 소자(L21)의 인덕턴스 성분 및 다이오드(D1)의 기생 용량(CP21')에 의해 고주파의 LC 공진이 발생하여 고주파의 전자기파로서 복사된다.At this time, a high frequency current is applied from node N3 to node N2 through parasitic capacitance CP21 of transistor Q3, inductance component of impedance element L21, and parasitic capacitance CP21 'of diode D1. Try to flow towards. For this reason, high frequency LC resonance is generated by the parasitic capacitance CP21 of the transistor Q3, the inductance component of the impedance element L21, and the parasitic capacitance CP21 'of the diode D1, and radiated as electromagnetic waves of high frequency.

또한, 기간 T4의 경우, 유지 펄스 Psu의 하강시의 전력 회수 기간이 종료하고 인덕터(L)에 흐르는 전류의 방향이 노드(N2)로부터 노드(N1)로 역전되면, 다이오드(D2)가 비도통으로 상태이므로, 전류는 경로가 차단되고 노드(N2)의 전위는 급격하게 노드(N1)의 전위를 향해서 하강한다. 이 때, 임피던스 소자(L22), 다이오드(D2), 트랜지스터(Q4) 및 인덕터(L)에 의한 LC 공진이 발생되고 노드(N2)의 전위가 출렁거리면서 하강하는 순간에 고주파의 LC 공진이 발생한다.In the case of the period T4, when the power recovery period at the time of the falling of the sustain pulse Psu is completed and the direction of the current flowing in the inductor L is reversed from the node N2 to the node N1, the diode D2 is turned off. As the state is current, the path is interrupted and the potential of the node N2 drops rapidly toward the potential of the node N1. At this time, LC resonance is generated by the impedance element L22, the diode D2, the transistor Q4, and the inductor L, and a high frequency LC resonance occurs at the moment when the potential of the node N2 drops and falls. do.

이 때, 다이오드(D1)는 도통 상태이고, 트랜지스터(Q3), 임피던스 소자(L21) 및 다이오드(D1)를 거쳐서 고주파의 전류가 노드(N3)로부터 노드(N2)를 향해서 흐르려고 한다. 이 때문에, 트랜지스터(Q3)의 기생 용량(CP21), 임피던스 소자(L21)의 인덕턴스 성분, 다이오드(D1)의 기생 용량(CP21')에 의해 고주파의 LC 공진이 발생하여 고주파의 전자기파로서 복사된다.At this time, the diode D1 is in a conducting state, and a high frequency current tries to flow from the node N3 toward the node N2 through the transistor Q3, the impedance element L21, and the diode D1. For this reason, high frequency LC resonance is generated by the parasitic capacitance CP21 of the transistor Q3, the inductance component of the impedance element L21, and the parasitic capacitance CP21 'of the diode D1, and radiated as electromagnetic waves of high frequency.

그러나, 본 실시예에서는 트랜지스터(Q3)와 다이오드(D1) 사이에 소정 인덕턴스 성분을 갖는 임피던스 소자(L21)가 더 접속되어 있기 때문에, 트랜지스터(Q3)의 기생 용량(CP21), 저항소자의 인덕턴스(L21) 및 다이오드(D1)의 기생 용량(CP21')에 의한 공진 주파수는 종래에 비해 저감된다. 구체적으로는 이 LC 공진의 공진 주파수가 30MHz 미만으로 되도록 임피던스 소자(L21)의 인덕턴스값이 설정되 어 30MHz 이상의 불필요한 전자기파의 복사를 억제할 수 있다.However, in this embodiment, since the impedance element L21 having a predetermined inductance component is further connected between the transistor Q3 and the diode D1, the parasitic capacitance CP21 of the transistor Q3 and the inductance of the resistance element ( The resonance frequency due to the parasitic capacitance CP21 'of the L21 and the diode D1 is reduced compared with the conventional one. Specifically, the inductance value of the impedance element L21 is set so that the resonant frequency of the LC resonance is less than 30 MHz, so that unnecessary electromagnetic radiation of 30 MHz or more can be suppressed.

상기한 바와 같이, 본 실시예에서도 임피던스 소자(L21,L22)가 제2스위칭부(212)에 연결되어 있으므로, LC 공진의 공진 주파수를 30MHz 미만의 낮은 주파수로 이동시킬 수 있다. 따라서, 30MHz 이상의 고주파 전자기파의 복사를 억제할 수 있다.As described above, in the present embodiment, since the impedance elements L21 and L22 are connected to the second switching unit 212, the resonance frequency of the LC resonance can be moved to a lower frequency of less than 30 MHz. Therefore, the radiation of the high frequency electromagnetic wave of 30 MHz or more can be suppressed.

도 10을 참조하면, 본 발명의 다른 실시예에 의한 유지 구동부의 회로가 도시되어 있다.10, there is shown a circuit of a holding driver according to another embodiment of the present invention.

도 10에 도시된 유지 구동부(300)와 도 6에 도시된 유지 구동부(100)의 차이점은 제1스위칭부(311)에 접속된 임피던스 소자가 생략되고, 제1스위칭부(311)와 제2스위칭부(312) 사이에 전류 클립부(320)가 더 연결되고, 또한 상기 전류 클립부(320)에는 임피던스 소자(L31,L32)가 연결되어 있다는 점이며, 그밖의 구성은 도 6에 도시된 유지 구동부와 동일하므로, 동일부분에는 동일부호를 붙이고 그 설명은 생략한다. The difference between the holding driver 300 shown in FIG. 10 and the holding driver 100 shown in FIG. 6 is that the impedance element connected to the first switching unit 311 is omitted, and the first switching unit 311 and the second switching unit 311 are omitted. The current clip unit 320 is further connected between the switching unit 312, and the impedance elements L31 and L32 are connected to the current clip unit 320. The other configuration is illustrated in FIG. 6. Since it is the same as the holding drive unit, the same reference numerals are given to the same parts, and the description thereof is omitted.

도 10에 도시된 바와 같이 전류 클립부(320)는 먼저 다이오드(D3)가 노드(N4)와 유지 전압 단자(V1) 사이에 접속되고, 또한 다이오드(D4)가 노드(N4)와 접지 단자 사이에 접속되어 있다. 또한, 임피던스 소자(L31)가 다이오드(D3)의 애노드와 노드(N4) 사이에 연결되고, 다른 임피던스 소자(L3)가 다이오드(D4)의 애노드와 접지 단자 사이에 연결되어 있다.As shown in FIG. 10, the current clip unit 320 has a diode D3 connected between the node N4 and the sustain voltage terminal V1 and a diode D4 connected between the node N4 and the ground terminal. Is connected to. In addition, an impedance element L31 is connected between the anode of the diode D3 and the node N4, and another impedance element L3 is connected between the anode of the diode D4 and the ground terminal.

여기서, 상기 전류 클립부(320)의 다이오드(D3,D4)는 전류 클립의 목적으로 부가한 것으로서, 트랜지스터(Q3,Q4)의 내압이 낮은 경우에 트랜지스터(Q3,Q4)에 내압 이상의 전압이 걸리지 않도록 보호하기 위함이다. 따라서, 다이오드(D3)는 통상 비도통 상태에 있어 노드(N2)의 전위가 Vsus를 초과할 때에만 도통 상태로 되고, 다이오드(D4)는 통상 비도통 상태에 있어, 노드(N2)의 전위가 0V 이하로 될 때에만 도통 상태로 된다. 따라서, 노드(N2)의 전위는 0V~Vsus의 범위에서 클립된다.Here, the diodes D3 and D4 of the current clip 320 are added for the purpose of the current clip, and when the breakdown voltages of the transistors Q3 and Q4 are low, voltages greater than or equal to the breakdown voltage are applied to the transistors Q3 and Q4. This is to protect against. Therefore, the diode D3 is in the conduction state only when the potential of the node N2 is normally in the non-conducting state and exceeds Vsus. The diode D4 is in the non-conducting state, and the potential of the node N2 is normally The state of conduction only occurs when the voltage falls below 0V. Therefore, the potential of the node N2 is clipped in the range of 0V to Vsus.

상기한 바와 같이 구성된 유지 구동부(300)의 유지 기간의 동작에 대해서 설명한다. 이러한 유지 동작은 상기 도 9와 동일하므로, 상기 도 9를 다시 한번 참조한다. 또한, 도 10에 도시한 유지 구동부(300)의 기본적인 동작은 상술한 유지 구동부(100,200)와 마찬가지이므로, LC 공진의 발생 메커니즘 등의 다른 점에 대해서만 이하 상세히 설명한다.The operation of the sustain period of the sustain drive unit 300 configured as described above will be described. Since this holding operation is the same as that of FIG. 9, reference is made to FIG. 9 again. In addition, since the basic operation | movement of the holding drive part 300 shown in FIG. 10 is the same as that of the holding drive parts 100 and 200 mentioned above, only the difference with the generation mechanism of LC resonance etc. is demonstrated in detail below.

먼저, 다이오드(D3)의 애노드-캐소드 사이의 기생 용량(CP31) 및 임피던스 소자(L31)의 인덕턴스 성분에 의한 LC 공진은 다이오드(D3)가 오프 상태에 있고 또한 다이오드(D3)의 애노드-캐소드 사이에 급격한 전압 변화가 발생하는 경우에 발생한다. 여기서, 상기 다이오드(D3)의 캐소드측의 전위가 전원 단자(V1)에 의해 Vsus로 고정되어 있으므로, 노드(N2) 또는 노드(N4)의 전위가 변화되는 모든 타이밍에서 다이오드(D3)의 애노드-캐소드 사이의 전압이 변화된다. 여기서, 물론 상기 노드(N2)와 노드(N4)의 전위는 항상 같다.First, LC resonance due to the parasitic capacitance CP31 between the anode-cathode of the diode D3 and the inductance component of the impedance element L31 is such that the diode D3 is in the off state and also between the anode-cathode of the diode D3. Occurs when a sudden voltage change occurs. Here, since the potential at the cathode side of the diode D3 is fixed to Vsus by the power supply terminal V1, the anode of the diode D3 at all timings at which the potential of the node N2 or the node N4 is changed. The voltage between the cathodes is changed. Here, of course, the potentials of the node N2 and the node N4 are always the same.

구체적으로는 도 9에 도시하는 바와 같이 트랜지스터(Q3)가 턴온으로 되어 노드(N2)의 전위가 0V로부터 약 Vsus/2를 향해서 상승하는 순간(기간 T1), 상승시의 전력 회수 기간이 종료하고 노드(N2)의 전위가 Vsus를 향해서 상승하는 순간(기 간 T2), 트랜지스터(Q4)가 턴온으로 되어 노드(N2)의 전위가 Vsus로부터 약 Vsus/2를 향해서 하강하는 순간(기간 T3) 및 하강시의 전력 회수 기간이 종료하고 노드(N2)의 전위가 0V를 향해서 하강하는 순간(기간 T4)의 각 타이밍에서 다이오드(D3)의 애노드-캐소드 사이의 전압이 변화된다. 이 때, 애노드-캐소드 사이의 기생 용량(CP31)에 고주파의 전류가 흐르고, 다이오드(D3)의 애노드-캐소드 사이의 기생 용량(CP31) 및 임피던스 소자(L31)의 인덕턴스 성분에 의해 고주파의 LC 공진이 발생하여 고주파의 전자파로서 복사된다.Specifically, as shown in FIG. 9, the moment when the transistor Q3 is turned on and the potential of the node N2 rises from 0V to about Vsus / 2 (period T1), the power recovery period at the end of the rise ends. The moment when the potential of N2 rises toward Vsus (period T2), the transistor Q4 turns on, and the moment when the potential of node N2 falls from Vsus toward about Vsus / 2 (period T3) and falls The voltage between the anode and the cathode of the diode D3 changes at each timing at the moment when the power recovery period of time ends and the potential of the node N2 drops toward 0V (period T4). At this time, a high frequency current flows through the parasitic capacitance CP31 between the anode and the cathode, and the LC resonance at high frequency is caused by the parasitic capacitance CP31 between the anode and the cathode of the diode D3 and the inductance component of the impedance element L31. This occurs and radiates as high frequency electromagnetic waves.

그러나, 본 실시예에서는 다이오드(D3)와 노드(N4) 사이에 임피던스 소자(L31)가 접속되어 있기 때문에, 공진 주파수는 애노드-캐소드 사이의 기생 용량(C31)에만 의한 공진 주파수보다도 저하된다. 구체적으로는 이 LC 공진의 공진 주파수가 30MHz 미만으로 되도록 임피던스 소자(L31)의 인덕턴스 값이 설정되어 30MHz 이상의 불필요한 전자파의 복사를 억제한다.However, in this embodiment, since the impedance element L31 is connected between the diode D3 and the node N4, the resonance frequency is lower than the resonance frequency only due to the parasitic capacitance C31 between the anode and the cathode. Specifically, the inductance value of the impedance element L31 is set so that the resonance frequency of this LC resonance is less than 30 MHz, thereby suppressing unnecessary electromagnetic radiation of 30 MHz or more.

다음에, 다이오드(D4)의 애노드-캐소드 사이의 기생 용량(CP32) 및 임피던스 소자(L32)의 인덕턴스 성분에 의한 LC 공진은 다이오드(D4)가 비도통 상태에 있고 또한 다이오드(D4)의 애노드-캐소드 사이에 급격한 전압 변화가 발생하는 경우에 발생한다. 여기서, 다이오드(D4)의 애노드측의 전위가 접지 단자에 의해 0V로 고정되어 있으므로, 노드(N2) 또는 노드(N4)의 전위가 변화되는 모든 타이밍에서 다이오드(D3)의 애노드-캐소드 사이의 전압이 변화된다.Next, the LC resonance due to the parasitic capacitance CP32 between the anode-cathode of the diode D4 and the inductance component of the impedance element L32 is such that the diode D4 is in a non-conducting state and the anode- of the diode D4 is further reduced. Occurs when a sudden voltage change occurs between the cathodes. Here, since the potential at the anode side of the diode D4 is fixed to 0 V by the ground terminal, the voltage between the anode and the cathode of the diode D3 at all timings at which the potential of the node N2 or the node N4 is changed. Is changed.

따라서, 상기 다이오드(D3)와 마찬가지로 상기한 기간 T1∼T4의 각 타이밍에서 다이오드(D4)의 애노드-캐소드 사이의 전압이 변화된다. 이 때, 애노드-캐소드 사이의 기생 용량(CP32)에 고주파의 전류가 흐르고, 다이오드(D4)의 애노드-캐소드 사이의 용량(CP32) 및 임피던스 소자(L32)의 인덕턴스 성분에 의해 고주파의 LC 공진이 발생하여 고주파의 전자기파로서 복사된다.Therefore, similarly to the diode D3, the voltage between the anode and the cathode of the diode D4 is changed at each timing of the periods T1 to T4 described above. At this time, a high frequency current flows through the parasitic capacitance CP32 between the anode and the cathode, and the LC resonance of the high frequency is caused by the inductance component of the capacitance CP32 and the impedance element L32 of the diode D4. Generated and radiated as high frequency electromagnetic waves.

그러나, 본 실시예에서는 다이오드(D4)에 직렬로 임피던스 소자(L32)가 접속되어 있기 때문에, 공진 주파수는 애노드-캐소드 사이의 기생 용량(CP32)에만 의한 공진 주파수보다도 저감된다. 구체적으로는, 이 LC 공진의 공진 주파수가 30MHz 미만이 되도록, 임피던스 소자(L32)의 인덕턴스 값이 설정되어, 30MHz 이상의 불필요한 전자파의 복사를 억제하고 있다.However, in this embodiment, since the impedance element L32 is connected in series with the diode D4, the resonance frequency is lower than the resonance frequency only due to the parasitic capacitance CP32 between the anode and the cathode. Specifically, the inductance value of the impedance element L32 is set so that the resonance frequency of this LC resonance is less than 30 MHz, thereby suppressing unnecessary electromagnetic radiation of 30 MHz or more.

상기한 바와 같이, 본 실시예에서도 임피던스 소자(L31,L32)가 다이오드(D3, D4)에 각각 직렬로 접속되어 있으므로, LC 공진의 공진 주파수를 30MHz 미만의 낮은 주파수로 이동시킬 수 있다. 따라서, 30MHz 이상의 고주파 전자파의 복사를 억제할 수 있다.As described above, also in this embodiment, since the impedance elements L31 and L32 are connected in series to the diodes D3 and D4, respectively, the resonance frequency of the LC resonance can be moved to a lower frequency of less than 30 MHz. Therefore, the radiation of the high frequency electromagnetic wave of 30 MHz or more can be suppressed.

도 11을 참조하면, 본 발명의 다른 실시예에 의한 유지 구동부의 회로가 도시되어 있다.Referring to Fig. 11, there is shown a circuit of a holding driver according to another embodiment of the present invention.

도 11에 도시한 유지 구동부(400)와 도 6에 도시한 유지 구동부(100)에서 다른 점은 도 8 및 도 10에 도시한 유지 구동부(200,300)와 마찬가지로 전류 클립부(420)를 이루는 다이오드(D3,D4) 및 임피던스 소자(L21,L22,L31,L32)가 부가된 점이며, 그 밖의 점은 도 6에 도시한 유지 구동부(100)와 마찬가지이므로, 동일 부분에는 동일 부호를 붙이고, 이하 상세한 설명을 생략한다.The difference between the sustain drive unit 400 shown in FIG. 11 and the sustain drive unit 100 shown in FIG. 6 is similar to that of the sustain drive units 200 and 300 shown in FIGS. 8 and 10. D3, D4 and impedance elements L21, L22, L31, and L32 are added, and the other points are the same as those of the sustain drive unit 100 shown in FIG. Omit the description.

본 실시예에서는 유지 구동부(100,200,300)와 마찬가지로 임피던스 소자 (L11,L12,L21,L22L31,L32)가 트랜지스터(Q1,Q2,Q3,Q4) 및 다이오드(D3,D4)에 직렬로 접속되어 있으므로, 상술한 유지 구동부(100,200,300)의 각 효과를 얻을 수 있고, 각 LC 공진의 공진 주파수를 30MHz 미만의 낮은 주파수로 이동시켜 30MHz 이상의 고주파 전자파의 복사를 보다 억제할 수 있다. 또, 각 실시예의 조합은 상기한 예에 한정되지 않고 여러 가지로 조합할 수 있으며, 조합한 각 실시예의 효과를 마찬가지로 얻을 수 있다.In this embodiment, like the sustain drivers 100, 200, and 300, the impedance elements L11, L12, L21, L22L31, and L32 are connected in series with the transistors Q1, Q2, Q3, Q4 and the diodes D3, D4. Each effect of the holding drivers 100, 200, and 300 can be obtained, and the resonance frequency of each LC resonance can be shifted to a lower frequency of less than 30 MHz to further suppress radiation of high frequency electromagnetic waves of 30 MHz or more. In addition, the combination of each Example is not limited to the above-mentioned example, It can combine in various ways, The effect of each combined example can be acquired similarly.

또, 상기한 각 설명에서는 구동 회로의 일례로서 유지 구동부에 대해서 설명했지만, 주사 구동부에 관해서도 상기와 마찬가지로 해서 본 발명을 적용할 수 있으며, 그 경우에도 마찬가지의 효과를 얻을 수 있다. In the above description, the sustain driver is described as an example of the driver circuit. However, the present invention can be applied to the scan driver in the same manner as described above, and the same effect can be obtained in that case.

도 12를 참조하면, 본 발명의 다른 실시예에 의한 유지 구동부의 회로가 도시되어 있다.Referring to Fig. 12, there is shown a circuit of a holding driver according to another embodiment of the present invention.

도 12에 도시한 유지 구동부(500)와 도 6,도 8, 도 10 및 도 11에 도시한 유지 구동부(100,200,300,400)에서 다른 점은 리셋 기간에 있어서 리셋 펄스 Pset를 발생시키기 위해 트랜지스터(Q5,Q6,Q7) 및 임피던스 소자(L41,L42)로 이루어진 제3스위칭부(513)(리셋 회로)가 부가된 점이며, 그밖의 점은 도 6, 도 8, 도 10 및 도 11에 도시한 유지 구동부(100,200,300,400)와 마찬가지이므로, 동일 부분에는 동일 부호를 붙이고, 이하 상세한 설명을 생략한다. 물론 이러한 유지 구동부(500)에는 상기 유지 구동부(100,200,300,400)중 어느 하나가 결합될 수 있음은 당연하다.The difference between the sustain driver 500 shown in FIG. 12 and the sustain drivers 100, 200, 300, and 400 shown in FIGS. 6, 8, 10, and 11 is that the transistors Q5 and Q6 are used to generate the reset pulse Pset in the reset period. Q7) and a third switching unit 513 (reset circuit) composed of impedance elements L41 and L42 are added, and other points are the sustain driving units shown in FIGS. 6, 8, 10, and 11. Since it is the same as (100,200,300,400), the same code | symbol is attached | subjected to the same part and detailed description is abbreviate | omitted below. Of course, any one of the sustain driving unit (100, 200, 300, 400) may be coupled to the sustain driving unit (500).

도 12에 도시된 바와 같이, 트랜지스터(Q5)의 드레인은 리셋 전압 단자(V2)에 접속되고, 소스는 임피던스 소자(L41)에 접속되며, 게이트에는 소정 제어 신호(S5)가 입력될 수 있다. 또한, 트랜지스터(Q6)의 드레인은 노드(N5)에 접속되고, 소스는 노드(N6)에 접속되며, 게이트에는 소정 제어 신호(S6)가 입력될 수 있다. 더불어, 트랜지스터(Q7)의 드레인은 노드(N6)에 접속되고, 소스는 임피던스 소자(L42)에 접속되며, 게이트에는 소정 제어 신호(S7)가 입력될 수 있다. 마지막으로, 임피던스 소자(L42)는 일측이 트랜지스터(Q7)의 소스에 연결되고, 타측이 접지 단자에 접속될 수 있다. 물론, 상기 트랜지스터(Q5)에는 기생 용량(CP51)이 형성되고, 상기 트랜지스터(Q7)에는 기생 용량(CP52)가 형성된다. 더욱이, 상기 리셋 전원 단자(V2)에는 리셋 전압 Vset이 인가된다. 여기서, 실제로 리셋 펄스 Pset이 상승 및 하강 램프 파형이 되도록 하기 위해서, 시정수 조정용 캐패시터 및 저항 등이 더 추가될 수 있으나, 이러한 구성은 도 12에서 생략되어 있음을 유의한다.As shown in FIG. 12, the drain of the transistor Q5 is connected to the reset voltage terminal V2, the source is connected to the impedance element L41, and a predetermined control signal S5 is input to the gate. In addition, the drain of the transistor Q6 is connected to the node N5, the source is connected to the node N6, and a predetermined control signal S6 may be input to the gate. In addition, the drain of the transistor Q7 may be connected to the node N6, the source may be connected to the impedance element L42, and a predetermined control signal S7 may be input to the gate. Finally, one side of the impedance element L42 may be connected to the source of the transistor Q7, and the other side thereof may be connected to the ground terminal. Of course, the parasitic capacitance CP51 is formed in the transistor Q5, and the parasitic capacitance CP52 is formed in the transistor Q7. Furthermore, a reset voltage Vset is applied to the reset power supply terminal V2. Here, in order to actually set the reset pulse Pset to the rising and falling ramp waveforms, a time constant adjusting capacitor and a resistor may be further added, but this configuration is omitted in FIG. 12.

상기한 바와 같이 구성된 유지 구동부(500)중 제3스위칭부(513)의 동작(리셋 동작)에 대해서 설명한다. 물론, 상기 유지 구동부(500)의 유지 기간 동작은 도 9에 도시한 것과 같다. The operation (reset operation) of the third switching unit 513 in the sustain drive unit 500 configured as described above will be described. Of course, the sustain period operation of the sustain driver 500 is as shown in FIG.

먼저, 제1스위칭부(511) 및 제2스위칭부(512)가 모두 오프된 상태에서, 트랜지스터(Q5)의 게이트에 하이 레벨의 제어 신호(S5)가 입력되고, 트랜지스터(Q6)의 게이트에도 하이 레벨의 제어 신호(S6)가 입력되며, 트랜지스터(Q7)의 게이트에 로우 레벨의 제어 신호(S7)가 입력되면, 리셋 전원 단자(V2)를 통해서 전압 Vset(즉, 상승 리셋 펄스 Pset)이 제5트랜지스터(Q5), 임피던스 소자(L41) 및 트랜지스 터(Q6)를 통하여 패널 용량(Cp)으로 전달된다. 물론, 이때 리셋 전압 Vset은 제7트랜지스터(Q7)의 기생 용량(CP52) 및 임피던스 소자(L42)로도 흘러서 소정 전자기파가 복사되지만, 상기 임피던스 소자(L42)의 인덕턴스 값을 적절히 조절함으로써, 30MHz 이상의 전자기파 복사를 억제한다.First, in a state where both the first switching unit 511 and the second switching unit 512 are turned off, the high level control signal S5 is input to the gate of the transistor Q5, and also to the gate of the transistor Q6. When the high level control signal S6 is input and the low level control signal S7 is input to the gate of the transistor Q7, the voltage Vset (that is, the rising reset pulse Pset) is reset through the reset power supply terminal V2. It is transferred to the panel capacitor Cp through the fifth transistor Q5, the impedance element L41, and the transistor Q6. Of course, at this time, the reset voltage Vset also flows to the parasitic capacitance CP52 and the impedance element L42 of the seventh transistor Q7 so that a predetermined electromagnetic wave is radiated, but by appropriately adjusting the inductance value of the impedance element L42, an electromagnetic wave of 30 MHz or more is appropriate. Suppresses copying.

한편, 제1스위칭부(511) 및 제2스위칭부(512)가 모두 오프된 상태에서, 트랜지스터(Q5)의 게이트에 로우 레벨의 제어 신호(S5)가 입력되고, 트랜지스터(Q6)의 게이트에 하이 레벨의 제어 신호(S6)가 입력되며, 트랜지스터(Q7)의 게이트에 하이 레벨의 제어 신호(S7)가 입력되면, 패널 용량(Cp)의 전압(즉, 하강 리셋 펄스 Pset)이 트랜지스터(Q7) 및 임피던스 소자(L42)를 통하여 접지 단자의 전압으로 된다. 이때, 상기 트랜지스터(Q5)의 기생 용량(CP51) 및 임피던스 소자(L41)로부터도 소정 전압이 상기 접지 단자쪽으로 흐르려 하면서 소정 LC 공진이 발생한다. 그러나, 상기 임피던스 소자(L41)의 인덕턴스 값을 적절히 조절함으로써, 30MHz 이상의 전자기파 복사를 억제한다.On the other hand, in a state in which both the first switching unit 511 and the second switching unit 512 are turned off, the low level control signal S5 is input to the gate of the transistor Q5 and the gate of the transistor Q6. When the high level control signal S6 is input and the high level control signal S7 is input to the gate of the transistor Q7, the voltage of the panel capacitor Cp (that is, the falling reset pulse Pset) becomes the transistor Q7. And the impedance element L42 to obtain the voltage of the ground terminal. At this time, the LC voltage is generated from the parasitic capacitance CP51 and the impedance element L41 of the transistor Q5 while the predetermined voltage is directed toward the ground terminal. However, by appropriately adjusting the inductance value of the impedance element L41, electromagnetic wave radiation of 30 MHz or more is suppressed.

상기한 바와 같이, 본 실시예에서도 임피던스 소자(L41)가 트랜지스터(Q5)에 직렬로 접속되고, 임피던스 소자(L42)가 트랜지스터(Q7)에 직렬로 접속됨으로써, 리셋 펄스 Pset의 공급중에 발생할 수 있는 LC 공진 주파수를 30MHz 미만의 낮은 주파수로 이동시킬 수 있다. 따라서, 30MHz 이상의 고주파 전자기파의 복사를 억제할 수 있다.As described above, also in this embodiment, the impedance element L41 is connected in series to the transistor Q5, and the impedance element L42 is connected in series to the transistor Q7, which may occur during the supply of the reset pulse Pset. It is possible to shift the LC resonance frequency to a lower frequency of less than 30 MHz. Therefore, the radiation of the high frequency electromagnetic wave of 30 MHz or more can be suppressed.

상기와 같이 하여 본 발명에 의한 전자기파 장애를 줄일 수 있는 플라즈마 디스플레이 패널의 구동 회로는 스위칭부에 소정 인덕턴스 성분을 갖는 임피던스 소자가 더 연결됨으로써, 스위칭부 자체의 인덕턴스 성분이 증가하게 된다. 따라서, LC 공진 주파수를 결정하는 인덕턴스 성분이 강제로 증가됨으로써, 결국 LC 공진 주파수를 전자기파 인증의 기준인 30MHz 미만으로 충분히 낮출 수 있게 된다.As described above, in the driving circuit of the plasma display panel capable of reducing the electromagnetic interference according to the present invention, an impedance element having a predetermined inductance component is further connected to the switching unit, thereby increasing the inductance component of the switching unit itself. Therefore, the inductance component for determining the LC resonant frequency is forcibly increased, so that the LC resonant frequency can be sufficiently lowered below 30 MHz, which is the standard for electromagnetic wave certification.

이상에서 설명한 것은 본 발명에 따른 전자기파 장애를 줄일 수 있는 플라즈마 디스플레이 패널의 구동 회로를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.What has been described above is just one embodiment for implementing the driving circuit of the plasma display panel which can reduce the electromagnetic interference according to the present invention, the present invention is not limited to the above-described embodiment, in the claims As claimed, any person having ordinary skill in the art without departing from the gist of the present invention will have the technical spirit of the present invention to the extent that various modifications can be made.

Claims (11)

소정 용량을 갖는 플라즈마 디스플레이 패널 전극;A plasma display panel electrode having a predetermined capacitance; 상기 플라즈마 디스플레이 패널 전극에 접속된 캐패시터;A capacitor connected to the plasma display panel electrode; 상기 플라즈마 디스플레이 패널 전극 및 캐패시터 사이에 접속된 스위칭부; 및,A switching unit connected between the plasma display panel electrode and a capacitor; And, 상기 스위칭부에 연결되어 상기 스위칭부로부터 발생되는 공진 주파수를 낮추는 임피던스 소자를 더 포함하여 이루어진 것을 특징으로 하는 전자기파 장애를 줄일 수 있는 플라즈마 디스플레이 패널의 구동 회로.And an impedance element connected to the switching unit to lower the resonance frequency generated from the switching unit. 제 1 항에 있어서, 상기 스위칭부는The method of claim 1, wherein the switching unit 상기 플라즈마 디스플레이 패널 전극과, 유지 전압 단자 및 접지 단자 사이에 연결되어, 상기 유지 전압 단자로부터 유지 전압이 플라즈마 디스플레이 패널 전극에 인가되도록 하거나 또는 플라즈마 디스플레이 패널 전극을 접지시키는 제1스위칭부;A first switching unit connected between the plasma display panel electrode and a sustain voltage terminal and a ground terminal to apply a sustain voltage to the plasma display panel electrode from the sustain voltage terminal or to ground the plasma display panel electrode; 상기 제1스위칭부와 캐패시터 사이에 연결되어, 상기 캐패시터로부터의 전하가 플라즈마 디스플레이 패널 전극에 공급되도록 하거나, 플라즈마 디스플레이 패널 전극으로부터 전하가 캐패시터에 회수되도록 하는 제2스위칭부; 및,A second switching unit connected between the first switching unit and the capacitor to allow the charge from the capacitor to be supplied to the plasma display panel electrode or to recover the charge from the plasma display panel electrode to the capacitor; And, 상기 제1스위칭부와 제2스위칭부 사이에 연결되어 상기 플라즈마 디스플레이 패널 전극과 함께 공진이 발생되도록 하는 인덕터를 포함하여 이루어진 것을 특징 으로 하는 전자기파 장애를 줄일 수 있는 플라즈마 디스플레이 패널의 구동 회로.And an inductor connected between the first switching unit and the second switching unit to generate a resonance together with the plasma display panel electrode. 제 2 항에 있어서, 상기 임피던스 소자는 상기 제1스위칭부 또는 제2스위칭부중 적어도 어느 하나에 연결된 것을 특징으로 하는 전자기파 장애를 줄일 수 있는 플라즈마 디스플레이 패널의 구동 회로.The driving circuit of claim 2, wherein the impedance element is connected to at least one of the first switching unit and the second switching unit. 제 2 항에 있어서, 상기 스위칭부는 The method of claim 2, wherein the switching unit 상기 인덕터의 일측과 유지 전압 단자, 상기 인덕터의 일측과 접지 단자 사이에 각각 전류 클립용 다이오드가 연결되어 상기 제2스위칭부로의 과전류를 방지하는 전류 클립부가 더 형성된 것을 특징으로 하는 전자기파 장애를 줄일 수 있는 플라즈마 디스플레이 패널의 구동 회로.A current clip diode is connected between one side of the inductor, a sustain voltage terminal, and one side of the inductor and a ground terminal, respectively, so that a current clip portion is further formed to prevent overcurrent to the second switching unit. The driving circuit of the plasma display panel. 제 4 항에 있어서, 상기 임피던스 소자는 상기 제1스위칭부, 제2스위칭부 또는 전류 클립부중 적어도 어느 하나에 연결된 것을 특징으로 하는 전자기파 장애를 줄일 수 있는 플라즈마 디스플레이 패널의 구동 회로.The driving circuit of claim 4, wherein the impedance element is connected to at least one of the first switching unit, the second switching unit, and the current clip unit. 제 2 항에 있어서, 상기 스위칭부는The method of claim 2, wherein the switching unit 상기 플라즈마 디스플레이 패널 전극, 제1스위칭부 및 리셋 전압 단자 사이에 접속되어, 상기 플라즈마 디스플레이 패널에 리셋 전압을 인가하는 제3스위칭부를 더 포함하여 이루어진 것을 특징으로 하는 전자기파 장애를 줄일 수 있는 플라 즈마 디스플레이 패널의 구동 회로.And a third switching unit connected between the plasma display panel electrode, the first switching unit, and a reset voltage terminal to apply a reset voltage to the plasma display panel, wherein the plasma display panel can reduce electromagnetic interference. Driving circuit of the panel. 제 6 항에 있어서, 상기 임피던스 소자는 상기 제1스위칭부, 제2스위칭부 또는 제3스위칭부중 적어도 어느 하나에 연결된 것을 특징으로 하는 전자기파 장애를 줄일 수 있는 플라즈마 디스플레이 패널의 구동 회로.The driving circuit of claim 6, wherein the impedance element is connected to at least one of the first switching unit, the second switching unit, and the third switching unit. 제 4 항에 있어서, 상기 스위칭부는The method of claim 4, wherein the switching unit 상기 플라즈마 디스플레이 패널 전극, 제1스위칭부 및 리셋 전압 단자 사이에 접속되어, 상기 플라즈마 디스플레이 패널에 리셋 전압을 인가하는 제3스위칭부를 더 포함하여 이루어진 것을 특징으로 하는 전자기파 장애를 줄일 수 있는 플라즈마 디스플레이 패널의 구동 회로.And a third switching unit connected between the plasma display panel electrode, the first switching unit, and a reset voltage terminal to apply a reset voltage to the plasma display panel, wherein the plasma display panel can reduce electromagnetic interference. Driving circuit. 제 8 항에 있어서, 상기 임피던스 소자는 상기 제1스위칭부, 제2스위칭부, 전류 클립부 또는 제3스위칭부중 적어도 어느 하나에 연결된 것을 특징으로 하는 전자기파 장애를 줄일 수 있는 플라즈마 디스플레이 패널의 구동 회로.The driving circuit of claim 8, wherein the impedance element is connected to at least one of the first switching unit, the second switching unit, the current clip unit, and the third switching unit. . 제 1 항 내지 제 9 항중 어느 한 항에 있어서, 상기 임피던스 소자는 소정 인덕턴스를 갖는 인덕터인 것을 특징으로 하는 전자기파 장애를 줄일 수 있는 플라즈마 디스플레이 패널의 구동 회로.The driving circuit of a plasma display panel according to any one of claims 1 to 9, wherein the impedance element is an inductor having a predetermined inductance. 제 1 항 내지 제 9 항중 어느 한 항에 있어서, 상기 임피던스 소자는 상기 스위칭부로부터 발생되는 공진 주파수를 30MHz 이하로 낮추는 것을 특징으로 하는 전자기파 장애를 줄일 수 있는 플라즈마 디스플레이 패널의 구동 회로.10. The driving circuit of claim 1, wherein the impedance element reduces the resonance frequency generated from the switching unit to 30 MHz or less. 11.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105808486A (en) * 2014-12-29 2016-07-27 北京华大九天软件有限公司 Implementation of a high speed drive circuit with an active inductor as a load

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