KR20070038550A - 무선 통신 장치용 변조기 및 무선 통신 장치 - Google Patents

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KR20070038550A
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마르쿠스 헬펜스테인
페테르 보데
알렉산더 람페
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

무선 통신 장치 내에 설치 가능한 변조기(M)로서, i) 버스트(burst)의 데이터 비트로 충진되어 있고, 보호 비트(guard bits)로 충진된 보호 구간(guard interval)에 의해 서로에 대해 분리되어 있는 타임 슬롯 그룹의 타임 슬롯과 연관된 디지털 I/Q 신호를 생성하는 변조 수단(SPC, M0, GM, CM0, CM1, MX1, US1)과, ii) 필터 값에 의해 정의되는 선택된 펄스 형상을 상기 디지털 I/Q 신호에 적용하여 변조된 디지털 I/Q 신호를 출력하는 필터 수단(F0)과, iii) 디지털 I/Q 신호의 송신 버스트를 수신하면, 선택되고 회전된 유효 기호(valid symbols)를 상기 필터 수단에 공급하고, 보호 구간을 충진하는 최종 보호 비트를 상기 필터 수단으로 전송하기 이전에는 상기 보호 구간 및 상기 보호 구간을 둘러싸는 연속적인 타임 슬롯을 각각 충진하는 보호 비트 및 데이터 비트로, 및/또는 상기 송신 버스트의 최종 데이터를 상기 필터 수단에 전송한 직후에는 제로로 설정된 디지털 I/Q 신호로 시간 정렬(time-aligned)되도록 구성되는 초기화 수단(SPC', M0', GM', CM0', US1', US2', MX0)을 포함한다.

Description

무선 통신 장치용 변조기 및 무선 통신 장치{MODULATOR WITH INSTANTANEOUS MODULATION SCHEME SWITCHING IN MULTI-TIME SLOT AND MULTI-MODE OPERATION, FOR A WIRELESS COMMUNICATION EQUIPMENT}
본 발명은 무선 통신 장치의 디지털 전송 부품에 관한 것으로, 보다 정확하게는 연속적인 타임 슬롯(time slots)과 연관된 2개의 데이터 버스트(data bursts) 사이에서 하나의 변조 기법으로부터 다른 변조 기법으로 전환 가능한 변조기에 관한 것이다.
GSM(Global System for Mobile Communications) 등과 같은 소정의 통신 네트워크에서, 소위 EGPRS 표준(Enhanced General Packet Radio Service) 등과 같은 새로운 표준을 이용하여 데이터 레이트를 강화하는 방법이 제안되어 왔다. 예를 들면, EGPRS 표준은 GSM 네트워크 내에 새로운 변조 기법, 다시 말해 8PSK(8 Phase Shift Keying)을 도입하여, 종래에 GMSK(Gaussian Minimum Shift Keying) 변조 기법에 의해 제공되었던 데이터 레이트를 향상시켰다.
데이터 전송의 유연성을 위해서, EGPRS 표준은 GSM 프레임을 분할하는 8개의 타임 슬롯 중에서 하나 이상의 타임 슬롯이 GMSK 또는 8PSK 변조를 사용한 데이터 전송에서 이용될 수 있도록 요구하는 멀티-타임 슬롯(또는 멀티 슬롯) 및 멀티-모드 동작(multi-mode operation)을 정의한다. 그러므로, EGPRS 무선 통신 장치는 연속적인 타임 슬롯 내에서 GMSK 변조 기법으로부터 8PSK 변조 기법으로, 또한 그 반대로 용이하게 전환 가능한 변조기를 포함해야만 한다.
그러나, 당업자에게 알려져 있는 바와 같이, GMSK는 포화된(saturated) 전력 증폭기를 높은 효율로 사용할 수 있게 하는 정 포락선 변조 기법(constant envelope modulation scheme)인 반면, 8PSK는 진폭뿐만 아니라 위상도 가변적인 변조된 캐리어를 전달하고, 그에 따라 포화된 전력 증폭기의 사용을 허용하지 않고 예를 들면 선형 전력 증폭기의 사용만을 허가하는 변조 기법이다.
따라서, 멀티 슬롯 동작에서 변조 기법은 변경될 뿐만 아니라 전력 증폭 모드가 될 수 있고, 이는 불행하게도 연속적인 타임 슬롯과 연결된 인접한 채널 사이에 간섭을 발생시킨다.
이러한 간섭을 감소시키기 위해서, 전력 증폭을 이용하여 송신 전력을 램프-다운(ramp down)하고, 연속적인 타임 슬롯 사이에서 제공된 보호 주기 동안에 변조기 및/또는 전력 증폭 모드를 변경시키는 방법이 제안되었다. 보호 주기는 데이터 전송이 없는 제어 및/또는 전환 동작을 위해 제공된 시간 구간이라는 것을 주지하라.
이러한 해결책의 대안은 특허 문헌 제 WO 2004/021659 호에 명시되어 있다. 이는 전력 증폭 모드 및 변조기를 변경하지 않으면서 I/Q 신호 성형(여기에서 I 및 Q는 각각 동일 위상 및 직교 성분임)을 이용하여 전력 램핑(power ramping)이 가능한 결합(joint) GMSK/8PSK I/Q 변조기로 이루어져 있다. 보다 구체적으로, 결합 GMSK/8PSK I/Q 변조기의 GMSK 부분이 로렌츠 표현식(Laurent's representation)을 이용하여 선택된 충분한 개수의 선형 및 사전 인코딩된(pre-encoded) 변조기와 유사할 때, 또한 변조기 입력 신호가 대략적으로 선택될 때, 버스트 성형(burst shaping)은 I/Q 도메인 내에서 실행되고, 그에 따라 전력 램핑의 문제점이 해결된다.
이것은 변조기 기능이 전력 제어 루프로부터 분리되거나, 다시 말해 전력 증폭기의 램핑이 변조기의 작용에 의해 결정되는 것이 아니라 엄격하게 전력 제어 루프에 의해 결정되도록 요구한다. 그러나, 이러한 엄격한 조건은 변조기 출력 신호가 매끄러운 전이가 아닌 온/오프 상태(데이터 모드 대 제로 강제 모드(forced-zero mode)) 사이의 순간적인 전이를 갖도록 요구한다. 불행하게도, 상술된 GMSK/8PSK I/Q 변조기는 비교적 느린 온/오프 출력 신호 전이의 영향을 받고, 이는 특히 보호 주기가 적은 개수의 비트 또는 기호(예컨대 타이밍 단축(timing advance) 버스트의 경우 5 비트)로 감소될 때, 바람직하게는 GMSK용으로 사용되는 포화된 전력 증폭기의 전력 제어 루프를 제어하기 어렵게 한다.
그러므로, 본 발명의 목적은 특히 변조기가 상술된 특허 문헌 제 WO 2004/021659 호에 기재된 타입의 변조기인 경우에 그 상황을 개선하는 것이다.
이러한 목적을 위해서, 본 발명은 무선 통신 장치용 변조기를 제공하는데, 이 변조기는 i) 버스트(burst)의 데이터 비트로 충진되어 있고, 보호 비트(guard bits)로 충진된 보호 구간(guard interval)에 의해 서로에 대해 분리되어 있는 타임 슬롯 그룹의 타임 슬롯과 연관된 디지털 I/Q 신호를 생성하는 변조 수단과, ii) 필터 값에 의해 정의되는 선택된 펄스 형상을 디지털 I/Q 신호에 적용하여 변조된 디지털 I/Q 신호를 출력하는 필터 수단을 포함한다.
이러한 변조기는 디지털 I/Q 신호의 송신 버스트를 수신하면, 선택되고 회전된 유효 기호(valid symbols)를 필터 수단에 공급하고, (보호 구간을 충진하는) 최종 보호 비트를 필터 수단으로 전송하기 이전에는 보호 구간 및 보호 구간을 둘러싸는 연속적인 타임 슬롯을 각각 충진하는 보호 비트 및 데이터 비트로, 및/또는 송신 버스트의 최종 데이터를 필터 수단에 전송한 직후에는 제로로 설정된 디지털 I/Q 신호로 시간 정렬(time-aligned)되도록 구성되는 초기화 수단을 포함하는 것을 특징으로 한다.
본 발명에 따른 변조기는 개별적으로 또는 결합되어 고려되는 추가적인 특성을 포함할 수 있는데, 특히,
― 이 변조기의 초기화 수단은 필터 수단에 선택되고 회전된 유효 기호를 공급하는 것과 관련하여 변조 수단의 처리 수단 입력단에 선택된 상수 값을 제공하도록 구성되는 것을 특징으로 한다. 예컨대, 그 상수 값은 "1" 또는 "0"이 될 수 있다.
― 이 변조기는 송신 버스트의 최종 데이터를 필터 수단으로 전송한 직후에, 필터 수단이 제로로 강제되는 변조된 디지털 I/Q 신호를 출력하는 순서대로 C0 필터 수단에 제로로 강제되는 신호의 리셋 시퀀스를 공급하도록 구성되는 리셋 수단을 포함할 수 있다.
― 이 변조기의 변조 수단은 적어도 제 1 변조 수단, 제 2 변조 수단 및 제 3 변조 수단을 포함하고, 이 변조기의 초기화 수단은 적어도 제 1 초기화 수단 및 제 2 초기화 수단과 가능하게는 제 3 초기화 수단을 포함하고, 이 변조기의 필터 수단은 제 1 다중화 수단(multiplexing means)을 통해 제 1 및 제 3 변조 수단에 결합된 제 1 필터 수단과, 제 2 다중화 수단을 통해 제 2 변조 수단에 결합된 제 2 필터 수단을 적어도 포함할 수 있다.
· 한편으로 제 1 필터 수단 및 제 2 필터 수단은 각각 스테이지로 분할되고, 각각 제 1 및 제 2 변조된 디지털 I/Q 신호를 출력하는 유한 임펄스 응답 필터(finite impulse response filters)이고, 다른 한편으로 이 변조기는 제 1 및 제 2 변조된 디지털 I/Q 신호를 결합하여 변조된 디지털 I/Q 신호를 구성하도록 구성된 결합 수단을 포함한다.
· 제 1, 제 2 및 가능한 제 3 초기화 수단은 각각 선택된 비트 시퀀스를 각각 공급받는 매퍼(mapper)와, 매퍼에 결합된 제 1 입력단 및 선택된 회전 신호를 공급받고, 회전 신호 및 선택된 비트 시퀀스의 함수로서 회전된 유효 기호를 전달하는 제 2 입력단을 포함하는 승산기를 적어도 포함할 수 있다. 이러한 경우에, 제 2 초기화 수단은 또한 선택된 비트 시퀀스를 공급받아 매퍼에 공급하는 유한 상태 머신(finite state machine)을 더 포함할 수 있고, 가능한 제 3 초기화 수단은 또한 선택된 비트 시퀀스를 공급받아 매퍼에 공급하는 직렬-병렬 변환기(serial to parallel converter)를 더 포함할 수 있다. 또한, 제 1 및 제 3 초기화 수단은 대응하는 승산기에 각각 접속된 제 1 및 제 2 입력단과, 제 1 필터 수단에 접속된 공유형 업-샘플러(shared up-sampler)로 공급하는 하나의 출력단을 적어도 포함하는 멀티플렉서를 공유할 수 있다. 이러한 공유형 멀티플렉서는 또한 제로로 강제되는 신호의 리셋 시퀀스를 제공하는 제 3 입력단을 포함할 수 있다.
· 제 1 및 제 2 초기화 수단은 동일한 선택된 비트 시퀀스를 공급받는 것이 바람직하다.
· 제 1 변조 수단 및 제 1 필터 수단은 0차의 선형화된 GMSK I/Q 변조기를 정의하고, 제 2 변조 수단 및 제 2 필터 수단은 1차의 선형화된 GMSK I/Q 변조기를 정의하고, 0차 및 1차의 선형화된 GMSK I/Q 변조기는 공통 디지털 GMSK I/Q 신호를 공급받고, 제 3 변조 수단 및 제 1 필터 수단은 디지털 8PSK I/Q 신호를 공급받는 8PSK I/Q 변조기를 정의할 수 있다.
본 발명은 또한 제시된 것과 같은 변조기를 포함하는 무선 통신 장치를 제공한다. 이러한 장치는 예를 들면 이동 전화기가 될 수 있다.
본 발명의 다른 특징 및 이점은 이하의 상세한 설명 및 첨부된 도면을 참조함으로써 명확해질 것이다.
도 1은 결합 8PSK/GMSK I/Q 변조기의 일례를 도시하는 개략도.
도 2a는 본 발명에 따른 8PSK I/Q 변조기 및 선형화된 GMSK I/Q 변조기의 0차 경로에 대한 실시예의 간략화된 예시를 도시하는 개략도.
도 2b는 본 발명에 따른 선형화된 GMSK I/Q 변조기의 1차(또는 직각) 경로에 대한 실시예의 간략화된 예시를 도시하는 개략도.
도 3은 도 2a 및 도 2b에 도시된 선형화된 GMSK I/Q 변조기에 대한 타이밍도의 일례를 도시하는 도면,
도 4는 본 발명에 따라서 프리-로딩 및 리셋 수단을 포함하는 선형화된 GMSK I/Q 변조기의 실시예에 대한 세부적인 예시를 도시하는 개략도.
도 5는 k번째 입력 샘플을 2πk/16만큼 각도 보정한 것을 추가적으로 고려하여, 포인트의 각도가 2π/16의 배수인 단위 원 상에서 16개의 가능한 포인트 중 하나에 대해 입력 기호 [0, 1, ..., 7]를 매핑할 수 있게 하는 모듈로 16 카운터(modulo 16 counter) 및 모듈로 16 가산기 결합체의 일례를 도시하는 개략도.
첨부된 도면은 본 발명을 완전하게 하는 역할을 할 뿐만 아니라 필요한 경우에 그 정의에도 기여할 수 있다.
먼저 제한적이지 않은 실시예에서, 본 발명에 따른 변조기(M)의 일례를 도시하는 도 1 및 도 2를 참조한다.
이하의 설명에서, 설명된 변조기(M)는 EGPRS(또는 EDGE) 표준에 따라서 강화된 데이터 레이트를 갖는 GSM 이동 전화기 등과 같은 무선 통신 장치 내에 설치된 결합 8PSK/GMSK I/Q 변조기로서 고려될 것이다. 다시 말해서, 변조기(M)는 GSM 프레임의 연속적인 타임 슬롯 내에서 GMSK 변조 기법으로부터 8PSK 변조 기법으로, 또한 그 반대로 멀티모드 동작으로서 전환될 수 있다.
본 발명이 전력 증폭기의 선형 모드와 비선형 모드 사이의 전환을 필요로 하는 이러한 종류의 전환으로 한정되지 않는다는 것을 주지하는 것은 중요하다. 또한, 본 발명은 일반적으로 진폭 변조 펄스의 중첩에 의한 디지털 위상 변조 신호의 로렌츠 구성(Laurent's construction)에 기초하는 변조기의 모든 전환 기법에 적용된다. 이러한 로렌츠 구성에 관한 추가적인 세부 사항은 P. A. Laurent에 의한 "Exact and approximate construction of digital phase modulations by superposition of amplitude modulated pulses(AMO)"라는 제목의 문헌(IEEE Transactions on communications, Vol.42, N°.2/3/4, 1994)에서 확인할 수 있다.
또한, 본 발명은 이동 전화기 내에 설치된 변조기로 한정되지 않는다. 본 발명에 따른 변조기는 모든 무선 통신 장치 내에 설치 가능한데, 특히 랩탑 또는 통신 장치를 포함하는 PDA(Personal Digital Assistant) 내에 설치 가능하다.
당업자에게 알려져 있는 바와 같이, 변조기(M)는 이동 전화기(예를 들면)의 전송부의 일부분이다. 이러한 전송부는 개략적으로 음성 코더, 채널 코더, 인터리버(interleaver), 암호부(ciphering), 버스트 포매터(burst formatter), 결합 8PSK/GMSK I/Q 변조기(M), 기저 대역 신호(baseband signal)용의 디지털-아날로그 컨버터(DAC), 기저 대역으로부터 무선 주파수(RF)로의 신호 업-컨버터(signal up-converter), RF 전력 증폭기 및 전송 안테나를 포함한다.
도 1에 개략적으로 도시된 바와 같이, 결합 8PSK/GMSK 변조기(M)는 일반적으로 버스트 포매터에 의해 디지털 입력 신호(IS)를 공급받고, 변조할 입력 신호(IS)의 타입에 따라서 8PSK I/Q 변조기(M1) 또는 선형화된 GMSK I/Q 변조기(M2)로 공급하도록 구성되는 멀티플렉서(MU)를 포함한다.
선형화된 GMSK I/Q 변조기(M2)는 동일한 입력 신호(IS)를 공급받는 0차 변조 경로(M20)(선형 경로로도 지칭됨) 및 적어도 하나의 1차 변조 경로(M21)(직각 경로(quadratic path)로도 지칭됨)를 포함하는 것이 바람직하다. 선형화된 GMSK I/Q 변조기(M2)는 보다 일반적으로 동일한 입력 신호(IS)를 공급받는 n+1개의 변조 경로(n≥0)를 포함한 n차 GMSK I/Q 변조기라는 것을 주지하는 것은 중요하다. 그러므로 본 발명에 따른 변조기는 2개 이상의 변조 경로를 포함하는 GMSK I/Q 변조기를 포함할 수 있다.
선형 경로는 C0 필터로도 지칭되는 필터 부분(F0)으로 공급하는 매핑/회전/업-샘플링 부분(MRU20)을 포함한다. 직각 경로는 C1 필터로도 지칭되는 필터 부분(F1)으로 공급하는 매핑/회전/업-샘플링 부분(MRU21)을 포함한다.
8PSK I/Q 변조기(M1)는 선형화된 GMSK I/Q 변조기(M2)의 선형 경로를 공유하는 C0 필터(F0)에 공급하는 매핑/회전/업-샘플링 부분(MRU1)을 포함한다.
C0 필터(F0) 및 C1 필터(F1)의 각각의 출력단은 메인 결합기(main combiner)(MC)의 입력단에 접속되어 변조된 I/Q 신호를 제공한다. 메인 결합기(MC)의 출력단은 디지털-아날로그 컨버터(DAC)에 접속되어 변조된 I/Q 신호(OS) 를 공급한다.
본 발명에 따르면, 8PSK I/Q 변조기(M1) 및 선형화된 GMSK I/Q 변조기(M2)는 GSM 프레임의 타임 슬롯과 연관되는 변조된 디지털 I/Q 신호를 생성하는 변조부와, 변조된 디지털 I/Q 신호(OS)를 출력하기 위해서 필터 값에 의해 정의된 선택된 펄스 형상을 디지털 I/Q 신호에 적용하는 필터부를 각각 포함한다.
본 명세서에 참조 문헌으로서 그 전체가 인용된 상기 특허 문헌 제 WO 2004/021659 호에 기재된 바와 같이, 변조된 디지털 I/Q 신호는 연속적인 타임 슬롯 사이에 삽입된 보호 구간 동안에 그 포락선(envelope) 내에 오목부(dip)를 가질 수 있다. 그러나 이것이 필수적이지는 않다.
WO 2004/021659에서, 변조기의 내장형 C0/C1 필터를 이용하고, 보호 주기 동안에 이러한 필터에 제로를 공급하는 것에 의해 신호 포락선 내에 오목부를 도입할 수 있다고 제시되어 있다.
본 발명에서, 예컨대 송신부 내에 디지털 신호 처리(승산기 등)를 이용하는 것에 의해 오목부를 도입할 수 있다. 이것은 예를 들면 특허 문헌 제 EP 03104545.3 호(2003년 12월 4일에 출원됨)에 제안되어 있는데, 여기에서는 추가적인 승산기를 디지털 도메인 내에 제공한다. 서로 다른 송신 전력을 갖는 연속적인 버스트 사이의 매끄러운 전이(smooth transition)가 보호 구간 동안에 실현되게 하는 방식으로 승산기 이득이 선택된다. 이와 다르게, 전력 증폭기 수단에 의해 공급받는 디지털 신호 프로세서(DSP)에 의해 제어될 수 있는 외부 전력 제어 루프(도시하지 않음)를 이용하여 아날로그 도메인 내에 오목부를 도입할 수 있다.
이러한 포락선 오목부를 가지고, 전송부의 급격한 전환에 기인한 전송 신호 내의 불필요한 급격한 전환 과도 전류(switching transients)를 방지할 수 있다. 그러므로, 종래에 연속적인 타임 슬롯 사이의 전송 전력 레벨이 변동하는 경우에 발생되었던 연속적인 타임 슬롯과 관련된 인접한 전송 채널 사이의 간섭을 최소화할 수 있게 된다. 또한, 포락선 오목부는 8PSK 및 GMSK 변조 기법 사이의 전환 동안에 발생되는 I/Q 신호의 불필요한 불연속성을 방지할 수 있게 한다. 그러므로 종래에 8PSK 및 GMSK 변조 기법 사이의 전환의 경우에 발생되었던 연속적인 타임 슬롯과 관련된 인접한 전송 채널 사이의 간섭을 최소화할 수 있게 된다.
WO 2004/021659에서, FIR 필터에 제공되는 제로에 기인한 평활 신호(smooth signal)의 스텝-온(step-on) 및 스텝-오프(step-off) 때문에 설계에서 이웃한 스펙트럼의 불필요한 간섭에 대해 주의를 기울여야 한다는 점을 주지하는 것은 중요하다. 본 발명에서는 변조기 스텝-온 및 스텝-오프와 전력 제어의 분리를 목적으로 한다. 따라서, 변조기(M)는 오로지 순간적인 반응이 가능하도록 보장하기만 하는 반면, 몇몇 추가적인 처리부는 적절한 전력 램핑이 발생하도록 보장하고, 스펙트럼 조건이 충족되도록 보장해야만 한다. 다시 말해서 평활 스텝-온 및 스텝-오프는 다른 수단에 의해 이루어져야만 한다.
또한 본 발명에 따르면 변조기(M)는 디지털 I/Q 신호의 버스트를 수신하면, 선택되고 회전된 유효 기호(valid symbols)를 필터 수단에 공급하고, 보호 구간을 충진하는 최종 보호 비트를 필터부로 전송하기 이전에는 보호 구간 및 보호 구간을 둘러싸는 연속적인 타임 슬롯을 각각 충진하는 보호 비트 및 데이터 비트로("초기 화 모드"), 및/또는 송신 버스트의 최종 데이터를 필터부로 전송한 직후에는 제로로 설정된 디지털 I/Q 신호로("리셋 모드") 시간 정렬(time-aligned)되도록 구성되는 초기화(또는 프리-로딩(pre-load)) 수단을 포함한다.
다음으로 도 2a 및 도 2b를 참조하여 본 발명에 따른 변조기(M)의 실시예에 대한 한정적이지 않은 단순화된 일례에 대해 설명할 것이다.
도 2a에 개략적으로 도시된 바와 같이, 8PSK I/Q 변조기(M1)의 매핑/회전/업-샘플링 부분(MRU1)은 변조기(M)의 멀티플렉서(MU)에 의해 직렬 데이터 스트림(또는 디지털 입력 신호)(IS)을 공급받는 직렬-병렬 변환기(SPC)를 포함할 수 있다. 음성 신호(그러나 이것은 또한 순수한 데이터일 수도 있음)는 음성 코더에 의해 양자화된 다음 채널 코더에 의해 데이터 프레임으로 구성될 수 있다는 것을 주지하라.
예를 들면, 직렬-병렬 변환기(SPC)는 3비트 병렬 신호를 출력하는 적어도 하나의 3비트 직렬-병렬 변환기이다. 바람직하게는, 직렬-병렬 변환기(SPC)는 4비트 병렬 신호를 출력하는 4비트 직렬-병렬 변환기일 수 있는데, 여기에서는 LSB(Least Significant Bit)를 이용하여 여러 활성(또는 이득)/리셋/프리-로딩 모드 사이뿐만 아니라 GMSK 데이터 및 8PSK 데이터를 구분한다.
8PSK I/Q 변조기(M1)의 매핑/회전/업-샘플링 부분(MRU1)은 또한 3비트 병렬 신호를 공급받고, 8개의 복소수 신호 중 하나에 대해 각각의 비트 트리플렛(bit triplet)을 매핑하도록 구성되는 그레이 매퍼(Gray mapper)(GM)를 포함한다.
8PSK I/Q 변조기(M1)의 매핑/회전/업-샘플링 부분(MRU1)은 또한 그레이 매 퍼(GM)에 의해 출력된 I/Q 신호를 성형하도록 구성되는 복소수 승산기(complex multiplier)(CM0)를 포함한다. 보다 정확하게는, 이하에 보다 상세하게 설명되는 바와 같이, 복소수 승산기(CM0)는 자신이 수신한 k번째 기호를 단위 원으로 매핑하는 기능을 한다. 복소수 승산기(CM0)는 각각의 수신된 신호에 exp(jk3π/8)와 같은 회전 신호를 승산하여 3kπ/8 라디안(radians)의 회전을 도입한다. 따라서 승산기(CM0)는 RF 포락선 내에서 제로에 교차하는 것을 방지할 수 있는 회전된 기호를 출력한다.
8PSK I/Q 변조기(M1)의 매핑/회전/업-샘플링 부분(MRU1)은 복소수 승산기(CM0)의 출력단에 의해 공급받는 제 1 입력단과, 제로의 설정을 위한 제 2 입력단과, 매핑/회전/업-샘플링 부분(MRU20)의 복소수 승산기(CM1)에 의해 공급받는 제 3 입력단과, 각각의 입력 샘플 이후에 N-1개의 제로를 삽입하는 것을 목적으로 업-샘플링을 실행할 수 있는 업-샘플러(US1)로 입력 샘플을 공급하는 하나의 출력단을 포함하는 "공유형" 3x1 멀티플렉서(MX1)를 포함한다. 예컨대 도시된 바와 같이 N=16이다.
멀티플렉서(MX1)의 기능은 각각의 보호 주기 동안의 제로들과, 타임 슬롯(또는 버스트의 활성 부분) 동안의 회전된 8PSK 또는 GMSK 기호들 사이에서 선택하는 것이다. 보호 주기 동안에 업-샘플러(US1)(및 후속하는 C0 필터(F0))에 제로를 공급하는 것은 C0 필터(F0)의 평활한 스텝-온 및 스텝-오프 응답을 가능하게 한다.
이러한 업-샘플러(US1)는 멀티플렉서(MX20)를 통해 공유형 필터 부분(또는 C0 필터)(F0)에 제로 또는 디지털 8PSK 또는 GMSK I/Q 신호를 공급한다.
직렬-병렬 변환기(SPC), 그레이 매퍼(GM), 승산기(CM0), 공유형 멀티플렉서(MX1) 및 공유형 업-샘플러(US1)는 8PSK I/Q 변조기(M1)의 매핑/회전/업-샘플링 부분(MRU1)을 형성한다.
C0 필터(F0)는 예컨대 80개의 탭(taps)(C0i)(i=0∼n이고, 여기에서 n=79임)을 갖는 펄스-성형 필터(pulse-shaping filter)이고, m개의 섹션(F0s)(s=1∼m임)으로 분할될 수 있는데, 여기에서 m=1∼80이고, 각각 80/m개의 필터 계수(C0i)(예컨대 m=5이고, 이것으로 각각 16개의 탭을 갖는 5개의 섹션이 존재함)를 갖는다. 이러한 C0 필터(F0)는 8PSK용으로 이용되고, GMSK 변조기의 0차 부분과 공유된다. GSM에서, 시간-대역폭의 곱은 BTbit=0.3이고, 가우시안(Gaussian) 펄스는 -2Tbit...2Tbit(여기에서 Tbit는 GMSK 데이터 비트 기호 주기를 지칭함)로 한정되도록 간주되는 것을 유의하라.
C0 펄스-성형 필터(F0)는 유한 임펄스 응답(FIR) 필터를 정의하는 로우 패스 필터(low pass filter)인 것이 바람직하다. 이러한 로우 패스 필터는 P.Jung에 의한 "Laurent's representation of binary digital continuous phase modulated signals with modulation index 1/2 revisited"라는 제목의 문헌(IEEE Trans. Comm., vol.42, pp 221-224, 1994)에 개시되어 있다.
C0 펄스-성형 필터(F0)의 각 부분(F0s)은 필터 값(또는 계수)(C0s)에 의해 정의되는 선택된 펄스 형상을 수신된 디지털 I/Q 신호에 적용하여 변조된 디지털 I/Q 신호(OS)를 출력한다. 이 신호는 모든 F0s에 걸쳐 순서대로 이동된다.
C0 펄스-성형 필터(F0)의 각각의 필터 계수(C0i)는 멀티플렉서(MX2i)를 통해 동일한 신호 스트림(가능하게는 시간 지연된 신호 스트림)을 공급받는다. 보다 정확하게는, 필터 계수(C00)는 멀티플렉서(MX20)의 출력단에 의해 공급되고, 이것은 또한 모듈(T1)을 통해 후속하는 멀티플렉서(MX21)의 3개의 입력단 중 하나에 공급된다. 필터 계수(C01)는 멀티플렉서(MX21)의 출력단에 의해 공급되고, 이것은 또한 모듈(T2)을 통해 후속하는 멀티플렉서(MX22)의 3개의 입력단 중 하나에 공급되는 것 등과 같이 계속 적용된다. 또한 최종적으로 필터 계수(C0n)는 모듈(Tn)을 통해 멀티플렉서(MX2n)의 출력단에 의해 공급된다. 각각의 모듈(Ti)(i=1∼n)은 시간 도메인 내에 선택된 지연을 도입하도록 구성된다. 이러한 지연은 Tbit/N에 대응한다.
도시된 예에서, C0 필터(F0)는 또한 그 각각의 n+1개의 필터 계수(C0i)에 의해 각각 출력된 신호를 함께 결합하는 n개의 결합기(또는 가산기)(C1∼Cn)를 포함한다. 그러므로 C0 필터(F0)의 최종 결합기(또는 가산기)(Cn)의 출력단은 메인 결합기(MC)의 2개의 입력단 중 하나에 접속되고, 메인 결합기의 출력단은 디지털-아날로그 컨버터(DAC)에 접속된다.
선형화된 GMSK I/Q 변조기(M2)의 0차 변조 경로(MRU20 및 F0)는 2개의 복소수 신호 중 하나에 대해 각각의 수신된 신호를 매핑하도록 정렬되는 매퍼(M0)를 포 함한다.
0차 변조 경로는 또한 매퍼(M0)에 의해 출력된 I/Q 신호를 회전하도록 구성된 복소수 승산기(CM1)를 포함한다. 복소수 승산기(CM1)는 자신이 수신한 기호를 단위 원에서 회전하는 기능을 한다(매퍼(M0)는 가능한 기호 -1, 1을 출력하고, 복소수 승산기(CM1)는 단위 원에서 이러한 값을 회전시켜서 4개의 가능한 위치 중 하나를 선택함). 복소수 승산기(CM1)는 각각의 수신된 신호에 exp(jkπ/2)와 같은 회전 신호를 승산하여 kπ/2라디안의 회전을 도입한다.
승산기(CM1)는 상술된 공유형 3x1 멀티플렉서(MX1)의 제 3 입력단에 접속된다.
매퍼(M0), 승산기(CM1), 공유형 멀티플렉서(MX1) 및 공유형 업-샘플러(US1)는 GMSK I/Q 변조기(M2)의 매핑/회전/업-샘플링 부분(MRU20)을 형성한다.
매핑/회전/업-샘플링 부분(MRU1) 및 매핑/회전/업-샘플링 부분(MRU20)은 함께 Map/Rot C0으로 지칭되는 모듈을 형성한다(도 4에서 이 모듈은 GMSK2 Map/Rot C0으로 지칭됨).
선형화된 GMSK I/Q 변조기(M2)의 1차(또는 직각) 변조 경로(MRU21 및 F1)는 0차 변조 경로(MRU20 및 F0)의 매퍼(M0)와 같은 동일한 디지털 GMSK 신호를 공급받는 유한 상태 머신(FSM)을 포함한다. 예컨대, 유한 상태 머신(FSM)은 제 1 및 제 2 레지스터 및 제 1 및 제 2 모듈로 2 가산기를 포함한다. 유한 상태 머신(FSM)의 입력단은 제 1 레지스터 및 제 1 모듈로 2 가산기에 공급하고, 제 1 레지스터의 출 력단은 제 2 레지스터 및 제 1 모듈로 2 가산기에 공급한다. 최종적으로 제 2 레지스터 및 제 1 모듈로 2 가산기의 출력단은 제 2 모듈로 2 가산기에 공급하고, 제 2 모듈로 2 가산기의 출력단은 유한 상태 머신(FSM)의 출력단이다.
1차 변조 경로는 또한 유한 상태 머신(FSM)으로부터 공급되는 각각의 신호를 2개의 가능한 신호 값 -1 및 1 중 하나에 대해 매핑하도록 구성되는 매퍼(M1)를 포함한다.
1차 변조 경로는 또한 I/Q 신호s 출력 by the 매퍼(M1)에 의해 출력되는 I/Q 신호를 성형하도록 구성되는 복소수 승산기(CM2)를 포함한다. 복소수 승산기(CM2)는 각각의 수신된 신호에 exp(j(k-l)π/2)와 같은 회전 신호를 승산하여 (k-l)π/2 라디안의 회전을 도입한다.
1차 변조 경로는 또한 복소수 승산기(CM2)의 출력단에 의해 공급받는 하나의 입력단과, 제로 설정을 위한 하나의 입력단과, 각각의 입력 샘플 이후에 N-1개의 제로를 삽입하는 것을 목적으로 업-샘플링을 실행할 수 있는 업-샘플러(US2)에 입력 샘플을 공급하는 하나의 출력단을 포함하는 2x1 멀티플렉서(MX3)를 포함한다. 예를 들면 도시된 바와 같이 N=16이다.
멀티플렉서(MX3)의 기능은 각각의 보호 주기 동안의 제로들과, 타임 슬롯(또는 버스트의 활성 부분) 동안의 회전된 GMSK 기호들 사이에서 선택하는 것이다.
유한 상태 머신(FSM), 매퍼(M1), 복소수 승산기(CM), 멀티플렉서(MX3) 및 업-샘플러(US2)는 함께 선형화된 GMSK I/Q 변조기(M2)의 1차 변조 경로의 매핑/회전/ 업-샘플링 부분(MRU21)을 정의한다. 이 매핑/회전/업-샘플링 부분(MRU21)은 또한 도 4에서 GMSK2 Map/Rot C1로 지칭된다.
업-샘플러(US2)는 멀티플렉서(MX40)를 통해 필터 부분(또는 C1 필터)(F1)에 제로 또는 디지털 GMSK I/Q 신호를 공급한다.
C1 필터(F1)는 예컨대 48개의 탭(C1j)(j=0∼q이고, 여기에서 q=47임)을 갖는 펄스-성형 필터이고, p개의 섹션(F1p)(이 예에서 p=1∼3임)으로 분할될 수 있는데, 각각 16개의 필터 계수(C1j)를 갖는다. 필터(F0 및 F1) 모두의 필터 길이는 동일해야 하는데, 다시 말해 80개 탭이 되어야 한다(그러므로 q=n). 그러나, C1 필터(F1)의 상위 32개의 탭은 0이므로, 이들은 구현될 필요가 없다. 적절한 시간 정렬을 보장하기 위해서 C0 필터(F0) 및 C1 필터(F1)의 출력의 합이 정확히 이루어져야 한다는 것을 주지하는 것은 중요하다.
C1 펄스-성형 필터(F1)는 유한 임펄스 응답(FIR) 필터를 정의하는 로우 패스 필터인 것이 바람직하다. 이러한 로우 패스 필터는 또한 상술된 P.Jung의 문헌에 개시되어 잇다.
C1 펄스-성형 필터(F1)의 각 부분(F1j)은 필터 값(또는 계수)(C1j(t))에 의해 정의되는 선택된 펄스 형상을 수신된 디지털 I/Q 신호에 적용하여 변조된 디지털 I/Q 신호(OS)를 출력한다.
C1 펄스-성형 필터(F1)의 각각의 필터 계수(C1j)는 멀티플렉서(MX4j)를 통해 동일한 신호 스트림(또는 그의 시간 지연된 신호 스트림)을 공급받는다. 보다 정확하게는, 필터 계수(C10)는 멀티플렉서(MX40)의 출력단에 의해 공급되고, 이것은 또한 모듈(T1)을 통해 후속하는 멀티플렉서(MX41)의 3개의 입력단 중 하나에 공급된다. 필터 계수(C11)는 멀티플렉서(MX41)의 출력단에 의해 공급되고, 이것은 또한 모듈(T2)을 통해 후속하는 멀티플렉서(MX42)의 3개의 입력단 중 하나에 공급되는 것 등과 같이 계속 적용된다. 또한 최종적으로 필터 계수(C1q)는 모듈(Tq)을 통해 멀티플렉서(MX4q)의 출력단에 의해 공급된다.
도시된 예에서, C1 필터(F1)는 또한 그 각각의 q+1개의 필터 계수(C1j)에 의해 각각 출력된 신호를 함께 결합하는 q개의 결합기(또는 가산기)(C1∼Cq)를 포함한다. 그러므로 C1 필터(F1)의 최종 결합기(또는 가산기)(Cq)의 출력단은 메인 결합기(MC)의 2개의 입력단 중 하나에 접속되고, 메인 결합기의 출력단은 디지털-아날로그 컨버터(DAC)에 접속된다.
본 발명에 따르면 도 2a 및 도 2b에 도시된 바와 같이, 결합 변조기(joint modulator)(M)는 2개의 타임 슬롯 사이의 보호 주기 동안에, 즉 송신 버스트의 활성 부분의 전송 이전에는 FIR 필터 상태를 유효 기호의 "더미(dummy)" 시퀀스로 로딩(프리-로딩 모드) 및/또는 송신 버스트의 활성 부분 직후에는 FIR 필터 상태를 제로로 설정된 디지털 I/Q 신호로 로딩하는(리셋 모드) 초기화 수단을 포함한다.
보다 구체적으로, 초기화 동작의 프리-로딩 부분은 C0 FIR 필터(F0) 및 C1 FIR 필터(F1) 내의 모든 플립-플롭(flip-flops)(모듈(T)(시간 도메인 내의 지연을 위한 것임))을 유효 기호로 로딩하기 위한 것이다. 유효 기호는 GMSK(또는 8PSK) 알파벳 중에서 적절히 회전된 임의의 적절한 비트 조합이다.
회전 부분은 모두 제로가 초기 상태인 경우에 FIR 필터와 연관된 지연을 방지하기 때문에 매우 중요하다. 또한, 더미 시퀀스의 회전은 위상 점프(phase jumps)없이 더미 시퀀스와 데이터 비트 사이의 전환을 허용한다. 사실상, 입력 신호는 출력단에서 완전히 가시화되기 전에 필터를 통해 먼저 이동되어야 한다. 이것은 회전된 유효 기호의 유효 더미 시퀀스가 보호 주기 동안에 FIR 필터로 로딩될 때 방지될 수 있다. 이러한 방식으로, 전력-시간 템플릿(template)에 부합되는 특정 신호를 생성할 수 있다.
이러한 종류의 초기화에 의해 매우 작은 진폭(보호 주기 동안에 전송의 부재에 기인함)으로부터 요구되는 진폭 레벨까지의 급격한 전이를 획득할 수 있다.
초기화(또는 프리-로딩) 수단은 2개의 부분으로 분리될 수 있는데, 첫 번째 부분은 MIa로서 적어도 선형화된 GMSK I/Q 변조기(M2)의 0차 경로(MRU20 및 F0)로 제공되고, 또한 가능하게는 8PSK I/Q 변조기(M1)(도 2a에 도시됨)에 제공되며, 두 번째 부분은 MIb로서 선형화된 GMSK I/Q 변조기(M2)(도 2b에 도시됨)의 1차 경로(MRU21 및 F1)에 제공된다.
도 2a에 도시된 예에서, 초기화(또는 프리-로딩) 수단의 첫 번째 부분인 MIa는 8PSK I/Q 변조기(M1)(이것은 GMSK 전환만이 사용될 때에는 필수적이지 않음)로 제공되는 하부 부분(MI0)과, 선형화된 GMSK I/Q 변조기(M2)의 0차 경로(MRU20 및 F0)로 제공되는 제 2 부분(MI1)을 포함한다.
제 1 하부 부분(MI0)은 초기화(또는 프리-로딩) 비트(PLS)의 선택된 시퀀스를 공급받는 직렬-병렬 변환기(SPC)를 포함한다. 직렬-병렬 변환기(SPC)와 마찬가지로, 이러한 직렬-병렬 변환기(SPC)는 예컨대 3비트 병렬 신호(PLS)를 출력하는 3비트 직렬-병렬 변환기이다.
제 1 하부 부분(MI0)은 또한 3비트 병렬 신호를 공급받고, 각각의 비트 트리플렛을 8개의 복소수 신호 중 하나에 대해 매핑하도록 구성되는 그레이 매퍼(GM')를 포함한다.
제 1 하부 부분(MI0)은 또한 그레이 매퍼(GM')에 의해 출력된 신호를 회전하도록 구성되는 복소수 승산기(CM0')를 포함한다. 복소수 승산기(CM0')는 각각의 수신된 신호에 exp(jk3π/8)과 같은 회전 신호를 승산하여 3kπ/8 라디안의 회전을 도입한다. 그러므로 승산기(CM0')는 회전된 기호를 출력하고, 이것은 프리-로딩, 리셋 및 활성 모드 사이에서 전환할 때 입력 데이터에 의한 적절한 위상 정렬을 가능하게 한다.
이와 다르게, 모든 비트가 제로(0) 또는 일(1)과 같은 입력 시퀀스를 생성할 수 있다. 이를 위하여, 복소수 승산기(CM0')의 입력을 -1 또는 1로 고정함으로써, 직렬-병렬 변환기(SPC) 및 그레이 매퍼(또는 8PSK 초기화의 전환이 예측되지 않는 경우에는 그 전체 분기(branch)도 생략 가능)를 생략할 수 있다.
제 2 하부 부분(MI1)은 초기화(또는 프리-로딩) 비트(PLS')의 선택된 시퀀스를 공급받고, 매퍼(M0)와 마찬가지로 2개의 복소수 신호 중 하나에 대해 각 비트를 매핑하도록 구성되는 매퍼(M0')를 포함한다.
제 2 하부 부분(MI1)은 또한 매퍼(M0')에 의해 출력된 신호를 회전하도록 구성된 복소수 승산기(CM1')를 포함한다. 복소수 승산기(CM1')는 각각의 수신된 신호에 exp(jkπ/2)와 같은 회전 신호를 승산하여 kπ/2라디안의 회전을 도입한다. 그러므로 승산기(CM1')는 회전된 기호를 출력하고, 이것은 프리-로딩, 리셋 및 활성 모드 사이에서 전환할 때 입력 데이터에 의한 적절한 위상 정렬을 가능하게 한다.
이와 다르게, 모든 비트가 제로(0) 또는 일(1)과 같은 입력 시퀀스를 생성할 수 있다. 이를 위하여, 복소수 승산기(CM1')의 입력을 -1 또는 1로 고정함으로써, 매퍼(M0')를 생략할 수 있다.
초기화 수단의 제 1 부분(MIa)은 복소수 승산기(CM0')의 출력단에 의해 공급받는 제 1 입력단과, 복소수 승산기(CM1')에 의해 공급받는 제 2 입력단과, 초기화(또는 프리-로딩) 모드에서 선택된 유효 회전 비트를 출력하기 위해 각각의 입력 샘플 이후에 N-1개의 제로를 삽입하는 것을 목적으로 업-샘플링을 실행할 수 있는 업-샘플러(US1')로 입력 샘플을 공급하는 하나의 출력단을 포함하는 "공유형" 2x1 멀티플렉서(MX0)를 포함한다. 도시된 예에서 N=16이다.
멀티플렉서(MX0)의 기능은 프리-로딩 모드(이 모드가 구현될 때, 즉 8PSK 경로의 초기화가 예측될 때) 동안에 회전된 8PSK 및 GMSK 기호 사이에서 선택하는 것 이다.
업-샘플러(US1')의 출력단은 멀티플렉서(MX20)의 제 1 입력단에 접속되고, 각각 모듈(T'1 내지 T'q)(시간 도메인 모듈 내에서의 지연)을 통해 서로의 멀티플렉서(MX21 내지 MX2q)의 각 제 1 입력단에 접속된다.
그러므로 각각의 멀티플렉서(MX2i)의 제 1 입력단은 초기화(또는 프리-로딩) 모드의 용도를 위해 회전된 신호를 공급받고, 각각의 멀티플렉서(MX2i)의 제 2 입력단은 활성 모드의 용도를 위해 회전된 신호를 공급받고, 각각의 멀티플렉서(MX2i)의 제 3 입력단은 리셋 모드의 용도를 위해 제로를 공급받는다.
제 1 부분(MIa)은 또한 Rot/C0 모듈(도 4에서 이 모듈은 GMSK2 Rot/C0으로 지칭됨(오로지 GMSK 초기화만이 도시됨))로 지칭된다.
초기화(또는 프리-로딩) 수단의 제 2 부분(MIb)은 매퍼(M0')와 초기화(또는 프리-로딩) 비트(PLS')의 동일한 선택된 시퀀스를 공급받는 것이 바람직한 유한 상태 머신(FSM)을 포함한다.
제 2 부분(MIb)은 또한 유한 상태 머신(FSM')으로부터 발생된 각각의 신호를 2개의 복소수 신호 중 하나에 대해 매핑하도록 구성된 매퍼(M1')를 포함한다.
제 2 부분(MIb)은 또한 매퍼(M1')에 의해 출력된 신호를 성형하도록 구성된 복소수 승산기(CM2')를 포함한다. 복소수 승산기(CM2')는 exp(j(k-l)π/2)와 같은 회전 신호로 각각의 수신된 신호를 승산하여 (k-l)π/2 라디안의 회전을 도입한다. 따라서 승산기(CM2')는 활성, 프리-로딩 및 리셋 모드 사이의 전환이 일어날 때 적절히 위상 정렬될 수 있는 회전된 기호를 출력한다.
제 2 부분(MIb)은 또한 승산기(CM2')의 출력단에 의해 회전된 기호 샘플을 공급받고, 초기화(또는 프리-로딩) 모드를 위해 선택된 유효 회전 비트를 출력하기 위해 각각의 샘플 이후에 N-1개의 제로를 삽입하는 것을 목적으로 업-샘플링을 실행할 수 있는 업-샘플러(US2')를 포함한다. 도시된 예에서 N=16이다.
업-샘플러(US2')의 출력단은 멀티플렉서(MX40)의 제 1 입력단에 접속되고, 각각 모듈(T'1 내지 T'q)(시간 도메인 모듈 내에서의 지연)을 통해 서로의 멀티플렉서(MX41 내지 MX4q)의 각각의 제 1 입력단에 접속된다.
그러므로 각각의 멀티플렉서(MX4j)의 제 1 입력단은 초기화(또는 프리-로딩) 모드의 용도를 위해 회전된 신호를 공급받고, 각각의 멀티플렉서(MX4j)의 제 2 입력단은 활성 모드의 용도를 위해 회전된 신호를 공급받고, 각각의 멀티플렉서(MX4j)의 제 3 입력단은 리셋 모드의 용도를 위해 제로를 공급받는다.
제 2 부분(MIb)은 또한 Rot/C1 모듈(도 4에서 이 모듈은 GMSK2 Rot/C1로 지칭됨)로 지칭된다.
이와 다르게, 모든 비트가 제로(0) 또는 일(1)과 같은 입력 시퀀스를 생성할 수 있다. 이를 위하여, 복소수 승산기(CM2')의 입력을 -1 또는 1로 고정함으로써, 매퍼(M2') 및 유한 상태 머신(FSM')를 생략할 수 있다.
프리-로딩 모드에 있어서 복소수 승산기(CM1, CM2)는 선택된 상수 값을 공급받고, 각각 exp(jkπ/2) 및 exp(j(k-l)π/2)의 항을 공급받는 추가적인 입력단을 포함할 수 있는데, 이것에 의해 매퍼(M0, M1)를 생략할 수 있게 된다는 것을 주목하라. 이것은 초기화(또는 프리-로딩)가 유효하고, 적절히 회전된 기호(또는 비트)만으로 이루어져야 하기 때문에 가능한 것이다. 이를 위하여, 추가적인 입력단을 1(또는 -1)로 고정하고, 활성 모드로 위상 정렬될 수 있는, 다시 말해 위상 점프를 도입하지 않고 전환 가능한 적절히 회전된 더미 시퀀스로 CM1의 결과를 계속 회전할 수 있다. 이러한 경우에, 모든 상수 입력에 대해 동일한 출력을 계산하기 때문에 유한 상태 머신(FSM)(이 특정한 경우에 모듈로 2 가산기로서 기능함)을 생략할 수 있다.
본 발명에 따르면 도 2a 및 도 2b에 도시된 바와 같이, 결합 변조기(M)의 초기화 수단은 또한 버스트의 활성 부분을 전송한 직후에 선택된 "더미" 시퀀스(필수적인 유효 기호를 포함하지 않음)로 FIR 필터를 로딩하는 리셋 수단을 포함할 수 있다. 이러한 선택된 "더미" 시퀀스는 최종 유효 기호(송신된 진폭을 가짐)로부터 매우 작은 진폭에 대응하는 보호 주기의 전체 제로 상태로 FIR 필터 상태의 빠른 전이를 획득하기 위해 제공된다.
선택된 더미 시퀀스는 제로로 설정된 디지털 I/Q 신호의 시퀀스이다.
리셋 모드에서는 제로로 설정된 디지털 I/Q 신호가 FIR 필터로 공급되는 반면, 프리-로딩 모드에서는 초기화 수단이 GMSK 또는 8PSK 제로(0) 또는 일(1)을 공급받고, 다음에 이들은 각각 -1 또는 1과 같은 디지털 I/Q 신호로 매핑되며, 그 후 이 신호를 FIR 필터에 공급하기 전에 결과적인 디지털 I/Q 신호에 선택된 회전이 적용된다는 것을 주지하는 것은 중요하다.
리셋 더미 시퀀스는 각각의 멀티플렉서(MX2i 또는 MX4j)의 제 3 입력단을 통해 도입되거나, 그 외에 이 시퀀스가 초기화(또는 프리-로딩) 수단(이 경우에 초기화 수단은 또한 리셋 수단으로서 기능함)에 의해 생성될 때에는 각각의 멀티플렉서(MX2i 또는 MX4j)의 제 1 입력단(프리-로딩(또는 초기화) 신호 전용으로 제공됨)을 통해 도입될 수 있다.
도 3은 선형화된 GMSK I/Q 변조기(M2)를 도시하는 가능한 타이밍도를 나타내고, 보다 정확하게는 그의 멀티플렉서(MX1 또는 MX3)(상부 부분에서) 및 그의 멀티플렉서(MX2 및 MX4)(하부 부분에서)를 도시하는 가능한 타이밍도를 나타낸다.
여기에서 프리-로딩(또는 초기화)은 G1 내지 G4로 지칭된 4개의 전방(leading) 보호 비트 이후에 발생하고, 이 전방 보호 비트 뒤에는 특정하게 정의된 몇몇 다른 보호 비트(G5 내지 G7)가 후속한다. 이러한 보호 비트는 데이터 비트로 충진된 2개의 연속적인 타임 슬롯 사이에 삽입된 보호 구간을 충진한다.
보다 구체적으로는, 이 예에서 보호 주기는 G1, ..., G7(보호 비트)을 점유하지만 변조기(M2)는 G4 이후에만 전환된다. 그러므로 G1, G2 및 G3 동안에 멀티플렉서(MX1, MX3)는 제로 강제(forced zero)로 설정(제 2 입력단이 온 상태)되는 한편, 멀티플렉서(MX2, MX4)는 활성으로 설정(제 2 입력단이 온 상태)된다. 그러므로, 이전의 GMSK 버스트로부터의 평활한 스텝-다운이 획득된다. G4에서, 멀티플 렉서(MX1, MX3)는 GMSK2로 전환(제 1 입력단이 온 상태)되는 한편 멀티플렉서(MX2, MX4)는 프리-로딩으로 설정(제 1 입력단이 온 상태)되어 더미 시퀀스가 C0 및 C1 필터로 프리-로딩될 수 있게 한다. 따라서, 출력단에서 급격한 진폭 전이가 발생하고, 새로운 데이터 비트가 더미 시퀀스 뒤에 후속하며, "실제 데이터"가 2.5 기호 주기 이후(즉, 2.5 Tbit 이후)에 출력단에 도달한다.
도 3에서, 테일 비트(tail bits)(T0∼T2) 뒤에는 데이터 비트(도시되지 않았으며 "정규" 전송에 대응함)가 후속하고, 그 뒤에는 다른 테일 비트(T'0∼T'2)가 후속하며, t/Tbit는 "정규화된 타임 스케일(normalized time scale)"을 나타낸다.
이 예에서, 리셋 부분(제로 강제)은 제 3 후방(trailing) 보호 비트(G'3) 이후, 즉 버스트의 활성 부분 이후 및 3개의 보다 특정하게 정의된 보호 비트(G'0∼G'2)의 추가 전송 이후에 후속한다. 리셋 모드는 G0 동안에 미리 활성화될 수 있지만, 실제적으로 스위치-오프(switch-off) 프로세스를 위해 소정의 시간을 부여하는 것이 바람직하다.
다음으로 본 발명에 따른 선형화된 GMSK I/Q 변조기(M2)의 실시예의 보다 상세한 예를 설명하기 위해 도 4를 참조하기로 한다.
이 예에서 변조기(M)는 동일 위상 신호(I) 및 직교 신호(Q)를 타임-인터리빙(time interleaves)하므로, 동일 위상 신호(I) 및 직교 신호(Q)가 동시에 처리되는 변조기보다 2배 빠르게 진행된다고 간주한다. 그러나 이것이 필수 사항은 아니다.
또한, 이 예는 선형화된 GMSK I/Q 변조기(M2)의 0차 경로(MRU20 및 F0) 및 1차 경로(MRU21 및 F1)만을 설명하고, 8PSK I/Q 변조기(M1)를 설명하지 않는다. 그러나 GMSK 변조기의 0차 경로(MRU20 및 F0) 및 8PSK I/Q 변조기(M1)가 C0 필터(F0)를 공유한다는 것을 고려하면, 도 4에 8PSK I/Q 변조기(M1)를 추가하기 위해서는 GMSK2 Map/Rot C0 모듈이 8PSK를 위한 추가적인 8PSK 매핑/회전 모듈(8PSK에서의 매핑/회전은 GMSK에서의 매핑/회전과 상이함)을 포함한다는 것과, GMSK2 Rot/C0 모듈이 8PSK 프리-로딩 신호를 위한 추가적인 입력단을 포함한다는 것(도 2a와 마찬가지임)을 고려하기만 하면 되고, 나머지는 이하에 설명하는 바와 같다.
더욱이, 이 예에서 멀티플렉서(MX2i, MX4j)는 초기화(또는 프리-로딩) 신호를 위한 제 1 입력단(p) 및 활성 I/Q 신호를 위한 제 2 입력단(a)만을 각각 포함하지만, 이들은 또한 도 2a 및 도 2b에 도시된 바와 같이 리셋 신호를 위한 제 3 입력단을 포함할 수 있다. 또한 제 1 입력단(p)이 프리-로딩 신호 및 리셋 신호 모두를 위해 이용될 수 있다고 고려할 수 있다.
8PSK 신호에 있어서, 8PSK Map/Rot C0 모듈은 회전된 PSK 기호의 16개의 가능한 상태를 4 비트로 인코딩한다. 추가하여, 제로-강제 플래그(forced-zero flag)를 제공하여 C0 필터(F0)가 회전된 8PSK 기호를 공급받아야 하는지 제로를 공급받아야 하는지 여부를 표시할 수 있다.
기호 매핑(symbol mapping)은 exp(j3πk/8) 항의 추가적인 회전 기호뿐만 아니라 그레이 매퍼(GM)에 의해 출력된 신호를 결합한다. 그레이 매퍼(GM)는 3-비트 기호를 다음의 규칙(이 예에서 단위 원은 2π/16 부분을 포함함)에 따라서 단위 원 상의 대응하는 위치로 변환하는 게이트의 그룹으로 간주될 수 있는데, 그 규칙은 기호 [0, 1, 2, 3, 4, 5, 6, 7] → [6, 8, 4, 2, 12, 10, 14, 0]이다.
3배의 속도로 작동하는 모듈로 16 카운터 및 모듈로 16 가산기 조합은 다음의 규칙, 즉 ΦRot(k)=mod16(ΦMap(k)+mod16(3k))=mod16(ΦMap(k)+3k)에 따라서 구현될 때 각도 보정에 주의하여야 하는데, 여기에서 k는 제로(0)부터 시작하고, ΦMap 및 ΦRot는 도 5에 도시된 블록도에 도입된다.
GMSK 신호에 있어서, GMSK2 Map/Rot C0 또는 C1 모듈은 기호 매핑에 대한 정확한 비트에 주의하여야 하고, exp(jπ(k-M)/2) 항에 의해 회전되는데, 여기에서 C0에서는 M=0이고, C1에서는 M=1이다.
8PSK 신호의 경우에서와 마찬가지로, 매퍼(M0 또는 M0')는 입력된 기호를 다음의 규칙(이 예에서 그 위치의 각도는 2π/16의 정수배인 것으로 전제함)에 따라 단위 원 상의 대응하는 위치로 변환되는데, 이 규칙은 기호 [0, 1] → [0, 8]이다.
4배의 속도로 작동하는 모듈로 16 카운터 및 모듈로 16 가산기 조합은 다음의 규칙에 따라서 구현될 때 각도 보정에 주의하여야 하는데, 이 규칙은 다음과 같다.
C0에 있어서 M=0, ΦRot(k)=mod16(ΦMap(k)+mod16(4k))=mod16(ΦMap(k)+4k)
C1에 있어서 M=1, ΦRot(k)=mod16(ΦMap(k)+mod16(4(k-1)))=mod16(ΦMap(k)+4(k- 1))이다.
이러한 규칙의 구현은 도 5에 도시된 것과 같은 블록도의 간단한 변형을 필요로 한다.
도 2a 및 도 2b와는 반대로, 도 4에 도시된 예에서 C0 필터(F0) 및 C1 필터(F1)는 동일한 결합기(또는 가산기)를 공유한다. 그러므로 메인 결합기(MC)는 필요하지 않다. 더욱이, m=5인 C0 필터 부분을 위하여 오로지 m-1 결합기(C1...C4)만이 제공된다.
또한 C0 필터(F0)의 각각의 m=5 부분 및 C1 필터(F1)의 각각의 p=3 부분은 get sign/0 abs로 지칭된 제 1 모듈 및 set sign/0으로 지칭된 제 2 모듈에 결합된 C0 LUTr(여기에서 r=0 내지 m-1) 및 C1 LUTv(여기에서 v=0 내지 p-1)로 각각 지칭된 룩업 테이블을 포함한다.
각각의 모듈(get sign/0 abs)은 I/Q 선택 다중 위상 카운터(select polyphase counter)(또한 C0 LUTr 및 C1 LUTv에 각각 결합됨)에 의해 제공된 I/Q 선택 비트에 따라서 Re{ej ΦRot(k)} 또는 Im{ej ΦRot(k)}의 부호와 절대값을 결정하도록 구성된다.
I/Q 선택 다중 위상 카운터는 최대 16까지의 이진수 가중치를 처리하는 카운터 부분과, I 및 Q 디지털 신호 사이에서 선택하는 I/Q 선택 부분을 포함한다.
C0 LUTr 또는 C1 LUTv를 {1, cos(π/8), cos(2π/8), cos(3π/8), 0}인 모든 가능한 절대값 |Re{ej ΦRot(k)}| 또는 |Im{ej ΦRot(k)}|으로 처리하기 위해서 룩업 테이블 의 크기는 작게 유지된다. 4개의 비제로(non-zero) 값은 2 비트로 코딩된다. 0 값 및 부호는 2개의 다른 비트로 코딩된다. 전자의 2 비트로 코딩된 절대값 및 다중 위상 카운터의 4 비트는 C0 LUTr 또는 C1 LUTv의 6 비트 어드레스를 형성한다.
각각의 set sign/0 모듈은 C0 LUTr 또는 C1 LUTv 출력의 부호를 설정하거나 제로로 설정한다.
바람직하게는, C0 LUTr 및 C1 LUTv의 데이터 워드 길이는 반올림 오차(rounding errors)를 방지하기 위해서 대략 10비트의 바람직한 DAC 해상도보다 약간 더 크게 한다.
get-sign 모듈의 동작은 하나의 기호 지연 라인(T)뿐만 아니라 I/Q 선택 다중 위상 카운터의 I/Q 선택 부분으로부터의 입력을 필요로 한다.
Q-신호(허수 부분)에 대한 부호 비트는 다음의 규칙(이 규칙에 의해서 이하의 정의 즉, IΦRot=Re{ej ΦRot(k)}이고, QΦRot=Im{ej ΦRot(k)}를 이용할 수 있음)에 따라서 매핑될 수 있는데, 이 규칙은 다음과 같다.
부호(QΦRot) : 위치 [1, 2, 3, 4, 5, 6, 7] → 십진 값+1
부호(QΦRot) : 위치 [9, 10, 11, 12, 13, 14, 15] → 십진 값-1
부호(QΦRot) : 위치 [0, 8] → 십진 값 0
I-신호(실수 부분)에 대한 부호 비트는 다음의 규칙에 따라서 매핑될 수 있는데, 이 규칙은 다음과 같다.
부호(IΦRot) : 위치 [13, 14, 1, 0, 1, 2, 3] → 십진 값+1
부호(IΦRot) : 위치 [5, 6, 7, 8, 9, 10, 11] → 십진 값-1
부호(IΦRot) : 위치 [4, 12] → 십진 값 0
이러한 규칙을 가지고 십진 값 +/-1을 1비트로 코딩할 수 있고, 십진 값 0을 제로-강제 신호와 결합할 수 있다. 제로-강제 비트뿐만 아니라 부호 비트는 적절한 set sign/0 모듈로 공급된다. 제로-강제 비트는 I/Q 신호를 제로 값으로 설정하는 데 이용될 수 있을 뿐만 아니라 2개 중 하나만을 제로로 설정하는 데에도 이용 가능하다는 것을 인식할 수 있을 것이다. 이것은 룩업 테이블이 I/Q 신호를 위한 제로-엔트리 위치를 갖지 않기 때문에 필요한 것이다.
또한, 단위 원 상에서 신호의 위치(각도)를 포함하는 C0 LUTr 및 C0 LUTv 모듈의 4비트 입력은 제 1 사분면으로 매핑되는데, 즉 {1, cos(π/8), cos(2π/8), cos(3π/8)}로 매핑된다. 그러므로, I 및 Q 신호가 별도로 처리되고 각 신호의 부호가 알려지지 않았으므로 이 동작 동안에 어떠한 정보도 손실되지 않는다.
I 및 Q 신호에 대한 매핑은 다음의 규칙에 따라서 실행될 수 있는데, 그 규칙은 다음과 같다.
posLUT(QΦRot) : 위치 [(0*, 4, 8, 12*),(1, 7, 9, 15),(2, 6, 10, 14),(3, 5, 11, 13)] → [1, cos(π/8), cos(2π/8), cos(3π/8)]
posLUT(IΦRot) : 위치 [(0, 4*, 8*, 12),(3, 5, 11, 13),(2, 6, 10, 14),(1, 7, 9, 15)] → [1, cos(π/8), cos(2π/8), cos(3π/8)]
예컨대, Q-신호의 위치 값 (1, 7, 9, 15)은 cos(π/8)로 매핑되고, 이것은 룩업 테이블의 제 2 엔트리이다. 별표가 표시된 모든 위치 값은 부적당한 테이블 엔트리를 나타내는 것으로서, 다시 말해 Q-신호의 위치 "0"은 테이블의 제 1 엔트리로 매핑될 것이다(이 위치의 허수 부분은 제로가 되어야 하기 때문임). 그러나 이 위치 값의 부호 비트는 이 상황을 주의하여야 하고, set sign/0 모듈을 제로-강제 엔트리로 채워야 한다.
필요한 경우에 C0 LUTr 및 C1 LUTv 모듈의 크기를 축소할 수 있다는 것을 인식할 수 있을 것이다. 사실상, C0 LUT0은 C0 LUT4의 거울 대칭되는 부분이고, C0 LUT1은 C0 LUT3의 거울 대칭되는 부분이며, C0 LUT2는 그 자신의 대칭 축을 중심으로 거울 대칭될 수 있다. 그러므로 C0/C1 계수의 대칭을 이용하여 C0 LUTr 및 C1 LUTv 모듈의 크기를 최적화할 수 있다.
또한, I/Q 선택 다중 위상 카운터의 간단한 변경만으로 더 빠른 판독 시간의 희생으로 룩업 테이블의 절반을 절약할 수 있다. C0 LUT0 및 C0 LUT1의 카원터에 대해서는 변경이 필요하지 않다. C0 LUT3 및 C0 LUT4의 카운터는 단순히 역 순서로 실행되고, C0 LUT2의 카운터는 0부터 ...7까지, 되돌아서 7부터 ...0까지 실행된다. 이렇게 함으로써, C0 LUT3 및 C0 LUT4와 C0 LUT2의 절반을 제외할 수 있다. C1 계수에 있어서도 유사한 해결책을 제시할 수 있다.
본 발명은 예로서 제시된 상술된 변조기의 실시예로 한정되는 것이 아니라, 이하의 청구항의 범주 내에서 당업자에 의해 고려될 수 있는 모든 다른 실시예를 포함하는 것이다.

Claims (16)

  1. 무선 통신 장치용 변조기(M)로서,
    i) 버스트(burst)의 데이터 비트로 충진되어 있고, 보호 비트(guard bits)로 충진된 보호 구간(guard interval)에 의해 서로에 대해 분리되어 있는 타임 슬롯 그룹의 타임 슬롯과 연관된 디지털 I/Q 신호를 생성하는 변조 수단(SPC, M0, FSM, M1, GM, CM0, CM1, CM2, MX1, MX3, US1, US2)과,
    ii) 필터 값에 의해 정의되는 선택된 펄스 형상을 상기 디지털 I/Q 신호에 적용하여 변조된 디지털 I/Q 신호를 출력하는 필터 수단(F0, F1)과,
    iii) 디지털 I/Q 신호의 송신 버스트를 수신하면, 선택되고 회전된 유효 기호(valid symbols)를 상기 필터 수단에 공급하고, 보호 구간을 충진하는 최종 보호 비트를 상기 필터 수단으로 전송하기 이전에는 상기 보호 구간 및 상기 보호 구간을 둘러싸는 연속적인 타임 슬롯을 각각 충진하는 보호 비트 및 데이터 비트로, 및/또는 상기 송신 버스트의 최종 데이터를 상기 필터 수단에 전송한 직후에는 제로로 설정된 디지털 I/Q 신호로 시간 정렬(time-aligned)되도록 구성되는 초기화 수단(SPC', M0', FSM', M1', GM', CM0', CM2', US1', US2', MX0)
    을 포함하는 무선 통신 장치용 변조기.
  2. 제 1 항에 있어서,
    상기 초기화 수단(SPC', M0', FSM', M1', GM', CM0', CM2', US1', US2', MX0)은 상기 필터 수단에 상기 선택되고 회전된 유효 기호를 공급하는 것과 함께 상기 변조 수단의 처리 수단의 입력단에 선택된 상수 값을 제공하도록 구성되는 것을 특징으로 하는
    무선 통신 장치용 변조기.
  3. 제 2 항에 있어서,
    상기 상수 값은 "1"인 것을 특징으로 하는
    무선 통신 장치용 변조기.
  4. 제 2 항에 있어서,
    상기 상수 값은 "0"인 것을 특징으로 하는
    무선 통신 장치용 변조기.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 수신된 버스트의 최종 데이터를 상기 필터 수단으로 전송한 직후에, 상기 필터 수단이 제로로 강제되는 변조된 디지털 I/Q 신호를 출력하는 순서대로 상 기 필터 수단(F0, F1)에 제로로 강제되는 신호의 리셋 시퀀스를 공급하도록 구성되는 리셋 수단을 포함하는
    무선 통신 장치용 변조기.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 변조 수단(SPC, M0, FSM, M1, GM, CM0, CM1, CM2, MX1, MX3, US1, US2)은 적어도 제 1 변조 수단(M0, CM1, MX1, US1), 제 2 변조 수단(FSM, M1, CM2, MX3, US2) 및 제 3 변조 수단(SPC, GM, CM0, MX1, US)을 포함하고,
    상기 초기화 수단(SPC', M0', FSM', M1', GM', CM0', CM2', US1', US2', MX0)은 적어도 제 1 초기화 수단(M0', CM1', US1', MX0) 및 제 2 초기화 수단(FSM', M1', CM2', US2')을 포함하고,
    상기 필터 수단(F0, F1)은 제 1 다중화 수단(multiplexing means)(MX2i)을 통해 상기 제 1 및 제 3 변조 수단에 결합된 제 1 필터 수단(F0)과, 제 2 다중화 수단(MX4j)을 통해 상기 제 2 변조 수단에 결합된 제 2 필터 수단(F1)을 적어도 포함하는
    무선 통신 장치용 변조기.
  7. 제 6 항에 있어서,
    상기 제 1 필터 수단(F0) 및 제 2 필터 수단(F1)은 각각 스테이지로 분할되고, 각각 제 1 및 제 2 변조된 디지털 I/Q 신호를 출력하는 유한 임펄스 응답 필터(finite impulse response filters)이며,
    상기 제 1 및 제 2 변조된 디지털 I/Q 신호를 결합하여 상기 변조된 디지털 I/Q 신호를 구성하도록 구성된 결합 수단(C1-Cn;C1-Cq)을 포함하는
    무선 통신 장치용 변조기.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 초기화 수단(SPC', M0', FSM', M1', GM', CM0', CM2', US1', US2', MX0)은 제 3 초기화 수단(SPC', GM', CM0', US1', MX0)을 포함하는
    무선 통신 장치용 변조기.
  9. 제 5 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 제 1 초기화 수단(M0', CM1', MX0, US1'), 제 2 초기화 수단(FSM', M1', CM2', US2') 및 제 3 초기화 수단(SPC', GM', CM0', US1', MX0)은 각각 선택된 비트 시퀀스를 각각 공급받는 매퍼(mapper)(M0', M1', GM')와, 상기 매퍼에 결 합된 제 1 입력단 및 선택된 회전 신호를 공급받고, 상기 회전 신호 및 상기 선택된 비트 시퀀스의 함수로서 상기 회전된 유효 기호를 전달하는 제 2 입력단을 포함하는 승산기(CM0', CM2', CM1')를 적어도 포함하는
    무선 통신 장치용 변조기.
  10. 제 9 항에 있어서,
    상기 제 2 초기화 수단(FSM', M1', CM2', US2')은 상기 선택된 비트 시퀀스를 공급받아 상기 매퍼(M1')에 공급하는 유한 상태 머신(finite state machine)(FSM')을 더 포함하는
    무선 통신 장치용 변조기.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 제 3 초기화 수단(SPC', GM', CM0', US1', MX0)은 상기 선택된 비트 시퀀스를 공급받아 상기 매퍼(GM')에 공급하는 직렬-병렬 변환기(serial to parallel converter)(SPC')를 더 포함하는
    무선 통신 장치용 변조기.
  12. 제 6 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 제 1 초기화 수단(M0', CM1', MX0, US1') 및 제 3 초기화 수단(SPC', GM', CM0', US1', MX0)은 상기 승산기(CM1', CM2')에 각각 접속된 제 1 및 제 2 입력단과, 상기 제 1 필터 수단(F0)에 접속된 공유형 업-샘플러(shared up-sampler)(US1')로 공급하는 하나의 출력단을 적어도 포함하는 멀티플렉서(MX0)를 공유하는
    무선 통신 장치용 변조기.
  13. 제 4 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 공유형 멀티플렉서(MX0)는 제로로 강제되는 신호의 상기 리셋 시퀀스를 제공하는 제 3 입력단을 포함하는
    무선 통신 장치용 변조기.
  14. 제 6 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 제 1 초기화 수단(M0', CM1', MX0, US1') 및 제 2 초기화 수단(FSM', M1', CM2', US2')은 동일한 선택된 비트 시퀀스를 공급받는
    무선 통신 장치용 변조기.
  15. 제 6 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 제 1 변조 수단 및 상기 제 1 필터 수단(F0)은 0차의 선형화된 GMSK I/Q 변조기를 정의하고,
    상기 제 2 변조 수단 및 상기 제 2 필터 수단(F1)은 1차의 상기 선형화된 GMSK I/Q 변조기를 정의하고,
    상기 0차 및 상기 1차의 상기 선형화된 GMSK I/Q 변조기는 공통 디지털 GMSK I/Q 신호를 공급받고,
    상기 제 3 변조 수단 및 상기 제 1 필터 수단(F0)은 디지털 8PSK I/Q 신호를 공급받는 8PSK I/Q 변조기를 정의하는
    무선 통신 장치용 변조기.
  16. 청구항 1 내지 청구항 15 중 어느 한 항에 기재된 변조기(M)를 포함하는
    무선 통신 장치.
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