KR20070037326A - 플라즈마 디스플레이 장치 - Google Patents

플라즈마 디스플레이 장치 Download PDF

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KR20070037326A
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마코토 오노자와
야스노부 하시모토
도모카츠 기시
마사유키 시바타
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후지츠 히다찌 플라즈마 디스플레이 리미티드
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Abstract

본 발명은 고휘도의 플라즈마 디스플레이 장치를 제공하는 것을 과제로 한다. 상기 과제에 대한 해결 수단으로서, 제 1 및 제 2 기판(1, 2)과, 제 1 기판 위에서 서스테인 방전을 행하기 위해 제 1 기판 위에 형성되는 제 1 및 제 2 전극(11, 12)과, 제 2 전극과의 사이에서 어드레스 방전을 행하기 위해 제 2 기판 위에 형성되는 제 3 전극(15)과, 제 1 기판 위에서 제 1 및 제 2 전극을 덮도록 실리콘 산화막으로 형성되는 유전체층(13)과, 제 1 및 제 2 기판 사이에 존재하는 Xe 농도가 10％±2.5％ 이내인 방전 가스를 가지는 플라즈마 디스플레이 장치가 제공된다. 유전체층은 두께가 10㎛±2.5㎛ 이내이다. 제 1 내지 제 3 전극은 1화소를 구성하고, 1920×1080 화소의 표시가 가능하다.
플라즈마 디스플레이 패널, 어드레스 전극 구동 회로, 구동 제어 회로 , 스캔 회로, 유전체층, 어드레스 전극

Description

플라즈마 디스플레이 장치{PLASMA DISPLAY DEVICE}
도 1은 본 발명의 제 1 실시예에 따른 플라즈마 디스플레이 장치의 구성예를 나타내는 도면.
도 2는 제 1 실시예에 따른 플라즈마 디스플레이 패널의 구조예를 나타내는 분해 사시도.
도 3은 X 전극 구동 회로 및 Y 전극 구동 회로 내의 각 서스테인 회로의 구성예를 나타내는 회로도.
도 4는 도 3의 서스테인 회로에 의해 생성되는 X 전극의 서스테인 방전 펄스의 예를 나타내는 도면.
도 5는 제 1 실시예에 의한 화상의 1프레임의 구성예를 나타내는 도면.
도 6은 방전 가스의 Xe 농도와 서스테인 방전 전압의 관계를 나타내는 그래프.
도 7은 유전체층의 두께와 서스테인 방전 전압의 관계를 나타내는 그래프.
도 8은 유전체층의 두께와 가스 방전 전류의 관계를 나타내는 그래프.
도 9는 도 10의 서스테인 방전 펄스를 생성하기 위한 서스테인 회로의 구성예를 나타내는 회로도.
도 10은 본 발명의 제 2 실시예에 따른 화상의 1프레임의 구성예를 나타내는 도면.
도 11의 (a) 내지 (c)는 본 발명의 제 3 실시예에 따른 리브, X 전극, Y 전극 및 어드레스 전극의 구성예를 나타내는 도면.
도 12는 버스 전극, 투명 전극, 리브의 구성예를 나타내는 평면도.
도면의 주요 부분에 대한 부호의 설명
1…전면(前面) 글래스 기판 2…배면(背面) 글래스 기판
3…플라즈마 디스플레이 패널 4…X 전극 구동 회로
5…Y 전극 구동 회로 6…어드레스 전극 구동 회로
7…구동 제어 회로 8…스캔 회로
9…격벽(리브) 11…버스 전극
12…투명 전극 13, 16…유전체층
14…보호층 15…어드레스 전극
18∼20…형광체 21…신호 처리 회로
본 발명은 플라즈마 디스플레이 장치에 관한 것이다.
플라즈마 디스플레이 장치는 대형 평면형 디스플레이이며, 가정용 평면 TV로서 시장이 확대되고 있지만, CRT와 동일한 정도의 소비 전력, 표시 품질, 비용이 요구되고 있다.
하기의 특허문헌 1에는 기판 위에 배열된 전극 X, Y를 덮고 표시 영역의 전역(全域)에 펼쳐지는 유전체층을 가진 가스 방전 표시 디바이스의 제조에 대해서, 전극 X, Y의 배열을 끝낸 단계 이후의 기판 구조체의 표면에 유전체층으로서 플라즈마 기상 성장법에 의해 성막된 하지면(下地面)을 등방(等方)적으로 덮는 층을 형성하는 제조 방법이 기재되어 있다.
또한, 하기의 특허문헌 2에는 방전 가스의 조성비가 Xe 2％∼20％, He 15％∼50％로 He 조성비가 Xe 조성비보다 크고, 방전 가스의 전(全)압력이 400Torr∼550Torr이며, 또한 어드레스 전극에 인가하는 전압 펄스의 폭이 2㎲ 이하인 플라즈마 디스플레이 패널이 기재되어 있다.
[특허문헌 1] 일본 공개특허 제2000-21304호 공보
[특허문헌 2] 일본 공개특허 제2003-346660호 공보
또한, HDTV(고선명 TV)의 개발이 행해지고 있다. HDTV는 화소 수가 많기 때문에 1화소당 발광 면적이 작아져서, 휘도가 저하되는 문제가 있다.
본 발명의 목적은 고휘도의 플라즈마 디스플레이 장치를 제공하는 것이다.
본 발명의 플라즈마 디스플레이 장치는 제 1 및 제 2 기판과, 상기 제 1 기판 위에서 서스테인 방전을 행하기 위해 상기 제 1 기판 위에 형성되는 제 1 및 제 2 전극과, 상기 제 2 전극과의 사이에서 어드레스 방전을 행하기 위해 상기 제 2 기판 위에 형성되는 제 3 전극과, 상기 제 1 기판 위에서 상기 제 1 및 제 2 전극 을 덮도록 실리콘 산화막으로 형성되는 유전체층과, 상기 제 1 및 제 2 기판 사이에 존재하는 Xe 농도가 10％±2.5％ 이내인 방전 가스를 가지고, 상기 유전체층은 두께가 10㎛±2.5㎛ 이내이며, 상기 제 1 내지 제 3 전극은 1화소를 구성하고, 1920×1080 화소의 표시가 가능한 것을 특징으로 한다.
또한, 본 발명의 플라즈마 디스플레이 장치는 제 1 및 제 2 기판과, 상기 제 1 기판 위에서 서스테인 방전을 행하기 위해 상기 제 1 기판 위에 형성되는 제 1 및 제 2 전극과, 상기 제 2 전극과의 사이에서 어드레스 방전을 행하기 위해 상기 제 2 기판 위에 형성되는 제 3 전극과, 상기 제 1 기판 위에서 상기 제 1 및 제 2 전극을 덮도록 실리콘 산화막으로 형성되며, 두께가 10㎛±2.5㎛ 이내인 유전체층을 가지는 것을 특징으로 한다.
실리콘 산화막의 유전체층을 이용함으로써 방전 가스의 Xe 농도를 증가시킬 수 있다. 이에 의해 발광 효율이 향상하여, 고휘도를 실현할 수 있다.
(제 1 실시예)
도 1은 본 발명의 제 1 실시예에 따른 플라즈마 디스플레이 장치의 구성예를 나타낸 도면이다. 신호 처리 회로(21)는 입력 단자(IN)로부터 입력된 신호를 처리해서 구동 제어 회로(7)에 출력한다. 구동 제어 회로(7)는 X 전극 구동 회로(4), Y 전극 구동 회로(5), 스캔 회로(8) 및 어드레스 전극 구동 회로(6)를 제어한다. X 전극 구동 회로(4)는 복수의 X 전극(X1, X2, …)에 소정의 전압을 공급한다. 이하, X 전극(X1, X2, …) 각각, 또는 그들의 총칭을 X 전극(Xi)이라고 하고, i는 첨자를 의미한다. Y 전극 구동 회로(5)는 스캔 회로(8)를 통해서 복수의 Y 전극(Y1, Y2, …)에 소정의 전압을 공급한다. 이하, Y전극(Y1, Y2, …) 각각, 또는 그들의 총칭을 Y 전극(Yi)이라고 하고, i는 첨자를 의미한다. 어드레스 전극 구동 회로(6)는 복수의 어드레스 전극(A1, A2, …)에 소정의 전압을 공급한다. 이하, 어드레스 전극(A1, A2, …) 각각, 또는 그들의 총칭을 어드레스 전극(Aj)이라고 하고, j는 첨자를 의미한다.
플라즈마 디스플레이 패널(3)에서는 Y 전극(Yi) 및 X 전극(Xi)이 수평 방향으로 병렬로 연장하는 행(行)을 형성하고, 어드레스 전극(Aj)이 수직 방향으로 연장하는 열을 형성한다. Y 전극(Yi) 및 X 전극(Xi)은 수직 방향으로 교대로 배치된다. Y 전극(Yi) 및 어드레스 전극(Aj)은 i행 j열의 2차원 행렬을 형성한다. 표시 셀(Cij)은 Y 전극(Yi) 및 어드레스 전극(Aj)의 교점 및 그에 대응해서 인접하는 X 전극(Xi)에 의해 형성된다. 이 표시 셀(Cij)이 화소에 대응해서 플라즈마 디스플레이 패널(3)은 2차원 화상을 표시할 수 있다. 풀 스펙(full spec) HDTV에서는 1920(수평 방향)×1080(수직 방향) 화소를 가진다.
도 2는 본 실시예에 따른 플라즈마 디스플레이 패널(3)의 구조예를 나타낸 분해 사시도이다. 버스 전극(11)은 투명 전극(12) 위에 형성된다. 전극(11 및 12)의 쌍은 도 1의 X 전극(Xi) 및 Y 전극(Yi)에 대응한다. X 전극(Xi) 및 Y 전극(Yi)은 전면(前面) 글래스 기판(1) 위에 교대로 형성되어 있다. 그 위에는 방전 공간에 대해서 절연하기 위한 유전체층(13)이, 이를 덮도록 피착되어 있다. 유전체층(13)은 플라즈마 CVD(화학 기상 퇴적)법에 의해 형성된 실리콘 산화막(SiO2)이 며, 두께가 10㎛이다. 또한 그 위에는 MgO(산화마그네슘) 보호층(14)이 피착되어 있다. 한편, 어드레스 전극(15)은 도 1의 어드레스 전극(Aj)에 대응해서 전면 글래스 기판(1)과 대향해서 배치된 배면(背面) 글래스 기판(2) 위에 형성된다. 그 위에는 유전체층(16)이 피착된다. 또한 그 위에는 적색 형광체층(18), 녹색 형광체층(19) 및 청색 형광체층(20)이 피착되어 있다. 격벽(리브(rib))(9)의 내면에는 적, 청, 녹색의 형광체층(18∼20)이 스트라이프 형상으로 각 색마다 배열, 도포 부착되어 있다. X 전극(Xi) 및 Y 전극(Yi) 사이의 방전에 의해 형광체층(18∼20)을 여기(勵起)해서 각 색이 발광한다. 전면 글래스 기판(1) 및 배면 글래스 기판(2) 사이의 방전 공간에는 Ne＋Xe 페닝 가스(penning gas) 등의 방전 가스가 밀봉 주입되어 있다. 방전 가스는 Xe 농도가 10％이다.
도 5는 본 실시예에 따른 화상의 1프레임(fk)의 구성예를 나타낸 도면이다. 화상은 복수의 프레임(fk－1, fk, fk＋1) 등으로 구성된다. 1프레임(fk)은, 예를 들면 제 1 서브프레임(sf1), 제 2 서브프레임(sf2), …, 제 8 서브프레임(sf8)에 의해 형성된다. 서브프레임(sf1, sf2) 등의 각각, 또는 그들의 총칭을, 이하 서브프레임(sf)이라고 한다. 각 서브프레임(sf)은 계조 비트수에 상당하는 가중치를 가진다.
각 서브프레임(sf)은 리셋 기간(TR), 어드레스 기간(TA) 및 서스테인(유지) 방전 기간(TS)에 의해 구성된다. 리셋 기간(TR)에서는 표시 셀(Cij)의 초기화를 행한다. Y 전극(Yi)에는 플러스 둔파(鈍波)(플러스 경사를 가지는 파형)(Pr1) 및 마이너스 둔파(마이너스 경사를 가지는 파형)(Pr2)가 인가된다. 표시 셀(Cij)을 리셋하기 위해 Y 전극(Yi)에 인가하는 리셋 펄스(Pr1)의 진폭 절대값(V1)은 180Ｖ∼200Ｖ이다.
어드레스 기간(TA)에서는 어드레스 전극(Aj) 및 Y 전극(Yi) 사이의 어드레스 방전에 의해 각 표시 셀(Cij)의 발광 또는 비발광을 선택할 수 있다. 구조체적으로는 Y 전극(Y1, Y2, Y3, Y4, …) 등으로 순차 스캔 펄스(Py)를 인가하고, 그 스캔 펄스(Py)에 대응해서 어드레스 전극(Aj)에 어드레스 펄스(Pa)를 인가함으로써 원하는 표시 셀(Cij)의 발광 또는 비발광을 선택할 수 있다.
Y 전극(Yi) 및 어드레스 전극(Aj) 사이에서 어드레스 방전시키기 위한 어드레스 전극(Aj)에 인가하는 어드레스 펄스(Pa)의 진폭 절대값(V3)은 60Ｖ∼70Ｖ이다. 어드레스 펄스(Pa)에 대응해서 Y 전극(Yi)에 인가되는 스캔 펄스(Py)의 진폭 절대값(V2)은 110Ｖ∼130Ｖ이다.
서스테인 기간(TS)에서는 선택된 표시 셀(Cij)의 X 전극(Xi) 및 Y 전극(Yi) 사이에서 서스테인 방전을 행하고, 발광을 행한다. 각 서브프레임(sf)에서는 X 전극(Xi) 및 Y 전극(Yi) 사이의 서스테인 방전 펄스(Ps)에 의한 발광 회수(서스테인 기간(TS)의 길이)가 다르다. 이에 의해 계조값을 결정할 수 있다. 서스테인 방전 펄스(Ps)는 0Ｖ 및 전압(Vs)의 펄스이다.
도 3은 도 1의 X 전극 구동 회로(4) 및 Y 전극 구동 회로(5) 내의 각 서스테인 회로의 구성예를 나타낸 회로도이다. 서스테인 회로는 도 5의 서스테인 방전 펄스(Pa)를 생성하기 위한 회로이다. 패널 용량(Cp)은 X 전극(Xi) 및 Y 전극(Yi) 사이의 용량이다. 예로서, X 전극 구동 회로(4) 내의 서스테인 회로의 구성예를 설명한다. Y 전극 구동 회로(5) 내의 서스테인 회로의 구성도 동일하다. 이하, MOS 전계 효과 트랜지스터를 단지 트랜지스터라고 한다.
N채널 트랜지스터(Q1)는 드레인이 전압(Vs)에 접속되고, 소스가 패널 용량(Cp)의 X 전극(Xi)에 접속된다. N채널 트랜지스터(Q2)는 드레인이 패널 용량(Cp)의 X 전극(Xi)에 접속되고, 소스가 그라운드에 접속된다. 코일(L1)은 X 전극(Xi) 및 다이오드(D1)의 캐소드(cathode) 사이에 접속된다. N채널 트랜지스터(Q3)는 소스가 다이오드(D1)의 애노드(anode)에 접속된다. 코일(L2)은 X 전극(Xi) 및 다이오드(D2)의 애노드 사이에 접속된다. N채널 트랜지스터(Q4)는 소스가 다이오드(D2)의 캐소드에 접속된다. 용량(C1)은 트랜지스터(Q3 및 Q4)의 드레인의 상호 접속점과 그라운드 사이에 접속된다. 이 서스테인 회로는 전력 회수 회로(301)를 가진다. 전력 회수 회로(301)는 코일(L1, L2), 다이오드(D1, D2) 및 트랜지스터(Q3, Q4)를 포함한다.
도 4는 도 3의 서스테인 회로에 의해 생성되는 X 전극(Xi)의 서스테인 방전 펄스(Ps)의 예를 나타낸 도면이다. 시각(t1)에서 트랜지스터(Q3)를 온(on)으로 한다. 그러면, 용량(C1)에 충전되어 있던 전하는 LC 공진에 의해 패널 용량(Cp)에 공급된다. X 전극(Xi)의 전압은 그라운드로부터 상승한다. 즉, 회수한 전력을 방출한다. 다음으로, 시각(t2)에서는 트랜지스터(Q3)를 오프(off) 하고, 트랜지스터(Q1)를 온 한다. 그러면, X 전극(Xi)은 전압(Vs)에 클램프(clamp)된다. 시각(t3) 이후에서는 X 전극(Xi)은 전압(Vs)을 유지한다. 다음으로, 시각(t4)에서는 트랜지스터(Q1)를 오프 하고, 트랜지스터(Q4)를 온 한다. 그러면, 패널 용량(Cp) 에 충전되어 있던 전하는 LC 공진에 의해 용량(C1)에 공급된다. X 전극(Xi)의 전압은 전압(Vs)으로부터 하강한다. 즉, 용량(C1)은 패널 용량(Cp)의 전력을 회수한다. 다음으로, 시각(t5)에서는 트랜지스터(Q4)를 오프 하고, 트랜지스터(Q2)를 온 한다. 그러면, X 전극(Xi)은 그라운드에 클램프된다. 시각(t6) 이후에서는 X 전극(Xi)은 그라운드를 유지한다. 그 후, 시각(t1∼t6)의 동작을 반복한다.
도 6은 방전 가스의 Xe 농도와 서스테인 방전 전압의 관계를 나타낸 그래프이다. 횡축은 방전 가스의 Xe 농도를 나타낸다. 종축은 서스테인 방전 전압을 나타낸다. 서스테인 방전 기간(TS)에서는 X 전극(Xi) 및 Y 전극(Yi) 사이에 서스테인 방전 전압(Vs)이 인가되고, 방전이 발생한다. 전압(Vs)은, 예를 들면 180Ｖ이다.
특성(601)은 본 실시예의 특성이다. 도 2의 유전체층(13)은 플라즈마 CVD법에 의해 형성된 실리콘 산화막이다. 방전 가스는 Xe 이외의 나머지가 Ne로 구성된다.
특성(602)은 비교예의 특성이다. 도 2의 유전체층(13)은 납 글래스(70％가 PbO이고, 나머지가 SiO2임)를 고온에서 소성(燒成)한 것이다. 방전 가스는 Xe 이외에는 He가 30％이고, 나머지가 Ne이다.
방전 가스 중의 Xe 농도는 높을수록 플라즈마 디스플레이 장치의 발광 효율이 높아진다. 서스테인 방전 전압이 Vs인 경우, 본 실시예의 특성(601)에서는 Xe 농도가 10％이고, 비교예의 특성(602)에서는 Xe 농도가 5％이다. 서스테인 방전 전압이 동일한 경우, 본 실시예의 특성(601)은 비교예의 특성(602)에 비해서 Xe 농도가 높아지고, 발광 효율이 향상된다. 특히 HDTV의 경우, 화소 수가 1920×1080 화소로 많기 때문에, 1화소당 발광 면적이 작아진다. 따라서, 발광 효율이 향상되고, 휘도가 높아지는 효과가 유효하다.
본 실시예의 플라즈마 디스플레이 장치는 서스테인 방전 전압이 Vs－5％로부터 Vs＋5％ 사이에서 동작을 보증할 수 있다. 서스테인 방전 전압이 Vs－5％일 때 Xe 농도는 7.5％이고, 서스테인 방전 전압이 Vs＋5％일 때 Xe 농도는 12.5％이다. 본 실시예는 Xe 농도가 7.5％∼12.5％인 고농도 범위(603)를 사용할 수 있다.
풀 스펙 HDTV 대응의 플라즈마 디스플레이 장치에서는 화소 수가 많기 때문에 1화소당 개구율이 작고, 휘도가 저하된다. 비교예의 특성(602)에서는 유전체층(13)에 납 글래스(비유전율 13∼14)를 사용하고, Xe를 5％ 밀봉 주입하며, 서스테인 방전 전압을 Vs(180Ｖ)로 한 경우, 전백(全白) 휘도가 115㏅／㎡(300Ｗ)이고, 전흑(全黑)시의 무효 전력도 200Ｗ를 넘는다.
전백 휘도는 150㏅／㎡(300Ｗ) 이상이고, 전흑시의 무효 전력이 150Ｗ 이하인 것이 바람직하다. 그러나, 비교예의 특성(602)에서 Xe 농도를 5％보다 더 높게 하고, 고휘도화를 도모한 경우, 서스테인 방전 전압을 Vs(180Ｖ)보다 높게 하지 않으면 안되고, 그 경우, 무효 전력이 더 증가된다. 서스테인 방전 전압을 높게 하면 회로 소자의 고내압화(高耐壓化)의 문제가 발생한다.
이에 대해서, 본 실시예의 특성(601)에서는 유전체층(13)에 비유전율이 약 4로 낮은 실리콘 산화막을 이용함으로써, 서스테인 방전 전압을 Vs(180Ｖ)로 하면 서, Xe 농도를 10％까지 증가시키고, 전흑의 무효 전력을 150Ｗ 이하로 할 수 있다. 또한, Xe 농도를 높게 했기 때문에, 발광 효율이 향상되고, 전백 휘도는 150㏅／㎡(300Ｗ)를 넘는다. 본 실시예에 의하면, 고선명한 풀 스펙 HDTV에 대응할 수 있고, 휘도의 향상 및 무효 전력의 삭감을 양립시킬 수 있다.
특성(602)에서는 Xe 농도를 5％로 하고, 특성(601)에서는 Xe 농도를 10％로 하면, 함께 동일한 서스테인 방전 전압(Vs)을 사용해서 도 1과 동일한 회로(4∼8), 및 도 5와 동일한 전압파형을 사용할 수 있다.
본 실시예에서는 전면 글래스 기판(1) 및 배면 글래스 기판(2) 사이에 존재하는 방전 가스의 Xe 농도가 10％±2.5％ 이내인 것이 바람직하다. 또한, X 전극(Xi) 및 Y 전극(Yi) 사이에 인가되는 서스테인 방전 전압이 180Ｖ±5％ 이내인 것이 바람직하다. 또한, 본 실시예의 플라즈마 디스플레이 장치는 1920×1080 화소의 표시가 가능한 것이 바람직하다.
도 7은 유전체층(13)의 두께와 서스테인 방전 전압의 관계를 나타낸 그래프이다. 횡축은 유전체층(13)의 두께를 나타낸다. 종축은 서스테인 방전 전압을 나타낸다. 특성(701)은 도 6의 본 실시예의 특성(601)의 Xe 농도가 10％인 특성을 나타낸다. 특성(702)은 도 6의 비교예의 특성(602)의 Xe 농도가 10％인 특성을 나타낸다. 특성(703)은 도 6의 비교예의 특성(602)의 Xe 농도가 5％인 특성을 나타낸다. 도 6에서 설명한 바와 같이, 특성(701 및 703)은 서스테인 방전 전압을 동일한 전압(Vs)으로 할 수 있다. 전압(Vs)은, 예를 들면 180Ｖ이다. 그때, 특성(701)에서는 유전체층(13)의 두께가 10㎛로 얇고, 특성(703)에서는 유전체층(13) 의 두께가 30㎛로 두껍다. 특성(701)에서는 서스테인 방전 전압이 Vs－5％ 및 Vs＋5％일 때, 각각 유전체층(13)의 두께는 5㎛ 및 15㎛이며, 범위(704)가 된다. 특성(702)은 특성(703)과 비교해서 유전체층(13)의 두께가 동일하면 서스테인 방전 전압이 높아진다. 본 실시예의 유전체층(13)은 두께가 10㎛±2.5㎛ 이내인 것이 바람직하다. 또한, X 전극(Xi) 및 Y 전극(Yi) 사이에 인가되는 서스테인 방전 전압이 180Ｖ±5％ 이내인 것이 바람직하다.
도 8은 유전체층(13)의 두께와 가스 방전 전류(Ig)의 관계를 나타낸 그래프이다. 횡축은 유전체층(13)의 두께를 나타낸다. 종축은 서스테인 방전 기간(TS)에서의 서스테인 방전시의 가스 방전 전류(Ig)를 나타낸다. 특성(801)은 도 6의 본 실시예의 특성(601)에 대응하고, 유전체층(13)의 유전율이 작다. 특성(802)은 도 6의 비교예의 특성(602)에 대응하고, 유전율이 크다. 본 실시예의 특성(801)은 비교예의 특성(802)과 비교해서 유전체층(13)의 두께가 동일할 때, 가스 방전 전류(Ig)가 작아진다. 이에 의해, 본 실시예는 소비 전력을 작게 하고, 발열량을 억제할 수 있다. 도 7에 나타낸 바와 같이, 특성(701)에서는 유전체층(13)의 두께를 10㎛로 하고, 특성(703)에서는 유전체층(13)의 두께를 30㎛로 함으로써, 동일한 서스테인 방전 전압(Vs)으로 할 수 있었다. 마찬가지로, 특성(801)에서는 유전체층(13)의 두께를 10㎛로 하고, 특성(802)에서는 유전체층(13)의 두께를 30㎛로 함으로써 동일한 가스 방전 전류(Ig)로 할 수 있다. 즉, 양자는 도 1의 동일한 회로(4∼8), 및 도 5의 동일한 전압파형을 사용할 수 있다.
이상과 같이 본 실시예에 의하면, 실리콘 산화막의 유전체층(13)을 이용함으 로써 방전 가스의 Xe 농도를 증가시킬 수 있다. 이에 의해 발광 효율이 향상되고, 고휘도를 실현할 수 있다. 또한, 무효 전력을 억제할 수 있다.
(제 2 실시예)
도 10은 본 발명의 제 2 실시예에 의한 화상의 1프레임(fk)의 구성예를 나타낸 도면이다. 도 10은 도 5에 대해서 서스테인 방전 기간(TS)의 서스테인 방전 펄스(Ps)만이 다르고, 그 외의 점은 양자는 동일하다. 이하, 제 2 실시예가 제 1 실시예와 다른 점을 설명한다. X 전극(Xi) 및 Y 전극(Yi)의 서스테인 방전 펄스(Ps)는 Vs／2인 펄스와 －Vs／2인 펄스가 교대로 형성된다. 즉, X 전극(Xi) 및 Y 전극(Yi)에 공급되는 서스테인 방전 펄스(Ps)의 최대값 Vs／2 및 최소값 －Vs／2는 절대값이 동일하며, 또한 극성이 반대이다. 본 실시예는 제 1 실시예와 마찬가지로 X 전극(Xi) 및 Y 전극(Yi) 사이에 전위차(Vs)가 인가되고, 서스테인 방전이 발생한다.
도 9는 도 10의 서스테인 방전 펄스(Ps)를 생성하기 위한 서스테인 회로의 구성예를 나타낸 회로도이다. 이 서스테인 회로는 TERES(Technology of Reciprocal Sustainer) 회로이다. 도 9가 도 3과 다른 점을 설명한다. 트랜지스터(Q1)의 드레인은 전압 ＋Vs／2에 접속된다. 트랜지스터(Q2)의 소스는 전압 －Vs／2에 접속된다. 트랜지스터(Q3 및 Q4)의 드레인의 상호 접속점은 그라운드에 접속된다. 이 서스테인 회로의 동작은 도 3의 회로와 마찬가지이며, 스위칭 소자(Q1∼Q4)는 극성이 다른 2개의 소정의 전압(Vs／2 및 －Vs／2)을 X 전극(Xi) 및 Y 전극(Yi)에 교대로 공급한다. 또한, 이 서스테인 회로는 도 3의 회로와 마찬가지로 전력 회수 회로(301)를 가진다. 본 실시예의 서스테인 회로는 각 회로 소자의 내압이 Vs가 아니라 Vs／2의 저전압으로 좋기 때문에, 비용을 저감시킬 수 있다.
(제 3 실시예)
도 11의 (b)는 본 발명의 제 3 실시예에 의한 리브(1122)의 구조예를 나타낸 평면도이고, 도 11의 (c)는 그 단면도이며, 도 11의 (a)는 리브(1122), X 전극(Xi), Y 전극(Yi) 및 어드레스 전극(Aj)의 평면도이다. 도 2의 제 1 실시예에서는, 리브(9)는 어드레스 전극(15)과 평행하게 배치되는 스트라이프형 리브이다. 본 실시예는 래더(ladder)형 리브(1122)를 가진다. 래더형 리브(1122)는 X 전극(Xi), Y 전극(Yi) 및 어드레스 전극(Aj)에 의해 구성되는 표시 셀(Cij) 단위로 구분되고, 배기 패스(1123)을 구비한다. 이하, 본 실시예가 제 1 실시예와 다른 점을 설명한다.
도 11의 (b)에서 리브(1122)는, 예를 들면 수직 방향 개구(1111)가 390㎛이고, 수평 방향 개구(1112)가 160㎛이다. 배기 패스(1123)는, 예를 들면 폭(1113)이 140㎛이다. 배기 패스(1123)를 통한 리브(1122)의 수직 방향의 전체 폭(1114)은, 예를 들면 240㎛이다. 리브(1122)는, 예를 들면 수직 방향 정상부 폭(1115) 및 수평 방향 정상부 폭(1116)이 모두 50㎛이다.
도 11의 (c)에서 리브 높이(1120)는, 예를 들면 120㎛이다. 리브 바닥 폭(1117)은, 예를 들면 100㎛이다. 리브 사이 거리(1118)는, 예를 들면 110㎛이다. 표시 셀(cij) 사이의 피치는, 예를 들면 0.63㎜×0.21㎜이다.
도 11의 (a)에서 X 전극(Xi) 및 Y 전극(Yi)은 도 2와 마찬가지로, 투명 전 극(12) 및 버스 전극(11)을 가진다. 투명 전극(12)은 래더형 투명 전극이다. 투명 전극(12)의 헤드 수직 방향 폭(1103)은, 예를 들면 95㎛이다. Y 전극(Y1 및 Y2) 사이의 거리(1101)는, 예를 들면 80㎛이다. 버스 전극(11)의 폭(1102)은, 예를 들면 60㎛이다. X 전극(X2)의 투명 전극(12)의 헤드와 그에 인접하는 Y 전극(Y1)의 투명 전극(12)의 헤드 사이의 슬릿(방전 갭)(1104)은, 예를 들면 80㎛이다.
배기 패스(1123)에 대해서 설명한다. 도 2의 전면 글래스 기판(1) 및 배면 글래스 기판(2) 사이의 공간은 배기 패스(1123)를 통해서 진공 배기된다. 그 후, 배기 패스(1123)를 통해서 전면 글래스 기판(1) 및 배면 글래스 기판(2) 사이의 공간에 방전 가스를 밀봉 주입한다.
도 12는 도 11의 (a)와 마찬가지로 버스 전극(11), 투명 전극(12), 리브(1122)의 구성예를 나타낸 평면도이다. 1201은 리브(1122)의 정상부폭이다. 1202는 방전 갭(1203)의 에지(edge)와 리브(1122)의 에지의 간격(에지 클리어런스)이다. 1203은 X 전극(Xi) 및 Y 전극(Yi)의 방전 갭이다. 1204는 배기 패스(1123)의 폭이다. 1205는 표시 셀의 피치이다.
현재의 리브의 가공 정밀도로는 배기 패스 폭(1204)은 100㎛ 이상, 리브의 정상부 폭(1201)은 50㎛ 이상이 필요하다. 또한, 방전 갭(1203)이 너무 좁으면 선 사이 용량이 커지므로, 방전 갭(1203)은 80㎛ 이상이 바람직하다. 또한, 도 2의 전면 글래스 기판(1) 및 배면 글래스 기판(2)의 위치 맞춤 정밀도를 생각하면, 방전 갭(1203)의 에지와 리브(1122)의 에지의 간격(에지 클리어런스)(1202)은 50㎛ 이상 필요하다. 따라서, 표시 셀 피치(1205)는 적어도 380㎛ 이상이 바람직해진다.
본 실시예의 플라즈마 디스플레이 장치는 1920×1080 화소의 풀 스펙 HDTV에 대응시킬 수 있다. 그 경우, 배기 패스(1123)와 평행 방향으로 연장하는 라인 수가 1080개 이상이고, 그 라인 피치(1205)가 380㎛ 이상인 것이 바람직하다. 또한, 도 2의 유전체층(13)은 두께가 32㎛ 이하인 것이 바람직하고, 10㎛ 이하인 것이 더 바람직하다.
또한, 상기 실시예는 어느 것이나 본 발명을 실시함에 있어서의 구조체화의 예를 나타낸 것에 지나지 않으므로, 이들에 의해 본 발명의 기술적 범위가 한정적으로 해석되어서는 안될 것이다. 즉, 본 발명은 그 기술 사상, 또는 그 주요한 특징으로부터 일탈함이 없이, 다양한 형태로 실시할 수 있다.
본 발명의 실시예는, 예를 들면 이하와 같이 다양한 적용이 가능하다.
(부기 1)
제 1 및 제 2 기판과,
상기 제 1 기판 위에서 서스테인 방전을 행하기 위해 상기 제 1 기판 위에 형성되는 제 1 및 제 2 전극과,
상기 제 2 전극과의 사이에서 어드레스 방전을 행하기 위해 상기 제 2 기판 위에 형성되는 제 3 전극과,
상기 제 1 기판 위에서 상기 제 1 및 제 2 전극을 덮도록 실리콘 산화막으로 형성되는 유전체층과,
상기 제 1 및 제 2 기판 사이에 존재하는 Xe 농도가 10％±2.5％ 이내인 방전 가스를 가지고,
상기 유전체층은 두께가 10㎛±2.5㎛ 이내이며,
상기 제 1 내지 제 3 전극은 1화소를 구성하고, 1920×1080 화소의 표시가 가능한 것을 특징으로 하는 플라즈마 디스플레이 장치.
(부기 2)
상기 제 1 및 제 2 전극 사이에 인가되는 서스테인 방전 전압이 180Ｖ±5％ 이내인 것을 특징으로 하는, 부기 1에 기재된 플라즈마 디스플레이 장치.
(부기 3)
상기 제 1 내지 제 3 전극으로 구성되는 표시 셀 단위로 구분되고, 배기 패스를 구비하는 래더(ladder)형 리브(rib)를 더 가지며,
상기 배기 패스와 평행 방향으로 연장하는 라인 수가 1080개 이상이고,
상기 라인 피치가 380㎛ 이상인 것을 특징으로 하는, 부기 1에 기재된 플라즈마 디스플레이 장치.
(부기 4)
상기 유전체층은 플라즈마 CVD법에 의해 형성된 것임을 특징으로 하는, 부기 1에 기재된 플라즈마 디스플레이 장치.
(부기 5)
극성이 다른 2개의 소정의 전압을 상기 제 1 및 제 2 전극에 교대로 공급하는 스위칭 소자를 더 가지는 것을 특징으로 하는, 부기 1에 기재된 플라즈마 디스 플레이 장치.
(부기 6)
코일(coil)을 통해서 전압을 상기 제 1 및 제 2 전극에 공급하는 전력 회수 회로를 더 가지는 것을 특징으로 하는, 부기 1에 기재된 플라즈마 디스플레이 장치.
(부기 7)
상기 제 1 및 제 2 전극에 공급되는 서스테인 방전 펄스의 최대값 및 최소값은 절대값이 동일하며, 또한 극성이 반대인 것을 특징으로 하는, 부기 1에 기재된 플라즈마 디스플레이 장치.
(부기 8)
상기 제 1 내지 제 3 전극은 표시 셀을 구성하고,
상기 표시 셀을 리셋하기 위해 상기 제 2 전극에 인가하는 리셋 펄스의 진폭 절대값은 180Ｖ∼200Ｖ이며,
상기 제 2 및 제 3 전극 사이에서 어드레스 방전시키기 위한 상기 제 3 전극에 인가하는 어드레스 펄스의 진폭 절대값은 60Ｖ∼70Ｖ이고,
상기 어드레스 펄스에 대응해서 상기 제 2 전극에 인가되는 스캔 펄스의 진폭 절대값은 110Ｖ∼130Ｖ인 것을 특징으로 하는, 부기 1에 기재된 플라즈마 디스플레이 장치.
(부기 9)
상기 유전체층은 두께가 32㎛ 이하인 것을 특징으로 하는, 부기 5에 기재된 플라즈마 디스플레이 장치.
(부기 10)
상기 유전체층은 두께가 10㎛ 이하인 것을 특징으로 하는, 부기 5에 기재된 플라즈마 디스플레이 장치.
(부기 11)
제 1 및 제 2 기판과,
상기 제 1 기판 위에서 서스테인 방전을 행하기 위해 상기 제 1 기판 위에 형성되는 제 1 및 제 2 전극과,
상기 제 2 전극과의 사이에서 어드레스 방전을 행하기 위해 상기 제 2 기판 위에 형성되는 제 3 전극과,
상기 제 1 기판 위에서 상기 제 1 및 제 2 전극을 덮도록 실리콘 산화막으로 형성되며, 두께가 10㎛±2.5㎛ 이내인 유전체층
을 가지는 것을 특징으로 하는 플라즈마 디스플레이 장치.
(부기 12)
상기 제 1 및 제 2 전극 사이에 인가되는 서스테인 방전 전압이 180Ｖ±5％ 이내인 것을 특징으로 하는, 부기 11에 기재된 플라즈마 디스플레이 장치.
(부기 13)
상기 제 1 내지 제 3 전극은 1화소를 구성하고, 1920×1080 화소의 표시가 가능한 것을 특징으로 하는, 부기 11에 기재된 플라즈마 디스플레이 장치.
(부기 14)
상기 제 1 내지 제 3 전극으로 구성되는 표시 셀 단위로 구분되고, 배기 패스를 구비하는 래더형 리브를 가지며,
상기 배기 패스와 평행 방향으로 연장하는 라인 수가 1080개 이상이고,
상기 라인 피치가 380㎛ 이상인 것을 특징으로 하는, 부기 11에 기재된 플라즈마 디스플레이 장치.
(부기 15)
상기 유전체층은 플라즈마 CVD법에 의해 형성된 것임을 특징으로 하는, 부기 11에 기재된 플라즈마 디스플레이 장치.
(부기 16)
상기 제 1 및 제 2 전극에 공급되는 서스테인 방전 펄스의 최대값 및 최소값은 절대값이 동일하며, 또한 극성이 반대인 것을 특징으로 하는, 부기 11에 기재된 플라즈마 디스플레이 장치.
(부기 17)
상기 제 1 내지 제 3 전극은 표시 셀을 구성하고,
상기 표시 셀을 리셋하기 위해 상기 제 2 전극에 인가하는 리셋 펄스의 진폭 절대값은 180Ｖ∼200Ｖ이며,
상기 제 2 및 제 3 전극 사이에서 어드레스 방전시키기 위한 상기 제 3 전극에 인가하는 어드레스 펄스의 진폭 절대값은 60Ｖ∼70Ｖ이고,
상기 어드레스 펄스에 대응해서 상기 제 2 전극에 인가되는 스캔 펄스의 진폭 절대값은 110Ｖ∼130Ｖ인 것을 특징으로 하는, 부기 11에 기재된 플라즈마 디스 플레이 장치.
(부기 18)
상기 유전체층은 두께가 32㎛ 이하인 것을 특징으로 하는, 부기 14에 기재된 플라즈마 디스플레이 장치.
(부기 19)
상기 유전체층은 두께가 10㎛ 이하인 것을 특징으로 하는, 부기 14에 기재된 플라즈마 디스플레이 장치.
(부기 20)
상기 제 1 내지 제 3 전극은 1화소를 구성하고, 1920×1080 화소의 표시가 가능한 것을 특징으로 하는, 부기 12에 기재된 플라즈마 디스플레이 장치.
본 발명에 따르면 실리콘 산화막의 유전체층을 이용함으로써 방전 가스의 Xe 농도를 증가시킬 수 있으며, 이에 의해 발광 효율이 향상하여, 고휘도의 플라즈마 디스플레이 장치를 제공할 수 있다.

Claims (20)

  1. 제 1 및 제 2 기판과,
    상기 제 1 기판 위에서 서스테인 방전을 행하기 위해 상기 제 1 기판 위에 형성되는 제 1 및 제 2 전극과,
    상기 제 2 전극과의 사이에서 어드레스 방전을 행하기 위해 상기 제 2 기판 위에 형성되는 제 3 전극과,
    상기 제 1 기판 위에서 상기 제 1 및 제 2 전극을 덮도록 실리콘 산화막으로 형성되는 유전체층과,
    상기 제 1 및 제 2 기판 사이에 존재하는 Xe 농도가 10％±2.5％ 이내인 방전 가스를 가지고,
    상기 유전체층은 두께가 10㎛±2.5㎛ 이내이며,
    상기 제 1 내지 제 3 전극은 1화소를 구성하고, 1920×1080 화소의 표시가 가능한 것을 특징으로 하는 플라즈마 디스플레이 장치.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 전극 사이에 인가되는 서스테인 방전 전압이 180Ｖ±5％ 이내인 것을 특징으로 하는 플라즈마 디스플레이 장치.
  3. 제 1 항에 있어서,
    상기 제 1 내지 제 3 전극으로 구성되는 표시 셀 단위로 구분되고, 배기 패스를 구비하는 래더(ladder)형 리브(rib)를 더 가지며,
    상기 배기 패스와 평행 방향으로 연장하는 라인 수가 1080개 이상이고,
    상기 라인 피치가 380㎛ 이상인 것을 특징으로 하는 플라즈마 디스플레이 장치.
  4. 제 1 항에 있어서,
    상기 유전체층은 플라즈마 CVD법에 의해 형성된 것임을 특징으로 하는 플라즈마 디스플레이 장치.
  5. 제 1 항에 있어서,
    극성이 다른 2개의 소정의 전압을 상기 제 1 및 제 2 전극에 교대로 공급하는 스위칭 소자를 더 가지는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  6. 제 1 항에 있어서,
    코일(coil)을 통해서 전압을 상기 제 1 및 제 2 전극에 공급하는 전력 회수 회로를 더 가지는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  7. 제 1 항에 있어서,
    상기 제 1 및 제 2 전극에 공급되는 서스테인 방전 펄스의 최대값 및 최소값 은 절대값이 동일하며, 또한 극성이 반대인 것을 특징으로 하는 플라즈마 디스플레이 장치.
  8. 제 1 항에 있어서,
    상기 제 1 내지 제 3 전극은 표시 셀을 구성하고,
    상기 표시 셀을 리셋하기 위해 상기 제 2 전극에 인가하는 리셋 펄스의 진폭 절대값은 180Ｖ∼200Ｖ이며,
    상기 제 2 및 제 3 전극 사이에서 어드레스 방전시키기 위한 상기 제 3 전극에 인가하는 어드레스 펄스의 진폭 절대값은 60Ｖ∼70Ｖ이고,
    상기 어드레스 펄스에 대응해서 상기 제 2 전극에 인가되는 스캔 펄스의 진폭 절대값은 110Ｖ∼130Ｖ인 것을 특징으로 하는 플라즈마 디스플레이 장치.
  9. 제 5 항에 있어서,
    상기 유전체층은 두께가 32㎛ 이하인 것을 특징으로 하는 플라즈마 디스플레이 장치.
  10. 제 5 항에 있어서,
    상기 유전체층은 두께가 10㎛ 이하인 것을 특징으로 하는 플라즈마 디스플레이 장치.
  11. 제 1 및 제 2 기판과,
    상기 제 1 기판 위에서 서스테인 방전을 행하기 위해 상기 제 1 기판 위에 형성되는 제 1 및 제 2 전극과,
    상기 제 2 전극과의 사이에서 어드레스 방전을 행하기 위해 상기 제 2 기판 위에 형성되는 제 3 전극과,
    상기 제 1 기판 위에서 상기 제 1 및 제 2 전극을 덮도록 실리콘 산화막으로 형성되며, 두께가 10㎛±2.5㎛ 이내인 유전체층
    을 가지는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  12. 제 11 항에 있어서,
    상기 제 1 및 제 2 전극 사이에 인가되는 서스테인 방전 전압이 180Ｖ±5％ 이내인 것을 특징으로 하는 플라즈마 디스플레이 장치.
  13. 제 11 항에 있어서,
    상기 제 1 내지 제 3 전극은 1화소를 구성하고, 1920×1080 화소의 표시가 가능한 것을 특징으로 하는 플라즈마 디스플레이 장치.
  14. 제 11 항에 있어서,
    상기 제 1 내지 제 3 전극으로 구성되는 표시 셀 단위로 구분되고, 배기 패스를 구비하는 래더형 리브를 가지며,
    상기 배기 패스와 평행 방향으로 연장하는 라인 수가 1080개 이상이고,
    상기 라인 피치가 380㎛ 이상인 것을 특징으로 하는 플라즈마 디스플레이 장치.
  15. 제 11 항에 있어서,
    상기 유전체층은 플라즈마 CVD법에 의해 형성된 것임을 특징으로 하는 플라즈마 디스플레이 장치.
  16. 제 11 항에 있어서,
    상기 제 1 및 제 2 전극에 공급되는 서스테인 방전 펄스의 최대값 및 최소값은 절대값이 동일하며, 또한 극성이 반대인 것을 특징으로 하는 플라즈마 디스플레이 장치.
  17. 제 11 항에 있어서,
    상기 제 1 내지 제 3 전극은 표시 셀을 구성하고,
    상기 표시 셀을 리셋하기 위해 상기 제 2 전극에 인가하는 리셋 펄스의 진폭 절대값은 180Ｖ∼200Ｖ이며,
    상기 제 2 및 제 3 전극 사이에서 어드레스 방전시키기 위한 상기 제 3 전극에 인가하는 어드레스 펄스의 진폭 절대값은 60Ｖ∼70Ｖ이고,
    상기 어드레스 펄스에 대응해서 상기 제 2 전극에 인가되는 스캔 펄스의 진 폭 절대값은 110Ｖ∼130Ｖ인 것을 특징으로 하는 플라즈마 디스플레이 장치.
  18. 제 14 항에 있어서,
    상기 유전체층은 두께가 32㎛ 이하인 것을 특징으로 하는 플라즈마 디스플레이 장치.
  19. 제 14 항에 있어서,
    상기 유전체층은 두께가 10㎛ 이하인 것을 특징으로 하는 플라즈마 디스플레이 장치.
  20. 제 12 항에 있어서,
    상기 제 1 내지 제 3 전극은 1화소를 구성하고, 1920×1080 화소의 표시가 가능한 것을 특징으로 하는 플라즈마 디스플레이 장치.
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