KR20070035897A - 탑라운드 리세스 패턴을 갖는 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 FICD를 유지하며, 리세스 영역의 탑부분을 라운드 형상으로 구현하기 위한 반도체 소자의 제조방법을 제공한다.
또한, 반도체 기판 상에 산화막을 형성하는 단계, 상기 산화막상에 리세스예정지역이 노출된 하드마스크 폴리실리콘막을 형성하는 단계, 상기 리세스예정지역의 산화막과 상기 반도체 기판을 제1 깊이로 제1 식각하여 식각하면서 전체구조 상에 폴리머를 형성하는 단계, 상기 폴리머가 형성된 상기 리세스예정지역의 상기 반도체 기판을 제2 깊이로 식각하여 리세스를 형성하는 단계, 상기 폴리실리콘막을 제거하는 단계, 상기 리세스영역의 상기 반도체 기판을 등방성으로 제2 식각하는 단계를 포함하고, 후속 게이트 산화막의 GOI불량을 방지하고, 소자의 고집적화 및 수율향상에 효과가 있다.
리세스, 첨점, 탑라운드, 폴리머

Description

탑라운드 리세스 패턴을 갖는 반도체 소자의 제조방법{METHOD FOR MANUFACTURING THE SEMICONDUCTOR DEVICE WITH TOP ROUND RECESS-GATE PATTERN}
도 1a 내지 도 1d는 종래기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정단면도.
도 2a 내지 도 2d는 본 발명의 바람직한 실시에에 따른 반도체 소자의 제조방법을 설명하기 위한 공정단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 소자분리막
33 : 희생산화막 34 : 폴리실리콘막
35 : 폴리머 36 : 리세스
본 발명은 반도체 소자의 제조방법에 관한 것으로 특히, 탑라운드 리세스패 턴을 갖는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자가 초고집적화 됨에 따라 게이트를 평탄한 활성영역 위에 형성하는 기존의 플라나 게이트(Planar Gate)배선 형성 방법은 게이트 채널길이(Gate channel Length)가 점점 작아지고 주입도핑(Implant Dopping)농도가 증가함에 따라 전계(Electric Filed) 증가에 의해 정션 누설전류(Junction Leakage)가 생겨 소자의 리프레시특성을 확보하기가 어렵다.
이를 개선하기 위해 게이트 배선 형성방법으로 활성영역 기판을 리세스패턴으로 식각 후 게이트를 형성하는 리세스 게이트 공정이 실시되고 있다. 상기 리세스 게이트 공정을 적용하면 채널길이 증가 및 이온주입 도핑 농도의 감소가 가능하여 소자의 리프레시 특성이 개선된다.
도 1a에서 도 1d는 종래기술에 따른 리세스 게이트 공정의 제조방법을 설명하기 위한 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(11)상에 소자분리막(12)를 형성한다. 상기 소자분리막(12)이 형성된 상기 반도체 기판(11)상에 산화막(13) 및 하드마스크 폴리실리콘막(14)을 형성한다. 상기 하드마스크 폴리실리콘막(14) 상에 리세스 영역이 노출되도록 감광막 마스크를 패터닝한다. 상기 감광막 마스크를 식각 장벽으로 하여 상기 하드마스크 폴리실리콘막(14)을 식각한다. 이후에, 상기 감광막 마스크를 제거한다.
도 1b에 도시된 바와 같이, 상기 하드마스크 폴리실리콘막(14)을 식각 장벽 으로 하여 상기 산화막(13)을 식각한다. 이때, 상기 반도체 기판에 소정부분 손실이 발생한다.
도 1c에 도시된 바와 같이, 상기 리세스 영역의 상기 반도체 기판(15)을 식각하여 리세스(15)를 형성한다(도 1c의 (가)). 이때, 상기 리세스된 액티브(Active)바닥부에 첨점(Horn)이 형성된다(도 1c의 (나)).
도 1d에 도시된 바와 같이, 상기 첨점을 제거하기 위해 등방성 식각을 실시한다(도 1d의 (나)). 이때, 리세스 영역의 탑부분에 첨점이 형성된다(도 1d의 (가)).
상기한 종래기술은 첨점을 제거하기 위한 등방성 식각으로 인해 측벽의 반도체 기판소모가 발생되어 FICD가 커지며, 산화막 하단부, 리세스 영역의 탑부분에 첨점이 발생하여 새로운 스트레스 포인트로 작용한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, FICD를 유지하며, 리세스 영역의 탑부분을 라운드 형상으로 구현하기 위한 반도체 소자의 제조방법을 제공하는데 목적이 있다.
상기 목적을 달성하기 위한 본 발명은 반도체 기판 상에 산화막을 형성하는 단계, 상기 산화막상에 리세스예정지역을 오픈시키는 하드마스크 폴리실리콘막을 형성하는 단계, 상기 리세스예정지역의 산화막과 상기 반도체 기판을 제1 깊이로 제1 식각하여 식각하면서 전체구조 상에 폴리머를 형성하는 단계, 상기 폴리머가 형성된 상기 리세스예정지역의 상기 반도체 기판을 제2 깊이로 식각하여 리세스를 형성하는 단계, 상기 폴리실리콘막을 제거하는 단계, 상기 리세스영역의 상기 반도체 기판을 등방성으로 제2 식각하는 단계를 포함한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2d는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(31)에 활성영역을 정의하는 소자분리막(32)를 형성한다. 상기 소자분리막(32)막이 형성된 상기 반도체 기판(31) 상에 희생산화막(33)을 형성한다. 상기 희생산화막(33) 상에 하드마스크 폴리실리콘막(34)를 형성한다.
상기 하드마스크 폴리실리콘막(34) 상에 리세스 영역이 노출되도록 감광막 마스크를 패터닝한다. 상기 감광막 마스크를 식각 장벽으로 하여 상기 하드마스크 폴리실리콘막(34)을 식각한다.
이때, 상기 하드마스크 폴리실리콘막(34)은 ICP(Inductively Coupled Plasma, 이하 "ICP"라 한다.) 타입의 고밀도 플라즈마에서 희생산화막(33)과의 고선택비를 갖는 HBr을 포함한 플라즈마를 사용하여 건식식각을 실시한다. 이후에, 상기 감광막 마스크를 제거한다.
도 2b에 도시된 바와 같이, 상기 리세스 영역이 노출된 하드마스크 폴리실리콘막(34)을 식각 장벽으로 하여 상기 희생산화막(33) 및 상기 반도체 기판(31)을 제1 깊이로 제1 식각한다. 상기 희생산화막(33)은 ICP 타입의 고밀도 플라즈마에서 H 비율이 CF보다 큰 플로로하이드로카아본 계열의 식각가스를 사용한 플라즈마를 사용하여 건식식각을 실시한다. 이때, 상기 식각가스는 CH3F, CH2F2 및 CHF3 중에서 어느 하나를 사용할 수 있다. 상기 식각가스로 식각공정을 실시하면 희생산화막(33)이 식각되면서 CH계열의 폴리머(35)가 발생하여 전체구조 상부에 상기 폴리머(35)가 형성된다. 또한, 상기 반도체 기판(31)이 노출된 후 과도식각 과정에서 경사식각 형성이 형성된다.
도 2c에 도시된 바와 같이, 상기 폴리머(35)가 형성된 상기 리세스예정지역의 상기 반도체 기판(31)을 상기 희생산화막(33)의 표면이 노출되도록 제2 깊이로 식각하여 리세스(36)를 형성한다. 이때, 상기 리세스(36)는 상기 폴리머(35)로 인해서 마스크 패턴의 리세스 폭보다 좁게 형성된다. 상기 리세스(36)는 상기 희생산화막(35)을 실시한 챔버와 동일한 챔버에서 인시튜(In-situ)로 실시한다(도 2c의 (가)).
한편, 상기 리세스(36)된 액티브(Active)바닥부에는 첨점(Horn)이 형성된다(도2c의 (나)).
도 2d에 도시된 바와 같이, 상기 폴리머(35)를 제거하고, 상기 첨점(Horn)을 제거하기 위해 상기 리세스영역(36)에 등방성으로 제2 식각을 실시한다. 상기 등방성 식각은 ICP 타입의 고밀도 플라즈마에서 기판의 바이어스 파워는 인가하지 않고 소스파워만 500∼1500Ｗ의 전력으로 인가하여 실시한다. 또한, CF4 와 O2를 혼합한 플라즈마를 사용하여 실시할 수 있다. 이때, 상기 등방성 식각으로 반도체 기판이 식각되면서 리세스(36)부의 탑부분이 라운드 형상을 유지한다(도 2d의 (가)).
한편, 상기 등방성 식각으로 첨점(Horn)이 제거된다(도 2d의 (나)).
상기한 본 발명은, 상기 희생산화막을 식각시 상기 반도체 기판의 리세스부의 탑부분에 라운드 형상이 형성되고, 상기 등방성 식각시 리세스된 액티브의 바닥부에 형성된 첨점이 제거되면서, 동시에 측벽으로의 반도체 기판소모가 발생되지만 상기 폴리머로 인해 본 리세스영역의 폭보다 좁게 형성되어서 FICD가 하드마스크 폴리실리콘막 식각 후의 CD와 동일하게 유지된다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명에 의한 반도체 소자의 제조방법은 후속 게이트 산화막의 GOI불량을 방지하고, 소자의 고집적화 및 수율향상에 효과가 있다.

Claims (12)

  1. 반도체 기판 상에 산화막을 형성하는 단계;
    상기 산화막상에 리세스예정지역이 노출된 하드마스크 폴리실리콘막을 형성하는 단계;
    상기 리세스예정지역의 산화막과 상기 반도체 기판을 제1 깊이로 제1 식각하여 식각하면서 전체구조 상에 폴리머를 형성하는 단계;
    상기 폴리머가 형성된 상기 리세스예정지역의 상기 반도체 기판을 제2 깊이로 식각하여 리세스를 형성하는 단계;
    상기 폴리실리콘막을 제거하는 단계; 및
    상기 리세스영역의 상기 반도체 기판을 등방성으로 제2 식각하는 단계
    를 포함하는 반도체 소자의 제조방법.
  2. 제 1항에 있어서,
    상기 하드마스크 폴리실리콘막을 형성하는 단계는,
    상기 산화막상에 하드마스크 폴리실리콘막을 형성하는 단계;
    상기 하드마스크 폴리실리콘막상에 리세스 영역이 노출되도록 감광막 마스크를 패터닝하는 단계;
    상기 감광막 마스크를 식각 장벽으로 하여 상기 하드마스크 폴리실리콘막을 리세스예정지역이 노출되도록 식각하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 2항에 있어서,
    상기 폴리실리콘막 식각은,
    ICP타입의 고밀도 플라즈마에서 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 3항에 있어서,
    상기 폴리실리콘막 식각은,
    상기 산화막과 선택비가 높은 HBr을 포함한 플라즈마를 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1항에 있어서,
    상기 제1 식각은,
    H 비율이 CF보다 큰 플로로하이드로카아본 계열의 식각가스를 사용한 플라즈마를 사용하여, CH계열의 상기 폴리머를 형성하는 것을 특징으로 하는 반도체 소자 의 제조방법.
  6. 제 5항에 있어서,
    상기 제1 식각은 식각가스로서 CH3F, CH2F2 또는 CHF3중에서 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 6항에 있어서,
    상기 제1 식각은,
    식각가스의 유량 5∼100sccm, 압력 5∼50mTorr, 소스전압 500∼1500Ｗ 및 바이어스 전압 50∼500Ｗ의 조건으로 건식식각을 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 7항에 있어서,
    상기 제1 식각은,
    ICP 타입의 고밀도 플라즈마에서 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 8항에 있어서,
    상기 제1 식각은,
    상기 반도체 기판에 과도식각으로 경사식각 형상을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 1항에 있어서,
    상기 리세스를 형성하는 단계는,
    Cl2, HBr 및 O2 가 혼합된 가스를 사용하여 건식식각을 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 10항에 있어서,
    상기 제2 식각은,
    상기 리세스 영역의 바텀부에 형성되는 혼(Horn)을 제거하기 위해 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 11항에 있어서,
    상기 제2 식각은,
    ICP타입의 고밀도 플라즈마에서 CF4 및 O2를 혼합한 플라즈마로 등방성 건식식각을 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
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