KR20070034331A - Flash memory device and manufacturing method thereof - Google Patents

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KR20070034331A
KR20070034331A KR1020050088902A KR20050088902A KR20070034331A KR 20070034331 A KR20070034331 A KR 20070034331A KR 1020050088902 A KR1020050088902 A KR 1020050088902A KR 20050088902 A KR20050088902 A KR 20050088902A KR 20070034331 A KR20070034331 A KR 20070034331A
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device isolation
floating gate
spacer
gate
insulating film
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KR1020050088902A
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김상인
양희성
조대엽
김은지
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삼성전자주식회사
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Abstract

플래쉬 메모리 소자가 제공된다. 플래쉬 메모리 소자는 반도체 기판과, 반도체 기판 내에 형성되어 활성 영역을 정의하는 다수의 소자 분리막으로, 각 소자 분리막은　반도체 기판 상부로 일정 두께 돌출된 소자 분리막과, 활성 영역 상에 형성된 터널 절연막과, 소자 분리막의 돌출부의 측면에 형성된 스페이서와, 터널 절연막 및　스페이서 상에 형성된 플로팅 게이트와, 플로팅 게이트 상에 형성된 게이트간 절연막 및 게이트간 절연막 상에　형성된 컨트롤 게이트를 포함한다.Flash memory devices are provided. A flash memory device is a semiconductor substrate, and a plurality of device isolation films formed in the semiconductor substrate to define an active region. Each device isolation film includes a device isolation film protruding a predetermined thickness over a semiconductor substrate, a tunnel insulation film formed on the active region, and a device. A spacer formed on the side surface of the protrusion of the separator, a floating gate formed on the tunnel insulating film and the spacer, a control gate formed on the inter-gate insulating film and the inter-gate insulating film formed on the floating gate.

플래쉬 메모리 소자, 스페이서, 플로팅 게이트 Flash Memory Devices, Spacers, Floating Gates

Description

플래쉬 메모리 소자와 그 제조 방법{Flash memory device and fabrication method for the same}Flash memory device and fabrication method {Flash memory device and fabrication method for the same}

도 1은 본 발명의 일 실시예에 따른 플래쉬 메모리 소자의 단면도이다.1 is a cross-sectional view of a flash memory device according to an embodiment of the present invention.

도 2 내지 도 10은 본 발명의 일 실시예에 따른 플래쉬 메모리 소자의 제조 방법을 순차적으로 나타낸 단면도들이다. 2 to 10 are cross-sectional views sequentially illustrating a method of manufacturing a flash memory device according to an embodiment of the present invention.

(도면의 주요부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)

100: 반도체 기판 110: 소자 분리막100: semiconductor substrate 110: device isolation film

112: 트렌치 120: 스페이서112: trench 120: spacer

130: 터널 절연막 140: 플로팅 게이트130: tunnel insulating film 140: floating gate

150: 게이트간 절연막 160: 컨트롤 게이트150: inter-gate insulating film 160: control gate

210: 버퍼 산화막 패턴 220: 하드 마스크막 패턴210: buffer oxide film pattern 220: hard mask film pattern

본 발명은 플래쉬 메모리 소자와 그 제조 방법에 관한 것으로, 더욱 상세하게는 보다 안정적으로 동작할 수 있는 플래쉬 메모리 소자와 그 제조 방법에 관한 것이다.The present invention relates to a flash memory device and a method of manufacturing the same, and more particularly, to a flash memory device and a method of manufacturing the same that can operate more stably.

전원이 끊어지더라도 저장된 데이터가 소멸하지 않는 불휘발성 메모리 장치(nonvolatile memory device)인 플래쉬 메모리 소자(flash memory device)는 플로팅 게이트(floating gate)와 컨트롤 게이트(control gate)의 적층 구조로 된 단위 셀(unit cell)로 구성된다. A flash memory device, which is a nonvolatile memory device that does not lose stored data even when power is cut off, is a unit cell having a stacked structure of a floating gate and a control gate. (unit cell).

플래쉬 메모리 소자에서 반도체 기판에 형성된 채널 영역과 플로팅 게이트 사이에는 터널 절연막이 형성되어 있고, 플로팅 게이트와 컨트롤 게이트 사이에는 게이트간 절연막이 형성되어 있다. 여기서 터널 절연막 및 게이트간 절연막은 일정한 유전율(dielectric constant)을 갖는 유전막이므로 반도체 기판의 채널 영역과 플로팅 게이트 사이에는 커패시턴스(Ctunnel)가 존재하게 되고, 플로팅 게이트와 컨트롤 게이트 사이에는 커패시턴스(Cinterpoly)가 존재하게 된다. 이러한 커패시턴스들은 워드 라인인 컨트롤 게이트에 인가된 전압에 대한 플로팅 게이트의 전압 변화량을 결정하는 커플링비(Ctunnel/(Ctunnel + Cinterpoly))의 주요 변수가 된다.In the flash memory device, a tunnel insulating film is formed between the channel region and the floating gate formed in the semiconductor substrate, and an inter-gate insulating film is formed between the floating gate and the control gate. In this case, since the tunnel insulating film and the inter-gate insulating film have a constant dielectric constant, a capacitance (C tunnel ) exists between the channel region of the semiconductor substrate and the floating gate, and a capacitance (C interpoly ) exists between the floating gate and the control gate. Will be present. These capacitances become a major variable of the coupling ratio (C tunnel / (C tunnel + C interpoly )) that determines the amount of change in voltage of the floating gate relative to the voltage applied to the control gate, which is a word line.

이러한 커플링 비를 증가시키기 위해서 플로팅 게이트를 박스(box)형에서 유(U)자형으로 변경하여 형성할 수 있다. 그러나, 유(U)자형 플로팅 게이트를 형성하기 위하여, 폴리 실리콘을 적층할 때에, 폴리 실리콘이 적층되는 측면에 오버행(overhang)이 발생할 수 있다. 플로팅 케이트를 형성할 때에 오버행이 발생하면, 플로팅 게이트 상부에 게이트간 절연막인 ONO(Oxide Nitride Oxcide) 등을 형성할 때에, ONO가 역테이퍼지도록 형성될 수 있다. ONO가 역테이퍼지도록 형성되면, 게이트를 형성하기 위해 식각 공정을 진행할 때에 역테이퍼진 측면 하부, 즉 오버행 의 아래 부분의 폴리 실리콘을 정확하기 식각하기 어렵다.In order to increase the coupling ratio, the floating gate may be formed by changing from a box type to a U shape. However, in order to form the U-shaped floating gate, when the polysilicon is laminated, an overhang may occur on the side where the polysilicon is laminated. If an overhang occurs when the floating gate is formed, the ONO may be formed to reverse taper when forming an oxide gate oxide (ONO) or the like, which is an inter-gate insulating film on the floating gate. If ONO is formed to be reverse tapered, it is difficult to accurately etch polysilicon under the reverse tapered side, i.e., under the overhang, during the etching process to form the gate.

이 때, 정확한 식각을 위하여 오버 식각(over etching)을 진행하면 활성 영역에 홈이 생겨 활성 영역이 손상될 수 있고, 오버 식각을 줄여주면 폴리 실리콘이 정확하게 식각되지 않아 활성 영역 상에 플로팅 게이트의 스트링거(stringer)가 남게 된다. In this case, if the over etching process is performed for accurate etching, grooves may be formed in the active region, and the active region may be damaged. If the over etching is reduced, the polysilicon may not be etched accurately, so that the stringer of the floating gate is formed on the active region (stringer) remains.

스트링거가 남게 되면, 플래쉬 메모리 소자의 특성이 저하될 수 있으며, 플래쉬 메모리 소자가 단선(short)될 수도 있다. If the stringer remains, the characteristics of the flash memory device may be degraded, and the flash memory device may be shorted.

본 발명이 이루고자 하는 기술적 과제는, 보다 안정적으로 동작할 수 있는 플래쉬 메모리 소자를 제공하는 것이다. The technical problem to be achieved by the present invention is to provide a flash memory device that can operate more stably.

본 발명이 이루고자 하는 다른 기술적 과제는, 보다 안정적으로 동작할 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는 것이다. Another technical object of the present invention is to provide a method of manufacturing a flash memory device that can operate more stably.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다. The technical problems of the present invention are not limited to the above-mentioned technical problems, and other technical problems not mentioned will be clearly understood by those skilled in the art from the following description.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 플래쉬 메모리 소자는, 반도체 기판과, 상기 반도체 기판 내에 형성되어 활성 영역을 정의하는 다수의 소자 분리막으로, 상기 각 소자 분리막은　상기 반도체 기판 상부로 일정 두께 돌출된 소자 분리막과, 상기 활성 영역 상에 형성된 터널 절연막과,　상기 소자 분리막의 돌출부의 측면에 형성된 스페이서와, 상기 터널 절연막 및　상기 스페이서 상에 형성된 플로팅 게이트와, 상기 플로팅 게이트 상에 형성된 게이트간 절연막 및 상기 게이트간 절연막 상에　형성된 컨트롤 게이트를 포함한다.A flash memory device according to an embodiment of the present invention for achieving the technical problem is a semiconductor substrate and a plurality of device isolation films formed in the semiconductor substrate to define an active region, wherein each device isolation film is a top of the semiconductor substrate. A device isolation film protruding from a predetermined thickness, a tunnel insulating film formed on the active region, a spacer formed on a side surface of the protruding portion of the device isolation film, a floating gate formed on the tunnel insulating film and the spacer, and formed on the floating gate. And a control gate formed on the inter-gate insulating film and the inter-gate insulating film.

상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 플래쉬 메모리 소자의 제조 방법은 반도체 기판 내에 활성 영역을 정의하며, 상기 반도체 기판 상부로 일정 두께 돌출된 다수의 소자 분리막을 형성하는 단계와, 상기 소자 분리막의 돌출부의 측면에 스페이서를 형성하는 단계와, 상기 활성 영역 상에 터널 절연막을 형성하는 단계와, 상기 터널 절연막 및　상기 스페이서 상에 상기 활성 영역과 동일하게 분리된 프리(pre) 플로팅 게이트를 형성하는 단계와, 상기 프리 플로팅 게이트 상에 게이트간 절연막을 형성하는 단계와, 상기 게이트간 절연막 상에　도전막을 형성하는 단계 및 상기 도전막과 상기 게이트간 절연막 및 상기 프리 플로팅 게이트를 차례대로 패터닝하여 컨트롤 게이트 및 플로팅 게이트를 완성하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of manufacturing a flash memory device, the method comprising: forming an active region in a semiconductor substrate, and forming a plurality of device isolation layers protruding a predetermined thickness over the semiconductor substrate; Forming a spacer on a side surface of the protrusion of the device isolation layer, forming a tunnel insulating layer on the active region, and pre-floating on the tunnel insulating layer and the spacer in the same manner as the active region. Forming a gate, forming an inter-gate insulating film on the pre-floating gate, forming a conductive film on the inter-gate insulating film, and sequentially conducting the conductive film, the inter-gate insulating film, and the free floating gate. Patterning to complete the control gate and floating gate .

본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Other specific details of the invention are included in the detailed description and drawings.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명 세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Advantages and features of the present invention and methods for achieving them will be apparent with reference to the embodiments described below in detail with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention, and the general knowledge in the art to which the present invention pertains. It is provided to fully convey the scope of the invention to those skilled in the art, and the present invention is defined only by the scope of the claims. Like reference numerals refer to like elements throughout the specification.

이하, 도 1을 참조하여 본 발명의 일 실시예에 따른 플래쉬 메모리 소자에 대하여 설명한다. 도 1은 본 발명의 일 실시예에 따른 플래쉬 메모리 소자의 단면도이다.Hereinafter, a flash memory device according to an exemplary embodiment of the present invention will be described with reference to FIG. 1. 1 is a cross-sectional view of a flash memory device according to an embodiment of the present invention.

도 1을 참조하면, 반도체 기판(100)에는 소자 분리막(110)이 구비되어 있다. 소자 분리막(110)은 凸 형상일 수 있다. 또한, 소자 분리막(110)은 기판(100)의 소정 영역에 형성된 트렌치(112) 내에 형성될 수 있으며, STI(Shallow Trench Isolation; STI) 또는 FOX(Field OXide; FOX)로 형성될 수 있다. 이 때, 소자 분리막(110)은 트렌치(112)를 매립하며 반도체 기판(100) 상부로 일정 두께 돌출되도록 형성될 수 있는데, 소자 분리막(110)의 돌출부는 트렌치(112)의 중심에만 형성되며, 그 폭이 트렌치(112)의 폭보다 좁게 형성될 수 있다. 소자 분리막(110)은 반도체 기판(100) 내에 활성 영역을 정의한다. Referring to FIG. 1, an isolation layer 110 is provided on a semiconductor substrate 100. The device isolation layer 110 may have a 凸 shape. In addition, the device isolation layer 110 may be formed in the trench 112 formed in a predetermined region of the substrate 100 and may be formed of a shallow trench isolation (STI) or a field oxide (FOX). In this case, the device isolation layer 110 may be formed to fill the trench 112 and protrude a predetermined thickness above the semiconductor substrate 100. The protrusion of the device isolation layer 110 may be formed only at the center of the trench 112. The width may be narrower than the width of the trench 112. The device isolation layer 110 defines an active region in the semiconductor substrate 100.

활성 영역의 상면에는 터널 절연막(130)이 구비되어 있다. 즉, 터널 절연막(130)은 소자 분리막(110)과 소자 분리막(110) 사이의 활성 영역 상에 형성되어 있다. 터널 절연막(130)은 예를 들어, 실리콘 산화막 또는 실리콘 옥시 나이트라이드막 등으로 형성될 수 있다. The tunnel insulating layer 130 is provided on the upper surface of the active region. That is, the tunnel insulating layer 130 is formed on the active region between the device isolation layer 110 and the device isolation layer 110. The tunnel insulating layer 130 may be formed of, for example, a silicon oxide film or a silicon oxy nitride film.

소자 분리막(110)의 돌출부의 양 측면에는 스페이서(120)가 구비되어 있다. 스페이서(120)는 상부로 갈수록 폭이 작아지도록 형성될 수 있다. 스페이서(120)는 소자 분리막(110)에 접하는 밑면의 끝단이 터널 절연막(130)과 만나지 않도록 형성되어 있다. 스페이서(120)는 예를 들어, 산화막 또는 질화막 등으로 형성할 수 있 다. Spacers 120 are provided at both side surfaces of the protrusion of the device isolation layer 110. The spacer 120 may be formed to have a smaller width toward the top. The spacer 120 is formed such that the end of the bottom surface contacting the device isolation layer 110 does not meet the tunnel insulating layer 130. The spacer 120 may be formed of, for example, an oxide film or a nitride film.

스페이서(120)는 소자 분리막(110)의 돌출부의 측면에 형성되어 소자 분리막(110)의 돌출부의 경사를 완만하게 해준다. 즉, 수직인 소자 분리막(110)의 돌출부에 스페이서(120)가 형성되고, 스페이서(120)가 상부로 갈수록 폭이 좁아지게 형성됨으로써, 스페이서(120)의 측면은 경사가 완만하게 형성될 수 있다. 따라서, 스페이서(120)의 상부에 형성되는 플로팅 게이트(140)가 스페이서(120)의 프로파일을 따라 유(U)자 형태로 형성되면, 플로팅 게이트(140)의 측면 경사가 완만하게 형성될 수 있다. 플로팅 게이트(140)의 측면 경사가 완만하게 형성되면, 플로팅 게이트(140) 하부에 스트링거가 발생하는 것을 방지할 수 있다. The spacer 120 is formed on the side surface of the protrusion of the device isolation layer 110 to smooth the inclination of the protrusion of the device isolation layer 110. That is, the spacer 120 is formed on the protrusion of the vertical device isolation layer 110, and the width of the spacer 120 is narrowed toward the upper portion thereof, so that the side surface of the spacer 120 may be inclined smoothly. . Therefore, when the floating gate 140 formed on the spacer 120 is formed in a U shape along the profile of the spacer 120, the side slope of the floating gate 140 may be gently formed. . When the side slope of the floating gate 140 is gently formed, it is possible to prevent the stringer from occurring below the floating gate 140.

터널 절연막(130), 터널 절연막(130) 옆의 소자 분리막(110)의 드러난 부분 및 스페이서(120) 상에는 컨포말하게 플로팅 게이트(140)가 형성되어 있다. 플로팅 게이트(140)는 유(U)자 형태로 형성되어, 소자 분리막(110)의 돌출부의 상부에는 플로팅 게이트(140)가 형성되지 않도록 형성된다. 플로팅 게이트(140)는 예를 들어, 폴리 실리콘으로 형성될 수 있다. The floating gate 140 is conformally formed on the tunnel insulating layer 130, the exposed portion of the device isolation layer 110 next to the tunnel insulating layer 130, and the spacer 120. The floating gate 140 is formed in a U-shape so that the floating gate 140 is not formed on the protrusion of the device isolation layer 110. The floating gate 140 may be formed of, for example, polysilicon.

플로팅 게이트(140) 상에는 게이트간 절연막(150)이 형성되어 있다. 게이트간 절연막(150)은 플로팅 게이트(140)와 소자 분리막(110)의 돌출부의 상부에 컨포말하게 형성된다. 게이트간 절연막(150)은 예를 들어, ONO막으로 형성될 수 있다. An inter-gate insulating layer 150 is formed on the floating gate 140. The inter-gate insulating layer 150 is conformally formed on the floating gate 140 and the protrusion of the device isolation layer 110. The inter-gate insulating film 150 may be formed of, for example, an ONO film.

게이트간 절연막(150) 상부에는 컨트롤 게이트(160)가 형성되어 있다. 컨트롤 게이트(160)는 폴리 실리콘으로 형성될 수 있다. The control gate 160 is formed on the inter-gate insulating layer 150. The control gate 160 may be formed of polysilicon.

소자 분리막(110)의 돌출부의 측면에 스페이서(120)를 형성하면, 소자 분리 막(110)의 돌출부의 경사를 완만하게 해줄 수 있다. 즉, 수직인 소자 분리막(110)의 돌출부에 스페이서(120)가 형성되고, 스페이서(120)가 상부로 갈수록 폭이 좁아지게 형성됨으로써, 스페이서(120)의 측면은 경사가 완만하게 형성될 수 있다. 따라서, 스페이서(120)의 상부에 형성되는 플로팅 게이트(140)가 스페이서(120)의 프로파일을 따라 유(U)자 형태로 얇게 형성되더라도 플로팅 게이트(140)의 측면에 오버행이 발생하지 않고, 플로팅 게이트(140)의 측면 경사가 완만하게 형성될 수 있다. 그러면, 플로팅 게이트(140)가 완만하게 형성되어 스트링거가 발생하지 않게 되고 따라서, 플래쉬 메모리 소자가 보다 안정적으로 동작할 수 있다. If the spacer 120 is formed on the side surface of the protrusion of the device isolation layer 110, the inclination of the protrusion of the device isolation layer 110 may be smoothed. That is, the spacer 120 is formed on the protrusion of the vertical device isolation layer 110, and the width of the spacer 120 is narrowed toward the upper portion thereof, so that the side surface of the spacer 120 may be inclined smoothly. . Therefore, even when the floating gate 140 formed on the spacer 120 is thinly formed in a U shape along the profile of the spacer 120, no overhang occurs on the side of the floating gate 140. The side slope of the gate 140 may be gently formed. Then, the floating gate 140 is smoothly formed so that the stringer does not occur, and thus the flash memory device may operate more stably.

이하, 도 1 내지 도 10을 참조하여 플래쉬 메모리 소자의 제조 방법을 설명한다. 도 2 내지 도 10은 본 발명의 일 실시예에 따른 플래쉬 메모리 소자의 제조 방법을 순차적으로 나타낸 단면도들이다. Hereinafter, a method of manufacturing a flash memory device will be described with reference to FIGS. 1 to 10. 2 to 10 are cross-sectional views sequentially illustrating a method of manufacturing a flash memory device according to an embodiment of the present invention.

도 2를 참조하면, 기판(100) 상에 버퍼 산화막(210a) 및 하드 마스크막(220a)을 형성한다. 버퍼 산화막(210a)은 하드 마스크막(220a)에 의해 기판(100)에 가해지는 스트레스를 완충시키는 역할을 하며, 버퍼 산화막(210a)은 열산화 공정으로 형성할 수 있다. 하드 마스크막(220a)은 예를 들어, 실리콘 질화막으로 형성할 수 있으며, 화학 기상 증착의 방법으로 형성할 수 있다. Referring to FIG. 2, a buffer oxide film 210a and a hard mask film 220a are formed on the substrate 100. The buffer oxide film 210a serves to buffer stress applied to the substrate 100 by the hard mask film 220a, and the buffer oxide film 210a may be formed by a thermal oxidation process. The hard mask film 220a may be formed of, for example, a silicon nitride film, and may be formed by a chemical vapor deposition method.

이어서, 도 3을 참조하면, 버퍼 산화막(210a) 및 하드 마스크막(220a)을 패터닝하여 버퍼 산화막 패턴(210) 및 하드 마스크막 패턴(220)을 형성하고, 버퍼 산화막 패턴(210) 및 하드 마스크막 패턴(220)을 식각 마스크로 하여 기판(100) 상에 트렌치(112)를 형성한다. 3, the buffer oxide film 210a and the hard mask film 220a are patterned to form the buffer oxide film pattern 210 and the hard mask film pattern 220, and the buffer oxide film pattern 210 and the hard mask. The trench 112 is formed on the substrate 100 using the film pattern 220 as an etching mask.

이어서, 도 4를 참조하면, 트렌치(112)를 매립하여 소자 분리막(110)을 형성한다. 소자 분리막(110)은 STI(Shallow Trench Isolation; STI) 또는 FOX(Field OXide; FOX)로 형성할 수 있다.Subsequently, referring to FIG. 4, the trench 112 is buried to form the device isolation layer 110. The device isolation layer 110 may be formed of shallow trench isolation (STI) or field OXide (FOX).

이어서, 도 5를 참조하면, 하드 마스크막 패턴(220)을 제거한다. 하드 마스크막 패턴(220)은 습식 식각으로 제거할 수 있으며, 이 때, 인산이 포함된 에천트를 사용하여 제거할 수 있다.Next, referring to FIG. 5, the hard mask film pattern 220 is removed. The hard mask layer pattern 220 may be removed by wet etching. At this time, the hard mask layer pattern 220 may be removed using an etchant containing phosphoric acid.

이어서, 도 6을 참조하면, 버퍼 산화막 패턴(210)을 제거한다. 버퍼 산화막 패턴(210)은 습식 또는 건식 식각으로 제거할 수 있다. 여기서, 버퍼 산화막 패턴(210)이 제거될 때에는 소자 분리막(110)도 일부 같이 제거된다. 따라서, 도 6에 도시된 바와 같이, 소자 분리막(110)의 돌출부의 측면이 식각되어 돌출부의 폭이 좁아지게 형성된다. 소자 분리막(110)의 돌출부의 폭을 좁게 형성할 때에는, 소자 분리막(110)의 돌출부의 측면에 스페이서(도 1의 120 참조)를 형성할 것을 고려하여, 돌출부의 폭을 더 좁게 형성할 수 있다.Next, referring to FIG. 6, the buffer oxide layer pattern 210 is removed. The buffer oxide layer pattern 210 may be removed by wet or dry etching. Here, when the buffer oxide layer pattern 210 is removed, the device isolation layer 110 is also partially removed. Therefore, as shown in FIG. 6, the side surface of the protrusion of the device isolation layer 110 is etched to narrow the width of the protrusion. When the width of the protrusion of the device isolation layer 110 is formed to be narrow, the width of the protrusion may be further narrowed in consideration of forming a spacer (see 120 in FIG. 1) on the side of the protrusion of the device isolation layer 110. .

이어서, 도 7을 참조하면, 소자 분리막(110) 및 활성 영역 전면에 산화막(120a)을 형성한다. 산화막(120a)은 예를 들어, CVD 또는 PVD(physical vapor deposition) 등의 방법으로 형성할 수 있다. Subsequently, referring to FIG. 7, an oxide film 120a is formed over the device isolation layer 110 and the active region. The oxide film 120a may be formed by, for example, CVD or physical vapor deposition (PVD).

이어서, 도 8을 참조하면, 산화막(120a)을 건식 또는 습식 식각으로 제거한다. 이 때, 시간을 적절하게 조절하면, 산화막(120a)이 제거되면서, 소자 분리막(110)의 측면에만 일부 산화막(120a)이 남게 된다. 즉, 소자 분리막(110)의 돌출부의 측면에는 산화막(120a)의 두께가 두껍게 형성되기 때문에 다른 부분의 산화막 (120a)이 모두 제거되어도 소자 분리막(110)의 측면의 산화막(120a)은 제거되지 않게 조절할 수 있으며, 이 때에 하부로 갈수록 식각이 적게 이루어져 상부로 갈수록 폭이 좁아지게 형성할 수 있다. 따라서, 소자 분리막(110)의 측면에 상부로 갈수록 폭이 좁아지는 스페이서(120)가 형성된다. Subsequently, referring to FIG. 8, the oxide film 120a is removed by dry or wet etching. At this time, if the time is appropriately adjusted, the oxide film 120a is removed, and only some oxide film 120a remains on the side surface of the device isolation film 110. That is, since the thickness of the oxide film 120a is formed on the side surface of the protruding portion of the device isolation film 110, the oxide film 120a on the side surface of the device isolation film 110 is not removed even if all of the oxide film 120a of the other portion is removed. It can be adjusted, and at this time, the lower the etching, the lower the width can be formed toward the top. Therefore, a spacer 120 is formed on the side surface of the device isolation layer 110, the width of which is narrowed upward.

스페이서(120)는 소자 분리막(110)의 돌출부 측면에 형성되며, 상부로 갈수록 폭이 좁아지게 형성되어 돌출된 부분의 측면 경사를 완만하게 해준다.The spacer 120 is formed on the side surface of the protrusion of the device isolation layer 110, and the width of the spacer 120 is narrower toward the top to smooth the side slope of the protruding portion.

이어서, 도 9를 참조하면, 소자 분리막(110)과 소자 분리막(110) 사이의 활성 영역에 터널 절연막(130)을 형성한다. 터널 절연막(130)은 열산화 공정으로 형성할 수 있으며, 예를 들어, 산화막 또는 산질화막으로 형성할 수 있다. 9, a tunnel insulating layer 130 is formed in an active region between the device isolation layer 110 and the device isolation layer 110. The tunnel insulating layer 130 may be formed by a thermal oxidation process, for example, an oxide film or an oxynitride film.

이어서, 터널 절연막(130), 터널 절연막(130) 옆의 소자 분리막(110)의 드러난 부분 및 스페이서(120) 상에 컨포말하게 폴리 실리콘(140a)를 증착한다. 폴리 실리콘(140a)은 화학 기상 증착(CVD)의 방법으로 증착할 수 있다. 여기서, 폴리 실리콘(140a)은 터널 절연막(130), 터널 절연막(130) 옆의 소자 분리막(110)의 드러난 부분 및 스페이서(120) 상에 컨포말하게 형성되므로, 스페이서(120)의 완만한 경사를 따라서 경사가 완만하게 형성될 수 있다.Subsequently, polysilicon 140a is conformally deposited on the tunnel insulation layer 130, the exposed portion of the device isolation layer 110 next to the tunnel insulation layer 130, and the spacer 120. Polysilicon 140a may be deposited by chemical vapor deposition (CVD). Here, since the polysilicon 140a is conformally formed on the tunnel insulation layer 130, the exposed portion of the device isolation layer 110 next to the tunnel insulation layer 130, and the spacer 120, the slant of the spacer 120 is gradually inclined. Along the slope can be formed smoothly.

이어서, 도 10을 참조하면, 소자 분리막(110)의 돌출부의 상면에 형성된 폴리 실리콘(140a)을 제거하여 터널 절연막(130) 및 스페이서(120) 상에 활성 영역과 동일하게 분리된 프리(pre) 플로팅 게이트(140b)를 형성한다. 이 때, 폴리 실리콘(140a)은 CMP(Chemical Mechanical Polishing)의 방법으로 제거할 수 있다.Subsequently, referring to FIG. 10, the polysilicon 140a formed on the upper surface of the protrusion of the device isolation layer 110 is removed to pre-separate the same as the active region on the tunnel insulation layer 130 and the spacer 120. The floating gate 140b is formed. At this time, the polysilicon 140a may be removed by a chemical mechanical polishing (CMP) method.

이어서, 다시 도 1을 참조하면, 프리 플로팅 게이트(140b) 상에 게이트간 절 연막(150)을 형성한다. 게이트간 절연막(150)은 프리 플로팅 게이트(140b)와 소자 분리막(110)의 돌출부의 상부에 컨포말하게 형성하며, 예를 들어, ONO막으로 형성할 수 있다. Subsequently, referring to FIG. 1 again, the inter-gate insulating film 150 is formed on the free floating gate 140b. The inter-gate insulating layer 150 may be conformally formed on the free floating gate 140b and the protrusion of the device isolation layer 110, and may be formed of, for example, an ONO film.

이어서, 게이트간 절연막(150) 상부에 도전막을 형성한다. 도전막은 폴리 실리콘으로 형성할 수 있다. 이어서, 도전막과 게이트간 절연막(150) 및 프리 플로팅 게이트(140b)를 차례대로 활성 영역에 수직하게 패터닝하여 셀 별로 분리된 컨트롤 게이트(160) 및 플로팅 게이트(140)를 완성한다.Subsequently, a conductive film is formed over the inter-gate insulating film 150. The conductive film can be formed of polysilicon. Subsequently, the conductive film, the inter-gate insulating film 150, and the free floating gate 140b are sequentially patterned perpendicular to the active region, thereby completing the control gate 160 and the floating gate 140 separated for each cell.

소자 분리막(110)의 돌출부의 측면에 스페이서(120)를 형성하면, 소자 분리막(110)의 돌출부의 경사를 완만하게 해줄 수 있다. 즉, 수직인 소자 분리막(110)의 돌출부에 스페이서(120)가 형성되고, 스페이서(120)가 상부로 갈수록 폭이 좁아지게 형성됨으로써, 스페이서(120)의 측면은 경사가 완만하게 형성될 수 있다. 따라서, 스페이서(120)의 상부에 형성되는 플로팅 게이트(140)가 스페이서(120)의 프로파일을 따라 유(U)자 형태로 얇게 형성되더라도 오버행이 발생하지 않고, 플로팅 게이트(140)의 측면 경사가 완만하게 형성될 수 있다. 그러면, 플로팅 게이트(140)가 완만하게 형성되어 스트링거가 발생하지 않게 되고 따라서, 플래쉬 메모리 소자가 보다 안정적으로 동작할 수 있다. When the spacer 120 is formed on the side surface of the protrusion of the device isolation layer 110, the inclination of the protrusion of the device isolation layer 110 may be smoothed. That is, the spacer 120 is formed on the protrusion of the vertical device isolation layer 110, and the width of the spacer 120 is narrowed toward the upper portion thereof, so that the side surface of the spacer 120 may be inclined smoothly. . Therefore, even when the floating gate 140 formed on the spacer 120 is thinly formed in a U shape along the profile of the spacer 120, no overhang occurs and the side slope of the floating gate 140 is increased. It can be formed gently. Then, the floating gate 140 is smoothly formed so that the stringer does not occur, and thus the flash memory device may operate more stably.

또한, 플래쉬 메모리 소자의 플로팅 게이트(140)를 형성할 때에, 오버행이 발생하지 않음으로써, 플래쉬 메모리 소자의 제조 공정에서 오버행 아랫부분의 폴리 실리콘을 제거하기 어려운 문제가 발생하지 않아, 제조 공정을 보다 수월하게 진행할 수 있어, 생산성이 향상될 수 있다.In addition, since the overhang does not occur when the floating gate 140 of the flash memory device is formed, a problem that it is difficult to remove polysilicon under the overhang in the manufacturing process of the flash memory device does not occur. It can proceed easily, and productivity can be improved.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although embodiments of the present invention have been described above with reference to the accompanying drawings, those skilled in the art to which the present invention pertains may implement the present invention in other specific forms without changing the technical spirit or essential features thereof. I can understand that. Therefore, it should be understood that the embodiments described above are exemplary in all respects and not restrictive.

상기한 바와 같은 플래쉬 메모리 소자와 그 제조 방법에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다. According to the flash memory device and the manufacturing method as described above has one or more of the following effects.

첫째, 소자 분리막의 돌출부의 측면에 스페이서를 형성함으로써, 측면의 경사를 완만하게 할 수 있다. 따라서, 스트링거가 형성되지 않는 플로팅 게이트를 형성할 수 있다. First, by forming a spacer on the side surface of the protrusion of the device isolation layer, it is possible to smooth the slope of the side surface. Therefore, it is possible to form a floating gate in which a stringer is not formed.

둘째, 스트링거가 형성되지 않음으로써, 보다 안정적으로 동작하는 플래쉬 메모리 소자를 제조할 수 있다.Second, since no stringer is formed, a flash memory device that operates more stably can be manufactured.

셋째, 플래쉬 메모리 소자의 플로팅 게이트를 형성할 때에, 오버행이 발생하지 않음으로써, 플래쉬 메모리 소자의 제조 공정을 보다 수월하게 진행할 수 있어, 생산성이 향상될 수 있다.Third, when the floating gate of the flash memory device is formed, no overhang occurs, so that the manufacturing process of the flash memory device can be more easily performed, and the productivity can be improved.

Claims (6)

반도체 기판;　Semiconductor substrates; 상기 반도체 기판 내에 형성되어 활성 영역을 정의하는 다수의 소자 분리막으로, 상기 각 소자 분리막은　상기 반도체 기판 상부로 일정 두께 돌출된 소자 분리막;A plurality of device isolation layers formed in the semiconductor substrate to define active regions, each device isolation layer comprising: a device isolation layer protruding a predetermined thickness above the semiconductor substrate; 상기 활성 영역 상에 형성된 터널 절연막;A tunnel insulating film formed on the active region; 상기 소자 분리막의 돌출부의 측면에 형성된 스페이서;Spacers formed on side surfaces of the protrusions of the device isolation layer; 상기 터널 절연막 및　상기 스페이서 상에 형성된 플로팅 게이트;A floating gate formed on the tunnel insulating film and the spacer; 상기 플로팅 게이트 상에 형성된 게이트간 절연막; 및An inter-gate insulating film formed on the floating gate; And 상기 게이트간 절연막 상에　형성된 컨트롤 게이트를 포함하는 플래시 메모리 소자.And a control gate formed on the inter-gate insulating film. 제 1항에 있어서,The method of claim 1, 상기 소자 분리막은 凸 형상인 플래시 메모리 소자.The device isolation layer is a flash memory device having a 凸 shape. 제 1항에 있어서,The method of claim 1, 상기 플로팅 게이트는 상기 터널 절연막 및 상기 스페이서 상에 U자 형태로 형성된 플래시 메모리 소자.And the floating gate is formed in a U shape on the tunnel insulating layer and the spacer. 반도체 기판 내에 활성 영역을 정의하며, 상기 반도체 기판 상부로 일정 두께 돌출된 다수의 소자 분리막을 형성하는 단계;Defining a plurality of active regions in the semiconductor substrate and forming a plurality of device isolation layers protruding a predetermined thickness over the semiconductor substrate; 상기 소자 분리막의 돌출부의 측면에 스페이서를 형성하는 단계;Forming a spacer on a side surface of the protrusion of the device isolation layer; 상기 활성 영역 상에 터널 절연막을 형성하는 단계;Forming a tunnel insulating film on the active region; 상기 터널 절연막 및　상기 스페이서 상에 상기 활성 영역과 동일하게 분리된 프리(pre) 플로팅 게이트를 형성하는 단계;Forming a pre-floating gate on the tunnel insulating layer and the spacer in the same manner as the active region; 상기 프리 플로팅 게이트 상에 게이트간 절연막을 형성하는 단계; Forming an inter-gate insulating film on the free floating gate; 상기 게이트간 절연막 상에　도전막을 형성하는 단계; 및Forming a conductive film on the inter-gate insulating film; And 상기 도전막과 상기 게이트간 절연막 및 상기 프리 플로팅 게이트를 차례대로 패터닝하여 컨트롤 게이트 및 플로팅 게이트를 완성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.And patterning the conductive film, the inter-gate insulating film, and the pre-floating gate in sequence to complete a control gate and a floating gate. 제 4항에 있어서,The method of claim 4, wherein 상기 소자 분리막은 凸 형상인 플래시 메모리 소자의 제조 방법.The device isolation film is a shape of a flash memory device manufacturing method. 제 4항에 있어서,The method of claim 4, wherein 상기 플로팅 게이트는 상기 터널 절연막 및 상기 스페이서 상에 U자 형태로 형성된 플래시 메모리 소자의 제조 방법.The floating gate has a U-shape formed on the tunnel insulating film and the spacer.
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KR100953040B1 (en) * 2006-12-28 2010-04-14 주식회사 하이닉스반도체 Method of manufacturing a flash memory device

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