KR20070033558A - 이종 인터페이스 네트워크 시스템들 간의 데이터 전송 방법및 장치 - Google Patents

이종 인터페이스 네트워크 시스템들 간의 데이터 전송 방법및 장치 Download PDF

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Abstract

본 발명은 이종(heterogeneous) 인터페이스를 이용하여 네트워크 시스템들 간에 대용량의 데이터를 고속으로 전송할 수 있는 이종 인터페이스 네트워크 시스템들 간의 데이터 전송 방법 및 장치에 관한 것이다. 이를 위해 본 발명은, 상기 이종 인터페이스 중에서 제1인터페이스로 전송되는 데이터를 수신하면, 상기 제1인터페이스 데이터를 제2인터페이스 데이터로 변환하고, 상기 변환된 제2인터페이스 데이터를 미리 설정된 기준 클럭에 동기화한 후, 상기 동기화된 제2인터페이스 데이터를 전송할 포트를 할당하여 상기 제2인터페이스 데이터를 전송하는 과정과, 상기 제2인터페이스로 전송되는 데이터를 수신하면, 상기 제2인터페이스 데이터를 상기 기준 클럭에 동기화하고, 상기 동기화된 제2인터페이스 데이터를 보정하고, 상기 보정된 제2인터페이스 데이터를 상기 제1인터페이스 데이터로 변환한 후, 상기 변환된 제1인터페이스 데이터를 전송할 포트를 할당하여 상기 제1인터페이스 데이터를 전송하는 과정을 포함한다.
네트워크 시스템, 인터페이스, SPI(System Packet Interface), GMII(Gigabit Media Independent Interface), XAUI(10Giga(X) Attachment Unit Interface)

Description

이종 인터페이스 네트워크 시스템들 간의 데이터 전송 방법 및 장치{METHOD AND APPARATUS FOR TRANSMITTING DATA BETWEEN HETEROGENEOUS INTERFACE NETWORK SYSTEMS}
도 1은 SPI-3 인터페이스와 GMII 네트워크 시스템들 간의 데이터 전송을 개략적으로 도시한 도면.
도 2는 본 발명의 실시예에 따른 이종 인터페이스 네트워크 시스템들 간의 데이터 전송을 개략적으로 도시한 도면.
도 3은 본 발명의 실시예에 따른 이종 인터페이스 네트워크 시스템들 간의 FPGA 구조 및 데이터 전송을 개략적으로 도시한 도면.
도 4는 본 발명의 실시예에 따른 상기 FPGA의 단자로 입출력되는 신호를 도시한 도면.
도 5는 본 발명의 실시예에 따른 이종 인터페이스 네트워크 시스템들 간의 SPI-4 인터페이스 패킷 데이터를 XAUI 패킷 데이터로 변환하여 전송하는 과정을 도시한 도면.
도 6은 본 발명의 실시예에 따른 이종 인터페이스 네트워크 시스템들 간의 XAUI 패킷 데이터를 SPI-4 인터페이스 패킷 데이터로 변환하여 전송하는 과정을 도 시한 도면.
본 발명은 네트워크 시스템들 간의 데이터 전송에 관한 것으로, 특히 이종(heterogeneous) 인터페이스를 이용하여 네트워크 시스템들 간에 대용량의 데이터를 고속으로 전송할 수 있는 이종 인터페이스 네트워크 시스템들 간의 데이터 전송 방법 및 장치에 관한 것이다.
차세대 무선 통신 시스템은 패킷 서비스 통신 시스템(Packet Service Communication System) 형태로 발전되어 왔으며, 패킷 서비스 통신 시스템은 버스트(burst)한 패킷 데이터(Packet Data)를 다수의 단말들로 전송하는 시스템으로서, 대용량의 데이터를 전송할 수 있도록 설계되어 왔다. 상기 패킷 서비스 통신 시스템은 고속 패킷 서비스를 위해 발전해나가고 있으며, 상기 고속 패킷 서비스를 제공하기 위해서는 평균 전송량(average throughput)뿐만 아니라 최대 전송량(peak throughput)을 최적화하여 음성 서비스와 같은 서킷(circuit) 데이터 뿐만 아니라 패킷 데이터 전송을 원활하게 한다.
한편, 현재 근거리 통신 네트워크(LAN: Local Area Network, 이하 'LAN'이라 칭하기로 한다) 시스템 및 도시 지역 네트워크(MAN: Metropolitan Area Network, 이하 'MAN'이라 칭하기로 한다) 시스템은 이동성(mobility)과 서비스 품질(QoS: Quality of Service)을 보장하는 형태로 고속의 서비스를 지원하도록 하는 연구가 활발하게 진행되고 있다. 또한, 상기 네트워크 시스템이 고속의 서비스를 지원할 수 있도록 네트워크들 간에 다양한 인터페이스가 규정되어 있다.
예를 들어, 패킷 데이터의 인터페이스 방식 중 링크 계층과 물리 계층 간의 인터페이스 규격을 정의한 SPI-3(System Packet Interface Level-3) 인터페이스를 기가비트 이더넷(Gigabit Ethernet)용의 미디어 독립 인터페이스(MII: Media Independent Interface, 이하 'MII'라 칭하기로 한다)에 해당하는 GMII(Gigabit Media Independent Interface)로 변환하고, 상기 GMII로 변환된 패킷 데이터를 직렬(Serial) 인터페이스로 변환하는 각 네트워크 간의 인터페이스를 정의하였다. 여기서, 상기 GMII는 매체 접속 제어(MAC: Media Access Control, 이하 'MAC'라 칭하기로 한다) 계층과 물리적(PHY, Physical, 이하 'PHY'라 칭하기로 한다) 계층을 정합시킬 수 있는 인터페이스이다.
도 1은 SPI-3 인터페이스와 GMII 네트워크 시스템들 간의 데이터 전송을 개략적으로 도시한 도면이다.
도 1을 참조하면, 상기 네트워크 시스템들 간은, SPI-3 인터페이스를 지원하는 네트워크 프로세서(101)를 통해 패킷 데이터를 SPI-3 인터페이스로 변환하고, 상기 변환된 SPI-3 인터페이스 패킷 데이터를 변환기 역할을 수행하는 SPI-3 to GMII 브릿지(Bridge)(103)를 통해 8비트의 GMII로 변환한다. 그런 다음, 상기 GMII로 변환된 패킷 데이터를 GE PHY(105)를 통해 기가비트 이더넷 인터페이스로 변환한 후, 상기 변환된 패킷 데이터를 전송 네트워크(107)로 전달하여 다른 네트워크 시스템으로 전송한다.
이러한 네트워크 시스템들 간은, SPI-3 인터페이스를 지원하는 네트워크 프로세서(101)에서 SPI-3과 GMII 브릿지 역할을 하는 FPGA(Field Programmable Gate Array)를 정합시켜 GMII로 변환 한 후, 각 네트워크 간의 통신을 수행한다. 이때, SPI-3 인터페이스는 32비트의 다중 PHY 모드 또는 4포트 8비트의 단일 PHY 모드의 2가지 방식을 지원하며, 상기 SPI-3 인터페이스의 기준 클럭은 최대 104㎒를 지원한다. 그에 따라, SPI-3 인터페이스는 최대 3.3Gbps의 전송 속도를 지원하며, 오버클로킹(overclocking)을 이용하여도 클럭은 최대 125㎒를 지원하므로 최대 전송 속도는 약 4Gbps를 지원한다. 또한, 상기 4Gbps의 전송 속도를 기가비트 이더넷 인터페이스로 변환할지라도 네트워크 시스템들 간의 최대 데이터 전송 속도는 4Gbps 이하가 된다.
그러므로, 대용량의 데이터를 고속으로 전송해야 하는 차세대 네트워크 시스템들 간의 10 기가비트급 고속 전송 방식에 상기한 인터페이스를 이용하는 네트워크 시스템들을 적용함에는 한계가 있다. 또한, 상기 SPI-3 인터페이스를 이용하는 네트워크 시스템은, 상기 SPI-3 인터페이스와 MAC 변환을 위하여 SPI-3 to MAC 칩을 별도로 구비하고, MAC 계층과 PHY 계층 간의 정합을 위해 PHY 칩을 별도로 구비한다. 즉, 2개의 칩을 동시에 모두 구비하여햐 하므로 네트워크 시스템들의 구조가 복잡해지는 문제점이 있다.
따라서, 본 발명의 목적은 대용량의 데이터를 고속으로 전송할 수 있는 이종 인터페이스 네트워크 시스템들 간의 데이터 전송 방법 및 장치를 제공함에 있다.
본 발명의 다른 목적은 이종 인터페이스 네트워크 시스템들의 구조를 단순화하여 대용량의 데이터를 고속으로 전송할 수 있는 이종 인터페이스 네트워크 시스템들 간의 데이터 전송 방법 및 장치를 제공함에 있다.
상기한 목적을 달성하기 위한 본 발명의 방법은, 이종 인터페이스를 이용하는 네트워크 시스템들 간의 데이터 전송 방법에 있어서, 상기 이종 인터페이스 중에서 제1인터페이스로 전송되는 데이터를 수신하면, 상기 제1인터페이스 데이터를 제2인터페이스 데이터로 변환하고, 상기 변환된 제2인터페이스 데이터를 미리 설정된 기준 클럭에 동기화한 후, 상기 동기화된 제2인터페이스 데이터를 전송할 포트를 할당하여 상기 제2인터페이스 데이터를 전송하는 과정과, 상기 제2인터페이스로 전송되는 데이터를 수신하면, 상기 제2인터페이스 데이터를 상기 기준 클럭에 동기화하고, 상기 동기화된 제2인터페이스 데이터를 보정하고, 상기 보정된 제2인터페이스 데이터를 상기 제1인터페이스 데이터로 변환한 후, 상기 변환된 제1인터페이스 데이터를 전송할 포트를 할당하여 상기 제1인터페이스 데이터를 전송하는 과정을 포함하는 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 장치는, 이종 인터페이스를 이용하는 네트워크 시스템들 간의 데이터 전송 장치에 있어서, 상기 이종 인터페이스 중에서 제1인터페이스로 전송되는 데이터를 수신하면, 상기 제1인터페이스 데이터를 제2인터페이스 데이터로 변환하고, 상기 변환된 제2인터페이스 데이터를 미리 설정 된 기준 클럭에 동기화한 후, 상기 동기화된 제2인터페이스 데이터를 전송할 포트를 할당하여 상기 제2인터페이스 데이터를 전송하는 제1전송부와, 상기 제2인터페이스로 전송되는 데이터를 수신하면, 상기 제2인터페이스 데이터를 상기 기준 클럭에 동기화하고, 상기 동기화된 제2인터페이스 데이터를 보정하고, 상기 보정된 제2인터페이스 데이터를 상기 제1인터페이스 데이터로 변환한 후, 상기 변환된 제1인터페이스 데이터를 전송할 포트를 할당하여 상기 제1인터페이스 데이터를 전송하는 제2전송부를 포함하는 것을 특징으로 한다.
이하, 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩트리지 않도록 생략될 것이라는 것을 유의하여야 한다.
본 발명은, 이종(heterogeneous) 인터페이스 네트워크 시스템들에서 대용량의 데이터를 고속으로 전송 가능한 인터페이스를 이용하여 데이터를 전송하는 방안을 제안한다. 즉, 본 발명은 이종 인터페이스를 변경하여 네트워크 시스템들 간에 고속으로 데이터를 전송하며, 상기 이종 인터페이스를 변경함으로써 네트워크 시스템들의 구조를 단순화시키는 방안을 제안한다. 후술될 본 발명의 실시예에서는, SPI-4(System Packet Interface Level-4) 인터페이스와 10기가급의 AUI(XAUI: 10Giga(X) Attachment Unit Interface, 이하 'XAUI'라 칭하기로 한다) 네트워크 시 스템들을 구현하며, 상기 패킷 데이터를 SPI-4 인터페이스로 변환한 후, 상기 SPI-4 인터페이스로 변환된 패킷 데이터를 고속의 XAUI로 변환하여 데이터를 전송하는 방안을 제안한다.
또한, 본 발명의 실시예에서는, 상기 SPI-4 인터페이스와 XAUI로 변환함으로써, 매체 접속 제어(MAC: Media Access Control, 이하 'MAC'라 칭하기로 한다) 계층 변환을 위한 MAC 칩과, 상기 MAC 계층과 물리적(PHY, Physical, 이하 'PHY'라 칭하기로 한다) 계층 간의 정합을 위한 PHY 칩을 하나의 칩으로 구현이 가능하도록 한다. 여기서, SPI-4 인터페이스는 물리 계층과 링크 계층 간의 인터페이스으로서 패킷 데이터 전송의 한 방식이며, 상기 SPI-4 인터페이스는 송신 데이터 포트와 수신 데이터 포트가 분리된 풀 듀플렉스 모드(Full Duplex Mode)로 동작한다.
상기 SPI-4 인터페이스는, 16비트의 데이터 전송을 지원하고, 각 비트당 622Mbps의 전송 속도를 지원하므로, 10Gbps급의 비동기 전송 방식인 OC-192(Optcal Carrier Level-192) ATM(Asynchronous Transfer Mode), 10G 이더넷(Ethernet) 등과 같은 고속 인터페이스와의 정합에 적합하다. 그리고, 상기 XAUI는 10Gbps의 고속 직렬 데이터 전송의 한 규격으로서, 일반적으로 IEEE(Institute of Electrical and Electronics Engineers) 802.3 규격의 10기가비트 이더넷(10Gigabit Ethernet) 통신 시스템에 적용 가능하며, 10기가비트 파이버 채널(Fibre Channel) 모듈에도 적용 가능하다.
그에 따라, 본 발명의 실시예에서는, 패킷 데이터를 SPI-4 인터페이스로 변환하고 상기 SPI-4 인터페이스로 변환된 패킷 데이터를 10G 직렬 인터페이스인 XAUI로 변환함으로써, 네트워크 시스템들 간의 고속 인터페이스를 정합하여 대용량의 데이터를 고속으로 전송한다. 또한, 상기 본 발명의 실시예에서는, XAUI 패킷 데이터를 수신하면, 상기 수신된 XAUI 패킷 데이터를 SPI-4 인터페이스로 변환하여 전송한다. 아울러, 본 발명의 실시예에서는, 전술한 바와 같이 패킷 데이터를 SPI-4 인터페이스로 변환하고, 상기 변환된 SPI-4 인터페이스를 XAUI로 변환하도록 하는 장치를 하나의 칩, 즉 FBGA(Field Programmable Gate Array)에 구현한다. 이하의 본 발명의 실시예에서는 이종 인터페이스를 SPI-4 인터페이스와 XAUI를 일예로 하여 설명하지만, 본 발명은 대용량의 데이터를 고속 전송이 가능한 이종 인터페이스를 이용하느 네트워크 시스템들에도 적용 가능하다.
도 2는 본 발명의 실시예에 따른 이종 인터페이스 네트워크 시스템들 간의 데이터 전송을 개략적으로 도시한 도면이다.
도 2를 참조하면, 상기 네트워크 시스템들 간은, SPI-4 인터페이스를 지원하는 네트워크 프로세서(201)를 통해 패킷 데이터를 SPI-4 인터페이스로 변환하고, 상기 변환된 SPI-4 인터페이스 패킷 데이터를 변환기 역할을 수행하는 SPI-4 to XAUI 브릿지(Bridge)(203)를 통해 XAUI로 변환한다. 그런 다음, 상기 XAUI로 변환된 패킷 데이터를 전송 네트워크(205)로 전달하여 다른 네트워크 시스템으로 전송한다.
또한, 상기 네트워크 시스템들 간은, 상기 전송 네트워크(205)를 통해 다른 네트워크 시스템으로부터 전달된 패킷 데이터를 수신하면, 상기 XAUI를 지원하는 전송 네트워크(205)를 통해 XAUI 패킷 인터페이스로 변환하고, 상기 XAUI로 변환된 패킷 데이터를 SPI-4 to XAUI 브릿지(203)를 통해 SPI-4 인터페이스로 변환한다. 그러면, 상기 변환된 SPI-4 인터페이스 패킷 데이터를 네트워크 프로세서(201)로 전달하여 다른 네트워크 시스템으로 전송한다. 즉, 상기 SPI-4 to XAUI 브릿지(203)는, 네트워크 프로세서(210)로부터 수신한 SPI-인터페이스를 XAUI로 변환한 후, 상기 변환된 XAUI 패킷 데이터를 전송 네트워크(205)로 전송한다. 또한, SPI-4 to XAUI 브릿지(203)는 상기 전송 네트워크(205)로부터 수신한 XAUI를 SPI-4 인터페이스로 변환한 후, 네트워크 프로세서(201)로 전달한다. 전술한 바와 같이 변환 기능을 수행하는 SPI-4 to XAUI 브릿지(203)는 하나의 FBGA로 구현된다.
도 3은 본 발명의 실시예에 따른 이종 인터페이스 네트워크 시스템들 간의 FPGA 구조 및 데이터 전송을 개략적으로 도시한 도면이다. 여기서, 도 3은, 전술한 도 2의 SPI-4 to XAUI 브릿지(203) 기능을 수행하는 FPGA의 구조를 개략적으로 나타내며, 상기 FPGA의 구성 요소들에 의한 데이터 전송을 나타낸다.
도 3을 참조하면, 상기 FPGA(300)는, 전송 제어기(303)와 수신 제어기(327), 컨버터(305), 아이들(Idle) 발생기(307), 트랜시버들(309,311,313,315), 동기 제어기들(317,319,321,323), 데이터 스큐기(325), 어드레스 제어기(329)를 포함하며, 상기 FPGA(300)에 데이터의 동기화를 위한 기준 클럭을 입력하는 클럭 발생기(331)를 외부 또는 내부에 구비한다.
상기 SPI-4 인터페이스를 지원하는 네트워크 프로세서(301)를 통해 패킷 데이터는 SPI-4 인터페이스로 변환되어 상기 전송 제어기(303)로 전달된다. 이때, SPI-4 인터페이스는, 데이터 전송 라인이 16비트의 데이터를 전송하도록 지원하고, 각 비트당 622Mbps의 데이터 전송 속도를 지원한다. 또한, 상기 SPI-4 인터페이스는, 전송 제어 라인과 상기 전송 제어기(303)의 상태 점검 및 에러 제어를 위해 2비트의 상태 신호와 상기 상태 제어 신호의 클럭과 상기 SPI-4 인터페이스의 클럭이 할당된다.
상기 네트워크 프로세서(301)로부터 전송된 SPI-4 인터페이스 패킷 데이터는 16비트의 포맷으로 전송 제어기(303)의 전송 선입선출(FIIO: First-IN First-Out, 이하 "FIFO'라 칭하기로 한다)기에 임시로 저장된다. 이때, 전송 제어기(303)에는 상기 저장된 패킷 데이터를 위해 할당된 신호, 즉 상기 전송 제어 라인으로 전달되는 패킷 데이터 제어 신호, 상기 2비트의 상태 신호, 및 상기 상태 신호의 클럭과 상기 SPI-4 인터페이스 패킷 데이터의 클럭이 전달된다.
그런 다음, 상기 전송 제어기(303)의 전송 FIFO기에 임시 저장된 데이터는 컨버터(305)로 전달되며, 상기 컨버터(305)는 SPI-4 인터페이스 패킷 데이터를 XAUI 패킷 데이터로 변환한다. 즉, 컨버터(305)는 16비트의 SPI-4 인터페이스 패킷 데이터를 32비트의 더블 데이터 레이트(DDR: Double Data Rate, 이하 'DDR'이라 칭하기로 한다) 레벨 또는 64비트의 싱글 데이터 레이트(SDR: Single Data Rate, 이하 'SDR'이라 칭하기로 한다) 레벨의 XAUI 패킷 데이터로 변환한다. 이때, 상기 컨버터(205)의 동작 클럭의 속도는 156.25㎒가 되며, 상기 변환된 XAUI 패킷 데이터는 아이들 발생기(307)로 전달된다.
상기 아이들 발생기(307)는 코드 발생 로직(Code Gerneration Logic)을 포함하며, 상기 코드 발생 로직을 이용하여 클럭 발생기(331)로부터 전달된 기준 클럭 에 상기 XAUI 패킷 데이터의 동기(Sync)를 맞춘다. 그리고, 아이들 발생기(307)는 상기 기준 클럭에 동기화된 XAUI 패킷 데이를 4개의 포트, 즉 4개의 트랜시버들(309,311,313,315)에 할당한다. 상기 각 트랜시버들(309,311,313,315)은 8바이트(Byte) 인코더/디코터를 포함하며, 자신들에게 할당된 병렬 형태의 XAUI 패킷 데이터를 직렬 형태의 패킷 데이터로 변환한다.
그런 다음, 상기 각 트랜시버들(309,311,313,315)은 상기 직렬 형태의 XAUI 패킷 데이터를 XAUI 신호 레벨에 상응하여 전송 네트워크(333)로 전송한다. 이때, 상기 XAUI 패킷 데이터를 10기가비트급의 고속 전송을 위해 4개의 트랜시버(309,311,313,315)를 사용하며, 상기 4개의 트랜시버들(309,311,313,315)은 각각 3.125Gbps의 전송 속도를 지원한다. 이렇게 고속으로 전송되는 XAUI 패킷 데이터를 수신한 전송 네트워크(333)는 다른 네트워크 시스템으로 전송함으로써 대용량의 패킷 데이터를 고속으로 전송하게 된다.
한편, 상기 전송 네트워크(333)를 통해 다른 네트워크 통신 시스템으로부터 패킷 데이터를 수신하면, XAUI를 지원하는 전송 네트워크(333)를 통해 상기 패킷 데이터는 XAUI 패킷 데이터로 변환되어 4개의 트랜시버들(309,311,313,315)로 전달된다. 상기 XAUI 패킷 데이터를 수신한 각 트랜시버들(309,311,313,315)은, 직렬 형태로 수신된 XAUI 패킷 데이터를 병렬 형태의 XAUI 패킷 데이터로 변환한 후 각각 대응하는 4개의 동기 제어기들(317,319,321,323)로 전달한다.
상기 각 동기 제어기들(317,319,321,323)은, 수신한 병렬 형태의 XAUI 패킷 데이터를 클럭 발생기(331)로부터 전달된 기준 클럭에 동기를 맞추고, 상기 기준 클럭에 동기화된 XAUI 패킷 데이터를 데이터 스큐기(325)로 전달한다. 상기 데이터 스큐기(325)는 4개의 포트, 즉 4개의 트랜시버(309,311,313,315)로부터 수신된 데이터를 1개의 출력 포트로 출력하기 위해 상기XAUI 패킷 데이터들의 스큐(Skew)를 보정한다.
이렇게 1개의 포트로 전달되는 XAUI 패킷 데이터는 컨버터(305)에서 SPI-4 인터페이스 패킷 데이터로 변환되어 수신 제어기(327)로 전달된다. 상기 수신 제어기(327)는 SPI-4 인터페이스를 지원하는 네트워크 프로세서(301)로 상기 SPI-4 인터페이스 데이터를 전달하고, 상기 네트워크 프로세서(301)는 네트워크 시스템으로 전달한다. 이때, 앞서 설명한 바와 같이, SPI-4 인터페이스는 데이터 전송 라인이 16비트의 데이터 전송을 지원하고, 각 비트당 622Mbps의 데이터 전송 속도를 지원한다. 또한, 상기 SPI-4는 수신 제어 라인과 상기 수신 제어기(327)의 상태 점검 및 에러 제어에 관한 2비트의 상태 신호와 상기 상태 신호의 클럭과 상기 SPI-4 인터페이스의 클럭이 할당된다.
즉, 상기 컨버터(305)로부터 전송된 SPI-4 인터페이스 패킷 데이터는 16비트의 포맷으로 수신 제어기(327)의 수신 FIFO기에 임시 저장된 후 상기 네트워크 프로세서(301)로 전달된다. 이때, 수신 제어기(327)에는 상기 저장된 패킷 데이터에 의해 할당된 신호, 즉 상기 수신 제어 라인으로 전달되는 패킷 데이터 제어 신호, 상기 2비트의 상태 신호, 및 상기 상태 신호의 클럭과 상기 패킷 데이터의 클럭을 네트워크 프로세서(301)로 전달한다.
또한, 상기 FPGA(300)는 어드레스 제어기(329)를 포함하며, 상기 어드레스 제어기(329)는 FPGA(300)와 네트워크 프로세서(301) 간에 패킷 데이터를 전송할 경우, 각 패킷 데이터들의 어드레스와 상기 어드레스의 제어에 관한 신호를 네트워크 프로세서(301)와 송수신한다.
이와 같이 본 발명은, 상기 FBGA(300)가 전술한 바와 같은 장치들을 포함하므로 SPI-4 인터페이스와 XAUI 간의 변환이 가능하며, 그에 따라 MAC 계층 변환을 위한 MAC 칩과 상기 MAC과 PHY 계층간의 정합을 위한 PHY 칩을 하나의 칩으로, 즉 하나의 FBGA로 구현할 수 있다. 또한, 네트워크 프로세서(301)를 통해 수신한 SPI-4 인터페이스 패킷 데이터를 XAUI 패킷 데이터로 변환하여 전송 네트워크(333)를 통해 다른 네트워크 시스템으로 전송하며, 상기 전송 네트워크(333)를 통해 수신한 XAUI 패킷 데이터를 SPI-4 인터페이스 패킷 데이터로 변환하여 네트워크 프로세서(301)를 통해 네트워크 시스템으로 전송한다. 이렇게 SPI-4 인터페이스와 XAUI를 이용하여 데이터를 전송함으로써 대용량의 데이터를 고속으로 전송할 수 있다.
도 4는 본 발명의 실시예에 따른 이종 인터페이스 네트워크 시스템들 간의 데이터 전송을 위한 상기 FPGA의 단자로 입출력되는 신호를 도시한 도면이다.
도 4를 참조하면, 상기 FPGA(403)는, SPI-4 인터페이스를 지원하는 네트워크 프로세서(401)가 전달한 SPI-4 인터페이스 패킷 데이터가 입력되는 전송 데이터 입력 단자(TDATA)를 포함한다. 여기서, SPI-4 인터페이스가 16비트의 데이터 전송을 지원하므로 상기 전송 데이터 입력 단자(TDATA)를 통해 16비트의 SPI-4 인터페이스 패킷 데이터가 입력된다. 또한, FBGA(403)는 전술한 바와 같이 전송 데이터 입력 단자(TDATA)로 입력되는 데이터의 클럭을 수신하는 데이터 클럭 단자(TDCLK)와, 상 기 전송 데이터 입력 단자(TDATA)로 입력되는 데이터의 제어 신호를 수신하는 제어 단자(TCTL)와, 상기 FPGA(403)가 포함하는 전송 제어기(303)의 상태 점검 및 에러 제어를 위해 2비트의 상태 신호가 입력되는 단자(TSTAT), 및 상기 상태 신호의 클럭 단자(TSCLK)를 포함한다.
이러한 단자들(TDCLK, TDAT, TCTL, TSCLK, TSTAT)을 통해 SPI-4 인터페이스 패킷 데이터와 소정의 신호들이 상기 FPGA(403)에 입력되면, 도 2에서 설명한 바와 같은 동작을 수행하여 XAUI 패킷 데이터를 출력 단자들, 즉 XAUI TX 0, XAUI TX 1, XAUI TX 2, XAUI TX 3을 통해 전송 네트워크(405)로 전달한다. 여기서, 상기 단자들(TDCLK, TDAT, TCTL, TSCLK, TSTAT)을 통해 SPI-4 인터페이스 패킷 데이터와 소정의 신호들을 수신한 FPGA(403)의 동작은 상기 도 2에서 설명하였으므로 자세한 설명은 생략하기로 한다.
한편, 전송 네트워크(405)가 다른 네트워크 시스템으로부터 수신한 XAUI 패킷 데이터를 전달하면, FPGA(403)는 상기 XAUI 패킷 데이터이 입력되는 입력 단자들, 즉 XAUI RX 0, XAUI RX 1, XAUI RX 2, XAUI RX 3을 포함한다. 상기 단자들(XAUI RX 0, XAUI RX 1, XAUI RX 2, XAUI RX 3)을 통해 XAUI 패킷 데이터를 수신한 FPGA(403)는, 상기 도 2에서 설명한 바와 같은 동작을 수행하여 SPI-4 인터페이스 패킷 데이터를 수신 데이터 출력 단자(RDATA)로 출력하며, 상기 수신 데이터 출력 단자(RDATA)를 통해 출력된 SPI-4 인터페이스 패킷 데이터는 SPI-4 인터페이스를 지원하는 네트워크 프로세서(401)로 전달된다. 이때, 상기 SPI-4 인터페이스가 16비트의 데이터 전송을 지원하므로 상기 수신 데이터 출력 단자(RDATA)는 16비트의 데이터를 출력한다.
또한, FBGA(403)는 전술한 바와 같이, 수신 데이터 출력 단자(RDTA)가 출력하는 데이터의 클럭을 출력하는 데이터 클럭 단자(RDCLK)와, 상기 수신 데이터 출력 단자(RDATA)가 출력하는 데이터의 제어신호를 수신하는 제어 단자(RCTL)와, 수신 제어기(327)의 상태 점검 및 에러 제어를 나타내는 2비트의 상태 신호를 출력하는 단자(RSTAT), 및 상기 제어 신호의 클럭 단자(RSCLK)를 포함한다. 상기 단자들(RDCLK, RCTL, RSCLK, RSTAT)을 통해 출력되는 소정의 신호는 네트워크 프로세서(401)로 전달된다.
여기서, 상기 수신 데이터 입력 단자들(XAUI RX 0, XAUI RX 1, XAUI RX 2, XAUI RX 3)을 통해 XAUI 패킷 데이터를 수신한 FPGA(403)의 동작은 상기 도 2에서 설명하였으므로 자세한 설명은 생략하기로 한다. 그리고, 전술한 바와 같이 FPGA(403)와 네트워크 프로세서(401) 간에 패킷 데이터를 전송할 경우, 상기 패킷 데이터들의 어드레스를 송수신하는 어드레스 단자(Local/Address/Data)와, 상기 어드레스의 제어 신호를 송수신하는 단자(MDC/MDIO Control)를 포함한다.
도 5는 본 발명의 실시예에 따른 이종 인터페이스 네트워크 시스템들 간의 데이터 전송에서 SPI-4 인터페이스 패킷 데이터를 XAUI 패킷 데이터로 변환하여 전송하는 과정을 도시한 도면이다.
도 5를 참조하면, 501단계에서 상기 네트워크 시스템들 간의 데이터를 전송하는 장치는, SPI-4 인터페이스를 지원하는 네트워크 프로세서로부터 SPI-4 인터페이스 패킷 데이터를 수신하면, 상기 수신한 SPI-4 인터페이스 패킷 데이터를 저장 한다. 그런 다음, 503단계에서 SPI-4 인터페이스 패킷 데이터를 XAUI 패킷 데이터로 변환한 후, 505단계로 진행한다. 상기 505단계에서 상기 변환된 XAUI 패킷 데이터를 기준 클럭에 동기를 맞춘 다음, 상기 동기화된 XAUI 패킷 데이터를 전송할 포트를 할당한다.
그리고 나서, 507단계에서 상기 할당된 각 포트들로 XAUI 패킷 데이터를 전달하고, 상기 각 포트들은 전달된 XAUI 패킷 데이터를 병렬 형태에서 직렬 형태로 변환한다. 즉, 상기 병렬 형태의 XAUI 패킷 데이터는 직렬 형태의 XAUI 패킷 데이터로 변환한 다음, 상기 변환된 XAUI 패킷 데이터를 전송 네트워크로 전달하여 다른 네트워크 시스템으로 전송한다.
도 6은 본 발명의 실시예에 따른 이종 인터페이스 네트워크 시스템들 간의 데이터 전송에서 XAUI 패킷 데이터를 SPI-4 인터페이스 패킷 데이터로 변환하여 전송하는 과정을 도시한 도면이다.
도 6을 참조하면, 601단계에서 상기 네트워크 시스템들 간의 데이터를 전송하는 장치는, 다른 네트워크 시스템으로부터 XAUI 패킷 데이터를 수신한 전송 네트워크가 상기 XAUI 패킷 데이터를 전달하면, 상기 XAUI 패킷 데이터를 수신하고, 상기 수신한 XAUI 패킷 데이터를 직렬 형태에서 병렬 향태로 변환한다. 즉, 상기 직렬 형태의 XAUI 패킷 데이터를 병렬 형태의 XAUI 패킷 데이터로 변환한 후 503단계로 진행한다. 상기 503단계에서 상기 병렬 형태의 XAUI 패킷 데이터를 기준 클럭에 동기를 맞춘 다음, 605계에서 상기 동기화 병렬 형태의 데이터가 하나의 포트로 전달되도록 상기 XAUI 패킷 데이터의 스큐를 보정한다.
즉, 상기 601단계에서 데이터의 고속 전송을 위해 상기 XAUI 패킷 데이터는 둘 이상의 포트로 전달되며, 이렇게 다수의 포트를 통해 전달된 XAUI 패킷 데이터를 하나의 포트로 전달한다. 그런 다음, 607단계에서 상기 XAUI 패킷 데이터를 SPI-4 인터페이스 패킷 데이터로 변환한 후, 609단계로 진행하여 상기 변환된 SPI-4 인터페이스 패킷 데이터를 네트워크 프로세서로 전송한다.
한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같은 본 발명은, 대용량의 데이터를 고속으로 전송할 수 있도록 지원하는 이종 인터페이스를 이용하여 데이터를 전송함으로써, 이종 인터페이스 네트워크 시스템들 간에 데이터를 고속으로 전송할 수 있다. 또한, 본 발명은 이종 인터페이스들로의 변환을 위한 장치를 하나의 칩으로 구현함으로써, 시스템을 단순화할 수 있다.

Claims (20)

  1. 이종 인터페이스를 이용하는 네트워크 시스템들 간의 데이터 전송 방법에 있어서,
    상기 이종 인터페이스 중에서 제1인터페이스로 전송되는 데이터를 수신하면, 상기 제1인터페이스 데이터를 제2인터페이스 데이터로 변환하고, 상기 변환된 제2인터페이스 데이터를 미리 설정된 기준 클럭에 동기화한 후, 상기 동기화된 제2인터페이스 데이터를 전송할 포트를 할당하여 상기 제2인터페이스 데이터를 전송하는 과정과,
    상기 제2인터페이스로 전송되는 데이터를 수신하면, 상기 제2인터페이스 데이터를 상기 기준 클럭에 동기화하고, 상기 동기화된 제2인터페이스 데이터를 보정하고, 상기 보정된 제2인터페이스 데이터를 상기 제1인터페이스 데이터로 변환한 후, 상기 변환된 제1인터페이스 데이터를 전송할 포트를 할당하여 상기 제1인터페이스 데이터를 전송하는 과정을 포함하는 것을 특징으로 하는 상기 방법.
  2. 제1항에 있어서,
    상기 제1인터페이스는 SPI-4(System Packet Interface Level-4) 인터페이스이고, 상기 제2인터페이스는 10기가급의 AUI(10G Attatchment Unit Interface)임을 특징으로 하는 상기 방법.
  3. 제1항에 있어서,
    상기 제1인터페이스 데이터를 제2인터페이스 데이터로 변환하는 과정은, 상기 제1인터페이스 데이터가 16비트이면 32비트의 더블 데이터 레이트(Double Data Rate) 레벨의 제2인터페이스 데이터로 변환하는 것을 특징으로 하는 상기 방법.
  4. 제1항에 있어서,
    상기 제1인터페이스 데이터를 제2인터페이스 데이터로 변환하는 과정은, 상기 제1인터페이스 데이터가 16비트이면 64비트의 싱글 데이터 레이트(Single Data Rate) 레벨의 제2인터페이스 데이터로 변환하는 것을 특징으로 하는 상기 방법.
  5. 제1항에 있어서,
    상기 동기화된 제2인터페이스 데이터를 전송할 포트를 할당하여 상기 제2인터페이스 데이터를 전송하는 과정은, 상기 동기화된 제2인터페이스 데이터를 전송할 포트를 다수의 포트들로 할당한 후, 상기 할당된 다수의 포트들을 이용하여 상기 제2인터페이스 데이터를 직렬 형태로 변환하여 전송하는 것을 특징으로 하는 상기 방법.
  6. 제1항에 있어서,
    상기 제2인터페이스로 전송되는 데이터를 수신하면, 상기 제2인터페이스 데이터를 상기 기준 클럭에 동기화하는 과정은, 상기 제2인터페이스로 전송되는 데이터를 다수의 포트들로 수신한 후, 상기 다수의 포트들이 상기 제2인터페이스 데이터를 병렬 형태로 변환하고, 상기 병렬 형태의 제2인터페이스 데이터를 상기 기준 클럭에 동기화하는 것을 특징으로 하는 상기 방법.
  7. 제1항에 있어서,
    상기 동기화된 제2인터페이스 데이터를 보정하는 과정은, 상기 제2인터페이스 데이터의 스큐(Skew)를 보정하는 것을 특징으로 하는 상기 방법.
  8. 제1항에 있어서,
    상기 보정된 제2인터페이스 데이터를 제1인터페이스 데이터로 변환하는 과정은,
    상기 제2인터페이스 데이터가 32비트의 더블 데이터 레이트(Double Data Rate) 레벨이면 16비트의 제1인터페이스 데이터로 변환하는 것을 특징으로 하는 상기 방법.
  9. 제1항에 있어서,
    상기 보정된 제2인터페이스 데이터를 제1인터페이스 데이터로 변환하는 과정은,
    상기 제2인터페이스 데이터가 64비트의 싱글 데이터 레이트(Single Data Rate) 레벨이면 16비트의 제1인터페이스 데이터로 변환하는 것을 특징으로 하는 상기 방법.
  10. 제1항에 있어서,
    상기 변환된 제1인터페이스 데이터를 전송할 포트를 할당하여 상기 제1인터페이스 데이터를 전송하는 과정은, 상기 제1인터페이스 데이터를 전송할 포트를 하나의 포트로 할당한 후, 상기 할당된 하나의 포트를 이용하여 상기 제1인터페이스 데이터를 전송하는 것을 특징으로 하는 상기 방법.
  11. 이종 인터페이스를 이용하는 네트워크 시스템들 간의 데이터 전송 장치에 있어서,
    상기 이종 인터페이스 중에서 제1인터페이스로 전송되는 데이터를 수신하면, 상기 제1인터페이스 데이터를 제2인터페이스 데이터로 변환하고, 상기 변환된 제2 인터페이스 데이터를 미리 설정된 기준 클럭에 동기화한 후, 상기 동기화된 제2인터페이스 데이터를 전송할 포트를 할당하여 상기 제2인터페이스 데이터를 전송하는 제1전송부와,
    상기 제2인터페이스로 전송되는 데이터를 수신하면, 상기 제2인터페이스 데이터를 상기 기준 클럭에 동기화하고, 상기 동기화된 제2인터페이스 데이터를 보정하고, 상기 보정된 제2인터페이스 데이터를 상기 제1인터페이스 데이터로 변환한 후, 상기 변환된 제1인터페이스 데이터를 전송할 포트를 할당하여 상기 제1인터페이스 데이터를 전송하는 제2전송부를 포함하는 것을 특징으로 하는 상기 장치.
  12. 제11항에 있어서,
    상기 제1인터페이스는 SPI-4(System Packet Interface Level-4) 인터페이스이고, 상기 제2인터페이스는 10기가급의 AUI(10G Attatchment Unit Interface)임을 특징으로 하는 상기 장치.
  13. 제11항에 있어서,
    상기 제1전송부는, 상기 제1인터페이스 데이터를 제2인터페이스 데이터로 변환하는 변환기를 포함하며, 상기 변환기는, 상기 제1인터페이스 데이터가 16비트이면 32비트의 더블 데이터 레이트(Double Data Rate) 레벨의 제2인터페이스 데이터 로 변환하는 것을 특징으로 하는 상기 장치.
  14. 제11항에 있어서,
    상기 제1전송부는, 상기 제1인터페이스 데이터를 제2인터페이스 데이터로 변환하는 변환기를 포함하며, 상기 변환기는, 상기 제1인터페이스 데이터가 16비트이면 64비트의 싱글 데이터 레이트(Single Data Rate) 레벨의 제2인터페이스 데이터로 변환하는 것을 특징으로 하는 상기 장치.
  15. 제11항에 있어서,
    상기 제1전송부는, 상기 변환된 제2인터페이스 데이터를 미리 설정된 기준 클럭에 동기화한 후, 상기 동기화된 제2인터페이스 데이터를 전송할 포트를 할당하는 아이들(Idle) 발생기와, 상기 할당된 다수의 포트들을 이용하여 상기 제2인터페이스 데이터를 직렬 형태로 변환하여 전송하는 트랜시버를 포함하는 것을 특징으로 하는 상기 장치.
  16. 제11항에 있어서,
    상기 제2전송부는, 상기 제2인터페이스로 전송되는 데이터를 다수의 포트들 로 수신한 후, 상기 다수의 포트들을 통해 수신된 제2인터페이스 데이터를 병렬 형태로 변환하는 트랜시버와, 상기 병렬 형태의 제2인터페이스 데이터를 상기 기준 클럭에 동기화하는 동기 제어기를 포함하는 것을 특징으로 하는 상기 장치.
  17. 제11항에 있어서,
    상기 제2전송부는, 상기 동기화된 제2인터페이스 데이터의 스큐(Skew)를 보정하는 데이터 스큐기를 포함하는 특징으로 하는 상기 장치.
  18. 제11항에 있어서,
    상기 제2전송부는, 상기 보정된 제2인터페이스 데이터를 제1인터페이스 데이터로 변환하는 변환기를 포함하며, 상기 변환기는, 상기 제2인터페이스 데이터가 32비트의 더블 데이터 레이트(Double Data Rate) 레벨이면 16비트의 제1인터페이스 데이터로 변환하는 것을 특징으로 하는 상기 장치.
  19. 제11항에 있어서,
    상기 제2전송부는, 상기 보정된 제2인터페이스 데이터를 제1인터페이스 데이터로 변환하는 변환기를 포함하며, 상기 변환기는, 상기 제2인터페이스 데이터가 64비트의 싱글 데이터 레이트(Single Data Rate) 레벨이면 16비트의 제1인터페이스 데이터로 변환하는 것을 특징으로 하는 상기 장치.
  20. 제11항에 있어서,
    상기 제2전송부는, 상기 제1인터페이스 데이터를 전송할 포트를 하나의 포트로 할당한 후, 상기 할당된 하나의 포트를 이용하여 상기 제1인터페이스 데이터를 전송하는 것을 특징으로 하는 상기 장치.
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