KR20070033493A - Method for forming a pattern - Google Patents

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Abstract

A pattern forming method is provided to prevent an oxide layer from being generated at a side of a pre-tungsten pattern by removing a hard mask using a wet etching process instead of a dry etching process. An interlayer dielectric is formed on a substrate(100) with a conductive pattern. A hard mask is formed on the interlayer dielectric. An opening portion(110) for exposing the conductive pattern to the outside is formed on the resultant structure by etching selectively the interlayer dielectric using the hard mask as an etch mask. A tungsten film for filling the opening portion is formed on the resultant structure. A pre tungsten pattern for exposing the hard mask to the outside is formed on the resultant structure by etching the tungsten film. The hard mask is then removed from the resultant structure by using wet etching. A tungsten pattern(116b) is formed by performing a CMP(Chemical Mechanical Polishing) process on the pre tungsten pattern.

Description

패턴 형성 방법{Method for forming a pattern}Method for forming a pattern

도 1 내지 도 3은 종래 기술에 의한 반도체 소자의 콘택 플러그의 형성 방법을 설명하기 위한 공정 단면도이다.1 to 3 are cross-sectional views for explaining a method for forming a contact plug of a semiconductor device according to the prior art.

도 4 내지 도 10은 본 발명의 일 실시예에 따른 패턴의 형성 방법을 설명하기 위한 공정 단면도이다. 4 to 10 are cross-sectional views illustrating a method of forming a pattern according to an embodiment of the present invention.

< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>

100 : 기판 102 : 제1 층간 절연막 패턴100 substrate 102 first interlayer insulating film pattern

104 : 콘택홀 106 : 콘택 패드104: contact hole 106: contact pad

108 : 제2 층간 절연막 108a : 제2 층간 절연막 패턴108: second interlayer insulating film 108a: second interlayer insulating film pattern

110 : 개구 112 : 하드마스크 110: opening 112: hard mask

114 : 산화물 116 : 텅스텐막 114: oxide 116: tungsten film

116a : 예비 텅스텐 패턴 116b : 텅스텐 패턴 116a: preliminary tungsten pattern 116b: tungsten pattern

본 발명은 반도체 소자의 패턴 형성 방법에 관한 것으로, 보다 상세하게는 텅스텐막의 평탄화로 인한 저 접촉 저항의 텅스텐 패턴을 포함하는 패턴 형성 방법 에 관한 것이다.The present invention relates to a method of forming a pattern of a semiconductor device, and more particularly to a pattern forming method comprising a tungsten pattern of low contact resistance due to the planarization of the tungsten film.

반도체 소자가 고집적화 및 저 전압화됨에 따라, 칩 상에 형성되는 패턴의 사이즈가 작아질 뿐만 아니라 패턴들 간의 간격도 점점 좁아지고 있다. 과거에는 폴리실리콘이 게이트 전극 및 비트라인과 같은 배선의 재료로 매우 유용한 물질이었으나, 패턴들이 점점 작아짐에 따라 폴리실리콘의 비저항이 너무 커서 RC 시간 지연 및 IR 전압 강하 등이 증가하였다. 이에 따라, 금속 같이 저 저항의 물질을 이용하여 패턴을 형성하고, 이 금속 패턴과 연결되는 금속 배선을 형성하는 방법이 적용되고 있다.As semiconductor devices are highly integrated and low voltage, not only the size of the pattern formed on the chip is smaller, but also the gap between the patterns is becoming narrower. In the past, polysilicon has been a very useful material for wiring materials such as gate electrodes and bit lines, but as the patterns become smaller, polysilicon's resistivity becomes so large that RC time delay and IR voltage drop increase. Accordingly, a method of forming a pattern using a material having a low resistance such as metal and forming a metal wiring connected to the metal pattern has been applied.

통상적으로 초고집적(VLSI) 배선에는 알루미늄 또는 알루미늄 합금이 널리 사용되고 있으나, 알루미늄막은 고온 공정에 견디지 못하기 때문에 반도체 제조 공정의 콘택을 형성하는데 바람직하지 않다. 따라서, 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo) 및 탄탈륨(Ta)과 같은 저 저항의 내화 금속(refractory metal)을 사용하고 있는 실정이다. 이중, 텅스텐은 우수한 전기이동(electromigration) 저항을 갖기 때문에 실리콘에 대해 저 저항을 갖는 콘택을 형성하기 위해 사용된다.Generally, aluminum or an aluminum alloy is widely used for VLSI wiring, but since the aluminum film does not withstand high temperature processes, it is not preferable for forming contacts in semiconductor manufacturing processes. Therefore, a low resistance refractory metal such as tungsten (W), titanium (Ti), molybdenum (Mo), and tantalum (Ta) is used. Of these, tungsten is used to form contacts with low resistance to silicon because they have good electromigration resistance.

도 1 내지 도 3은 종래 기술에 의한 반도체 소자의 콘택 플러그의 형성 방법을 설명하기 위한 공정 단면도이다.1 to 3 are cross-sectional views for explaining a method for forming a contact plug of a semiconductor device according to the prior art.

먼저, 도 1에 도시한 바와 같이, 기판(10) 상에 실리콘 산화물을 증착하여 층간 절연막(도시않됨)을 형성한 후, 질화물로 이루어지는 하드마스크(16)를 형성한다. 하드마스크(14)를 식각 마스크로 이용하여 노출된 상기 층간 절연막을 식각함으로써 기판의 표면을 노출하는 개구(14)를 포함하는 층간 절연막 패턴(12)을 형 성한다. 이어서, 하드마스크(16) 상에 개구(14)를 완전히 매립하도록 텅스텐막(18)을 형성한다. First, as shown in FIG. 1, silicon oxide is deposited on the substrate 10 to form an interlayer insulating film (not shown), and then a hard mask 16 made of nitride is formed. The interlayer insulating film pattern 12 including the openings 14 exposing the surface of the substrate is formed by etching the exposed interlayer insulating film by using the hard mask 14 as an etching mask. Next, a tungsten film 18 is formed to completely fill the opening 14 on the hard mask 16.

도 2에 도시한 바와 같이, 상기 하드마스크(16)의 상부 표면이 노출될 때까지 화학기계적 연마 공정으로 텅스텐막(18)을 제거한 후 상기 하드마스크(16)를 산소 플라즈마를 이용한 건식 에치 백 공정을 수행하여 제거한다. 그 결과, 개구(14) 내에는 예비 텅스텐 패턴(18a)이 형성된다.As shown in FIG. 2, the tungsten film 18 is removed by a chemical mechanical polishing process until the upper surface of the hard mask 16 is exposed, and then the hard mask 16 is dry etched back using oxygen plasma. To remove it. As a result, a preliminary tungsten pattern 18a is formed in the opening 14.

그러나 상술한 콘택 플러그 형성 방법은 상기 산소 플라즈마를 이용한 건식 에치 백 공정을 수행하여 상기 하드마스크(16)를 제거할 때 노출되는 예비 텅스텐 패턴(18a)의 측면에 산화물(20)이 잔류하는 문제점이 발생한다.However, in the above-described contact plug forming method, the oxide 20 remains on the side of the preliminary tungsten pattern 18a exposed when the hard mask 16 is removed by performing a dry etch back process using the oxygen plasma. Occurs.

도 3을 참조하면, 추가적으로 상기 화학기계적 연마 공정을 수행하여 상기 층간 절연막 패턴(12) 상에 노출된 예비 텅스텐 패턴(18a)의 일부를 제거하여 텅스텐 패턴(18b)인 콘택 플러그를 형성한다. 그러나, 상기 예비 텅스텐 패턴(18a)의 측벽에 잔류하는 산화물(20)이 상기 화학기계적 연마 공정 시 식각 저지물로 작용하기 때문에 도 3에 도시된 바와 같이 평탄한 표면을 갖는 콘택 플러그(18b)를 형성하기 어렵다.Referring to FIG. 3, the chemical mechanical polishing process is further performed to remove a part of the preliminary tungsten pattern 18a exposed on the interlayer insulating layer pattern 12 to form a contact plug that is a tungsten pattern 18b. However, since the oxide 20 remaining on the sidewall of the preliminary tungsten pattern 18a acts as an etch stopper during the chemical mechanical polishing process, a contact plug 18b having a flat surface is formed as shown in FIG. 3. Difficult to do

따라서, 상기 텅스텐 패턴의 측벽에 식각 저지물로 작용하는 산화물을 형성시키지 않고 상기 텅스텐 패턴의 상면을 평탄화시킬 수 있는 방법이 요구된다.Accordingly, there is a need for a method capable of flattening the top surface of the tungsten pattern without forming an oxide serving as an etch stop on the sidewall of the tungsten pattern.

상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 평탄한 상면을 갖는 패턴 형성 방법을 제공하는데 있다. An object of the present invention for solving the above problems is to provide a pattern forming method having a flat upper surface.

상기 본 발명의 목적을 달성하기 위한 본 발명의 일 실시예에 따른 금속 패턴 형성 방법은 도전성 패턴을 포함하는 기판 상에 층간 절연막을 형성한다. 상기 층간 절연막 상에 하드마스크를 형성한다. 상기 하드마스크에 노출된 상기 층간 절연막을 식각하여 상기 도전성 패턴의 표면을 노출시키는 개구를 형성한다. 상기 개구를 매몰하면서 상기 하드마스크의 상면을 덮는 텅스텐막을 형성한다. 상기 하드마스크의 상면이 노출되도록 상기 텅스텐막을 식각하여 예비 텅스텐 패턴을 형성한다. 상기 하드마스크의 제거 시 노출되는 예비 텅스텐 패턴의 측면에 산화물이 형성되는 것을 방지하기 위해 습식 식각하여 상기 하드마스크를 제거한다. 상기 하드마스크가 제거됨으로 인해 상기 층간 절연막 표면 상에 노출된 상기 예비 텅스텐 패턴을 화학기계적 연마하여 평탄화된 상면을 갖는 텅스텐 패턴을 형성한다. 그 결과, 콘택 플러그가 완성된다. Metal pattern forming method according to an embodiment of the present invention for achieving the object of the present invention forms an interlayer insulating film on a substrate including a conductive pattern. A hard mask is formed on the interlayer insulating film. The interlayer insulating layer exposed to the hard mask is etched to form an opening exposing the surface of the conductive pattern. A tungsten film is formed to cover the upper surface of the hard mask while the opening is buried. The tungsten film is etched to expose a top surface of the hard mask to form a preliminary tungsten pattern. The hard mask is removed by wet etching to prevent oxides from being formed on the side surfaces of the preliminary tungsten patterns exposed when the hard mask is removed. As the hard mask is removed, the preliminary tungsten pattern exposed on the surface of the interlayer insulating layer is chemically polished to form a tungsten pattern having a flattened top surface. As a result, the contact plug is completed.

상기 도전성 패턴은 콘택 영역 또는 상기 콘택 영역과 전기적으로 연결되는 콘택 패드가 될 수 있으며, 상기 하드마스크는 실리콘 질화막으로 형성될 수 있다. The conductive pattern may be a contact region or a contact pad electrically connected to the contact region, and the hard mask may be formed of a silicon nitride layer.

또한, 일 예로, 상기 개구를 형성한 후에 베리어막을 연속적으로 형성하는 단계를 더 수행할 수 있다.In addition, as an example, after the opening is formed, the barrier film may be continuously formed.

본 발명은 상기 하드마스크를 건식 식각이 아닌 습식 식각 공정을 수행하여 제거함으로써, 상기 예비 텅스텐 패턴의 측면에 산화물이 형성되는 것을 미연에 방지할 수 있다. 이로 인해, 화학기계적 연마 공정을 수행하여 평탄한 상면을 갖는 텅스텐 패턴을 형성할 수 있다. 이러한 텅스텐 패턴을 포함하는 반도체 소자는 전 기적 저항이 실질적으로 낮아져 상기 반도체 소자의 저 전압 특성을 유지시킬 수 있으며, 반도체 소자의 신뢰도가 향상될 수 있다. The present invention can prevent the formation of an oxide on the side of the preliminary tungsten pattern by removing the hard mask by performing a wet etching process instead of a dry etching. Thus, a chemical mechanical polishing process may be performed to form a tungsten pattern having a flat top surface. The semiconductor device including the tungsten pattern may have a substantially low electric resistance to maintain low voltage characteristics of the semiconductor device, and may improve reliability of the semiconductor device.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 따른 패턴 형성 방법을 상세히 설명하고자 한다.Hereinafter, a pattern forming method according to a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.

첨부된 도면에 있어서, 기판, 층(막), 영역, 패드 또는 패턴들 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 패드 또는 패턴들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상에", "상부에" 또는 "하부에" 형성되는 것으로 언급되는 경우에는 각 층(막), 영역 또는 패턴들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패드 또는 다른 패턴들이 기판 상에 추가적으로 형성될 수도 있다. 또한, 각 층(막), 영역, 패드 또는 패턴들이 "제1" 및/또는 "제2"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 층(막), 영역, 패드 또는 패턴들을 구분하기 위한 것이다. 따라서, "제1" 및/또는 "제2"는 각 층(막), 영역, 패드 또는 패턴들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.In the accompanying drawings, the dimensions of the substrates, layers (films), regions, pads or patterns are shown in greater detail than actual for clarity of the invention. In the present invention, each layer (film), region, pad or pattern is referred to as being formed "on", "top" or "bottom" of the substrate, each layer (film), region, pad or pattern. In this case, each layer (film), area or pattern is formed directly on or below the substrate, each layer (film), area, pad or patterns, or on another layer (film), another area, another pad or Other patterns may additionally be formed on the substrate. Also, where each layer (film), region, pad or pattern is referred to as "first" and / or "second", it is not intended to limit these members but only each layer (film), region, pad or pattern. To distinguish them. Thus, the "first" and / or "second" may be used selectively or interchangeably for each layer (film), region, pad or pattern, respectively.

도 4 내지 도 10은 본 발명의 일 실시예에 따른 반도체 장치의 패턴 형성 방법을 설명하기 위한 공정 단면도이다. 4 to 10 are cross-sectional views illustrating a method of forming a pattern of a semiconductor device according to an embodiment of the present invention.

도 4를 참조하면, 도전성 패턴을 포함하는 기판(100) 상에 제2 층간 절연막(108)을 형성한다.Referring to FIG. 4, a second interlayer insulating layer 108 is formed on the substrate 100 including the conductive pattern.

구체적으로, 상기 기판(100)은 소자 분리막, 소오스/드레인 영역 및 게이트 구조물을 포함하는 트랜지스터(도시않됨)가 형성된 기판을 사용할 수 있다. 상기 소자 분리막은 셸로우 트렌치 소자 분리(STI) 공정을 수행하여 형성되고, 상기 소자 분리막의 형성으로 상기 기판(100)은 액티브 영역과 필드 영역으로 구분된다. Specifically, the substrate 100 may be a substrate on which a transistor (not shown) including an isolation layer, a source / drain region, and a gate structure is formed. The device isolation layer is formed by performing a shallow trench device isolation (STI) process, and the substrate 100 is divided into an active region and a field region by forming the device isolation layer.

상기 트랜지스터는 게이트 구조물, 게이트 스페이서 및 콘택 영역들을 포함하며 상기 기판 상에 형성된다. 상기 게이트 구조물은 상기 소자 분리막이 형성된 기판(100)의 액티브 영역 상에 게이트 절연막, 제1 도전막 및 게이트 마스크를 순차적으로 형성한 후 패터닝하여 형성된다. The transistor includes a gate structure, a gate spacer and contact regions and is formed on the substrate. The gate structure is formed by sequentially forming and patterning a gate insulating layer, a first conductive layer, and a gate mask on an active region of the substrate 100 on which the device isolation layer is formed.

일 예로, 상기 게이트 절연막은 열 산화법(thermal oxidation), 화학기상증착(CVD) 공정 또는 원자층 적층(ALD) 공정으로 형성된 실리콘 산화막으로 이루어진다. 상기 제1 도전막은 불순물로 도핑된 폴리실리콘으로 이루어지며, 이후 게이트 전극으로 패터닝 된다. 상기 게이트 마스크는 실리콘 질화물과 같은 질화물로 이루어진다. 이어서, 상기 게이트 마스크를 식각 마스크로 이용하여 상기 제1 도전막 및 상기 게이트 절연막을 순차적으로 패터닝한다. 이에 따라, 기판(100) 상에는 상기 게이트 절연막 패턴, 상기 게이트 전극 및 상기 게이트 마스크를 포함하는 상기 게이트 구조물이 형성된다.For example, the gate insulating layer may be formed of a silicon oxide layer formed by a thermal oxidation method, a chemical vapor deposition (CVD) process, or an atomic layer deposition (ALD) process. The first conductive layer is made of polysilicon doped with impurities, and is then patterned into a gate electrode. The gate mask is made of nitride such as silicon nitride. Subsequently, the first conductive layer and the gate insulating layer are sequentially patterned using the gate mask as an etching mask. Accordingly, the gate structure including the gate insulating layer pattern, the gate electrode, and the gate mask is formed on the substrate 100.

이어서, 상기 게이트 구조물이 형성된 기판(100) 상에 실리콘 질화막을 형성한 후, 이를 이방성 식각함으로써 상기 게이트 구조물의 양 측벽에 게이트 스페이서가 형성된다.Subsequently, after forming a silicon nitride layer on the substrate 100 on which the gate structure is formed, gate spacers are formed on both sidewalls of the gate structure by anisotropic etching.

상기 게이트 스페이서가 형성된 게이트 구조물을 이온 주입 마스크로 이용하 여 상기 게이트 구조물 사이에 노출되는 기판(100)에 이온 주입 공정으로 불순물을 주입한 후, 열처리 공정을 수행함으로써 기판(100)에 소오스/드레인 영역에 해당되는 제1 콘택 영역 및 제2 콘택 영역이 형성된다. Source / drain regions are formed on the substrate 100 by implanting impurities into the substrate 100 exposed between the gate structures by using the gate structure on which the gate spacer is formed as an ion implantation mask, and performing a heat treatment process. The first contact region and the second contact region corresponding to are formed.

상기 게이트 구조물을 덮으면서 기판(100)의 전면에 산화물로 이루어진 제1 층간 절연막(도시않됨)을 형성한다. 상기 제1 층간 절연막은 BPSG, PSG, SOG, PE-TEOS, USG 또는 HDP-CVD 산화물을 화학기상증착(CVD) 공정, 플라즈마 증대 화학기상증착(PECVD) 공정, 고밀도 플라즈마 화학기상증착(HDPCVD) 공정 또는 원자층 적층(ALD) 공정을 사용하여 형성한다.A first interlayer insulating layer (not shown) made of oxide is formed on the entire surface of the substrate 100 while covering the gate structure. The first interlayer insulating film is a chemical vapor deposition (CVD) process, a plasma enhanced chemical vapor deposition (PECVD) process, a high density plasma chemical vapor deposition (HDPCVD) process of BPSG, PSG, SOG, PE-TEOS, USG or HDP-CVD oxide Or an atomic layer deposition (ALD) process.

이어서, 화학기계적 연마 공정을 수행하여 상기 제1 층간 절연막의 상부를 제거함으로써, 상기 제1 층간 절연막의 상면을 평탄화시킨다.Subsequently, the upper surface of the first interlayer insulating film is planarized by performing a chemical mechanical polishing process to remove the upper portion of the first interlayer insulating film.

이어서, 평탄화 공정이 수행된 상기 제1 층간 절연막 상에 제1 포토레지스트 패턴(도시않됨)을 형성한 후, 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제1 층간 절연막을 부분적으로 이방성 식각한다. 그 결과, 상기 제1 층간 절연막을 관통하여 상기 제1 및 제2 콘택 영역을 노출시키는 콘택홀(104)들을 포함하는 제1 층간 절연막 패턴(102)이 형성된다. 상기 콘택홀(104)들은 상기 게이트 구조물들에 대하여 자기 정렬(self-alignment)되면서 상기 제1 및 제2 콘택 영역을 노출시킨다.Subsequently, after forming a first photoresist pattern (not shown) on the first interlayer insulating layer on which the planarization process is performed, the first interlayer insulating layer is partially anisotropically etched using the first photoresist pattern as an etching mask. do. As a result, a first interlayer insulating layer pattern 102 including contact holes 104 penetrating the first interlayer insulating layer to expose the first and second contact regions is formed. The contact holes 104 expose the first and second contact regions while being self-aligned with respect to the gate structures.

상기 콘택홀(104)들 가운데 일부는 커패시터 콘택 영역인 상기 제1 콘택 영역을 노출시키며, 콘택홀(104)들 중 다른 부분은 비트라인 콘택 영역인 상기 제2 콘택 영역을 노출시킨다.Some of the contact holes 104 expose the first contact region, which is a capacitor contact region, and another portion of the contact holes 104 expose the second contact region, which is a bit line contact region.

이후, 상기 제1 포토레지스트 패턴을 애싱 및/또는 세정 공정을 수행하여 제거한 후, 콘택홀(104)들을 매몰하면서 제1 층간 절연막 패턴(102)을 덮는 제2 도전막(도시않됨)을 형성한다. 상기 제2 도전막은 고농도의 불순물로 도핑된 폴리실리콘, 금속 또는 도전성 금속 질화물을 사용하여 형성할 수 있다.Subsequently, the first photoresist pattern is removed by an ashing and / or cleaning process, and then a second conductive layer (not shown) covering the first interlayer insulating layer pattern 102 is formed while the contact holes 104 are buried. . The second conductive layer may be formed using polysilicon, a metal, or a conductive metal nitride doped with a high concentration of impurities.

이어서, 제1 층간 절연막 패턴(102)의 상면이 노출될 때까지 화학기계적 연마 공정 또는 에치 백 공정을 수행함으로써 콘택홀(104)들 내에 구비되는 콘택(SAC) 패드들인 제1 콘택 패드(106)와 제2 콘택 패드(106)를 형성한다. 상기 제1 콘택 패드(106)는 커패시터 콘택 영역인 상기 제1 콘택 영역에 형성되고, 제2 콘택 패드(106)는 비트 라인 콘택 영역인 상기 제2 콘택 영역에 형성된다. 이에 따라, 제1 콘택 패드(106)는 커패시터 콘택 영역에 전기적으로 접촉되며, 제2 콘택 패드(106)는 비트 라인 콘택 영역에 전기적으로 접촉된다.Next, the first contact pads 106 which are contact (SAC) pads provided in the contact holes 104 by performing a chemical mechanical polishing process or an etch back process until the upper surface of the first interlayer insulating layer pattern 102 is exposed. And a second contact pad 106. The first contact pad 106 is formed in the first contact region, which is a capacitor contact region, and the second contact pad 106 is formed in the second contact region, which is a bit line contact region. Accordingly, the first contact pad 106 is in electrical contact with the capacitor contact region, and the second contact pad 106 is in electrical contact with the bit line contact region.

상기 제1 및 제2 콘택 패드(106)를 포함하는 제1 층간 절연막 패턴(102) 상에 실리콘 산화물을 증착하여 제2 층간 절연막(108)을 형성한다. Silicon oxide is deposited on the first interlayer insulating layer pattern 102 including the first and second contact pads 106 to form a second interlayer insulating layer 108.

일 예로, 상기 기판의 도전성 패턴은 상기 제1 및 제2 콘택 영역 또는 상기 제1 및 제2 콘택 영역과 전기적으로 연결되는 상기 제1 및 제2 콘택 패드(106)들이 해당될 수 있다. For example, the conductive patterns of the substrate may correspond to the first and second contact pads 106 electrically connected to the first and second contact regions or the first and second contact regions.

도 5를 참조하면, 상기 제2 층간 절연막(108) 상에 하드마스크(112)를 형성한다. Referring to FIG. 5, a hard mask 112 is formed on the second interlayer insulating layer 108.

구체적으로, 제2 층간 절연막(108) 상에 하드마스크막(도시않됨)을 형성한 다. 상기 하드마스크막은 N2, SiH4 및 N2O 가스를 반응 소스(source)로 사용하는 플라즈마 증대 화학 기상 증착(PECVD) 공정을 수행하여 형성한다. 상기 하드마스크막은 실리콘 질화물을 포함한다.Specifically, a hard mask film (not shown) is formed on the second interlayer insulating film 108. The hard mask film is formed by performing a plasma enhanced chemical vapor deposition (PECVD) process using N 2 , SiH 4 and N 2 O gas as a reaction source. The hard mask layer includes silicon nitride.

이어서, 상기 하드마스크막 상부에 제2 포토레지스트 패턴(114)을 형성한 후 상기 제2 포토레지스트 패턴(114)에 의해 노출된 상기 하드마스크막을 식각한다. 그 결과, 상기 하드마스크막은 상기 콘택 패드(106)들을 노출시키는 개구를 포함하는 하드마스크(112)로 형성된다. Subsequently, after the second photoresist pattern 114 is formed on the hard mask layer, the hard mask layer exposed by the second photoresist pattern 114 is etched. As a result, the hard mask layer is formed of a hard mask 112 including an opening exposing the contact pads 106.

이 후, 제2 포토레지스트 패턴(114)을 애싱 및/또는 세정 공정으로 제거한다.Thereafter, the second photoresist pattern 114 is removed by an ashing and / or cleaning process.

도 6을 참조하면, 상기 하드마스크(112)에 노출된 상기 제2 층간 절연막(108)을 식각한다. 그 결과 상기 제2 층간 절연막(108)에는 상기 도전성 패턴(106)의 표면을 노출시키는 개구(110)가 형성된다. 상기 개구(110)의 형성으로 인해 상기 제2 층간 절연막(108)은 제2 층간 절연막 패턴(108a)으로 형성된다.Referring to FIG. 6, the second interlayer insulating layer 108 exposed to the hard mask 112 is etched. As a result, an opening 110 is formed in the second interlayer insulating layer 108 to expose the surface of the conductive pattern 106. Due to the formation of the opening 110, the second interlayer insulating layer 108 is formed of a second interlayer insulating layer pattern 108a.

도면에 도시하지 않았지만, 상기 제2 층간 절연막 패턴(108a)의 상면 및 개구 내에 실질적으로 균일한 두께를 갖는 베리어막(Barrier Layer)(도시않됨)을 더 형성할 수 있다. 상기 베리어막은 티타늄, 탄탈륨, 텅스텐, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물등의 물질 또는 이들의 조합으로 형성된다. 상기 베리어막은 화학기상증착(CVD), 스퍼터링증착(sputtering deposition), 원자층 적층법(ALD) 등의 방법을 적용하여 형성할 수 있다. 여기서, 상기 베리어막은 후속 텅스텐막(116, 도 6)의 형성 시 텅스텐이 상기 제2 층간 절연막 패턴(108a) 내부로 확산되는 것을 방지하는 역할을 한다.Although not shown, a barrier layer (not shown) having a substantially uniform thickness may be further formed in the upper surface and the opening of the second interlayer insulating layer pattern 108a. The barrier film is formed of a material such as titanium, tantalum, tungsten, titanium nitride, tantalum nitride, tungsten nitride, or a combination thereof. The barrier film may be formed by applying a method such as chemical vapor deposition (CVD), sputtering deposition, atomic layer deposition (ALD). Here, the barrier film prevents tungsten from being diffused into the second interlayer insulating film pattern 108a when the subsequent tungsten film 116 (FIG. 6) is formed.

도 7을 참조하면, 상기 개구(110)를 매몰하면서 상기 하드마스크(112)의 상면을 덮는 텅스텐막(116)을 형성한다. Referring to FIG. 7, a tungsten film 116 is formed to cover the top surface of the hard mask 112 while the opening 110 is buried.

구체적으로, 개구(110)의 측면, 저면 및 하드마스크(112)의 상면 상에 개구(110)를 충분히 매립하도록 텅스텐 헥사플루오라이드(WF6)와 실란(SiH4) 또는 수소(H2) 가스를 사용한 화학기상증착(CVD) 방법으로 텅스텐막(116)을 형성한다.Specifically, tungsten hexafluoride (WF 6 ) and silane (SiH 4 ) or hydrogen (H 2 ) gas to sufficiently fill the opening 110 on the side, bottom and top of the hard mask 112 on the opening 110. The tungsten film 116 is formed by chemical vapor deposition (CVD).

도 8을 참조하면, 상기 하드마스크(112)의 상면이 노출되도록 상기 텅스텐막(116)을 식각하여 예비 텅스텐 패턴(116a)을 형성한다.Referring to FIG. 8, the tungsten film 116 is etched to expose the top surface of the hard mask 112 to form a preliminary tungsten pattern 116a.

구체적으로, 하드마스크(112)를 식각 종료점(etch end point)으로 하는 화학기계적 연마 공정을 진행하여 하드마스크(112)의 상면이 노출되도록 텅스텐막(116)을 제거한다. 그 결과, 텅스텐막(116)은 개구(110) 내에 존재하는 예비 텅스텐 패턴(116a)으로 형성된다. Specifically, the tungsten film 116 is removed to expose the top surface of the hard mask 112 by performing a chemical mechanical polishing process using the hard mask 112 as an etch end point. As a result, the tungsten film 116 is formed of the preliminary tungsten pattern 116a existing in the opening 110.

도 9를 참조하면, 상기 하드마스크(112)의 제거 시 노출되는 예비 텅스텐 패턴(116a)의 측면에 산화물(20, 도 2)이 형성되는 것을 방지하기 위해 습식 식각(wet etching)하여 상기 하드마스크(112)를 제거한다.Referring to FIG. 9, the hard mask is wet etched to prevent the oxides 20 (FIG. 2) from being formed on the side surfaces of the preliminary tungsten patterns 116a exposed when the hard mask 112 is removed. Remove (112).

구체적으로, 제2 층간 절연막 패턴(108a)의 상면이 노출될 때까지 연마 불균일화를 일으키는 식각 저지물인 하드마스크(112)를 습식 식각하여 제거한다. 일 예로, 실리콘 질화물로 이루어진 하드마스크(112)는 인산(H3PO4)을 주성분으로 하는 식각액을 사용하여 약 180℃ 정도 온도에서 식각함으로써 제거할 수 있다. Specifically, the hard mask 112, which is an etch stop which causes polishing non-uniformity, is removed by wet etching until the top surface of the second interlayer insulating layer pattern 108a is exposed. For example, the hard mask 112 made of silicon nitride may be removed by etching at a temperature of about 180 ° C. using an etching solution containing phosphoric acid (H 3 PO 4 ) as a main component.

상기 식각액을 이용한 식각 진행 시, 상기 하드마스크(112)는 상기 예비 텅스텐 패턴(116a)에 대하여 높은 식각 속도를 갖기 때문에 상기 하드마스크(112)가 제거된 이후 상기 예비 텅스텐 패턴(116a)은 상기 제2 층간 절연막 패턴(108a)의 상면보다 높은 위치의 상면을 갖는다. During the etching process using the etchant, since the hard mask 112 has a high etching rate with respect to the preliminary tungsten pattern 116a, the preliminary tungsten pattern 116a is removed after the hard mask 112 is removed. The upper surface of the second interlayer insulating film pattern 108a is higher than the upper surface.

이때, 형성된 예비 텅스텐 패턴(116a)의 측면에는 이후 화학기계적 연마 공정 시 연마 불균일화를 일으키는 식각 저지물로 작용하는 산화물(20, 도 2)이 생성되지 않는다. 이 때문에 이후 평탄한 상면을 갖는 텅스텐 패턴(116b, 도 10)이 형성될 수 있다.At this time, the oxide 20 (FIG. 2) acting as an etch stop which does not cause polishing unevenness in the subsequent chemical mechanical polishing process is not formed on the side surface of the formed preliminary tungsten pattern 116a. Because of this, a tungsten pattern 116b (FIG. 10) having a flat upper surface may be formed.

도 10을 참조하면, 상기 제2 층간 절연막 패턴(108a) 표면 상에 노출된 상기 예비 텅스텐 패턴(116a)을 화학기계적 연마하여 평탄화된 상면을 갖는 텅스텐 패턴(116b)을 형성한다.Referring to FIG. 10, the preliminary tungsten pattern 116a exposed on the surface of the second interlayer insulating layer pattern 108a is chemically polished to form a tungsten pattern 116b having a planarized top surface.

이때, 상기 화학기계적 연마 공정시 적용되는 슬러리는 과도한 산화반응을 억제하는 산화억제제를 포함하기 때문에 상기 텅스텐 패턴(116b) 형성 시 디싱과 침식이 발생되는 문제를 감소시킬 수 있다. 그 결과, 평탄화된 상면을 갖는 텅스텐 패턴(116b)인 콘택 플러그가 형성된다. In this case, since the slurry applied during the chemical mechanical polishing process includes an antioxidant inhibiting excessive oxidation reaction, dishing and erosion may be reduced when the tungsten pattern 116b is formed. As a result, a contact plug that is a tungsten pattern 116b having a flattened top surface is formed.

상술한 바와 같이, 본 발명은 상기 하드마스크를 건식 식각이 아닌 습식 식각공정을 수행하여 제거함으로써, 예비 텅스텐 패턴의 측면에 식각 저지물로 작용되는 산화물이 형성되는 것을 미연에 방지할 수 있다. 이로 인해, 화학기계적 연마 공정을 수행하여 텅스텐 패턴을 형성할 경우 평탄한 상면을 갖는 텅스텐 패턴을 형성할 수 있다. 이러한 텅스텐 패턴을 포함하는 반도체 소자는 전기적 저항이 실질적으로 낮아져 상기 반도체 소자의 저 전압 특성을 유지시킬 수 있으며, 반도체 소자의 신뢰도가 향상될 수 있다. As described above, the present invention can prevent the formation of the oxide acting as an etch stopper on the side of the preliminary tungsten pattern by removing the hard mask by performing a wet etching process instead of dry etching. Therefore, when the tungsten pattern is formed by performing a chemical mechanical polishing process, a tungsten pattern having a flat upper surface may be formed. A semiconductor device including such a tungsten pattern may substantially lower electrical resistance to maintain low voltage characteristics of the semiconductor device, and may improve reliability of the semiconductor device.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.While the foregoing has been described with reference to preferred embodiments of the present invention, those skilled in the art will be able to variously modify and change the present invention without departing from the spirit and scope of the invention as set forth in the claims below. It will be appreciated.

Claims (4)

도전성 패턴을 포함하는 기판 상에 층간 절연막을 형성하는 단계;Forming an interlayer insulating film on the substrate including the conductive pattern; 상기 층간 절연막 상에 하드마스크를 형성하는 단계;Forming a hard mask on the interlayer insulating film; 상기 하드마스크에 노출된 상기 층간 절연막을 식각하여 상기 도전성 패턴의 표면을 노출시키는 개구를 형성하는 단계;Etching the interlayer insulating layer exposed to the hard mask to form an opening exposing the surface of the conductive pattern; 상기 개구를 매몰하면서 상기 하드마스크의 상면을 덮는 텅스텐막을 형성하는 단계;Forming a tungsten film covering the top surface of the hard mask while the opening is buried; 상기 하드마스크의 상면이 노출되도록 상기 텅스텐막을 식각하여 예비 텅스텐 패턴을 형성하는 단계;Forming a preliminary tungsten pattern by etching the tungsten film to expose the top surface of the hard mask; 상기 하드마스크의 제거 시 노출되는 예비 텅스텐 패턴의 측면에 산화물이 형성되는 것을 방지하기 위해 습식 식각하여 상기 하드마스크를 제거하는 단계; 및Removing the hard mask by wet etching to prevent an oxide from being formed on a side surface of the preliminary tungsten pattern exposed when the hard mask is removed; And 상기 하드마스크가 제거됨으로 인해 상기 층간 절연막 표면 상에 노출된 상기 예비 텅스텐 패턴을 화학기계적 연마하여 평탄화된 상면을 갖는 텅스텐 패턴을 형성하는 단계를 포함하는 패턴 형성 방법. Chemically polishing the preliminary tungsten pattern exposed on the surface of the interlayer insulating film due to the removal of the hard mask to form a tungsten pattern having a flattened top surface. 제1 항에 있어서, 상기 도전성 패턴은 콘택 영역 또는 상기 콘택 영역과 전기적으로 연결되는 콘택 패드인 것을 특징으로 하는 패턴 형성 방법.The method of claim 1, wherein the conductive pattern is a contact region or a contact pad electrically connected to the contact region. 제1 항에 있어서, 상기 하드마스크는 실리콘 질화막을 포함하는 것을 특징으 로 하는 패턴 형성 방법.The method of claim 1, wherein the hard mask comprises a silicon nitride film. 제1 항에 있어서, 상기 개구를 형성하는 단계 이후에 베리어막을 연속적으로 형성하는 단계를 더 수행하는 것을 특징으로 하는 패턴 형성 방법.The method of claim 1, further comprising continuously forming a barrier film after forming the opening.
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