KR20070029093A - 플라즈마 디스플레이 장치 - Google Patents

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Abstract

본 발명은, 비디오 신호의 평균 휘도 레벨에 따라, 하나의 서스테인 펄스가 서브필드 각각의 서스테인 주기에 인가되는 서스테인 펄스 인가 종점과 다음의 서스테인 펄스가 인가되는 서스테인 펄스 인가 시점 사이의 중지 주기 길이를 변경시키는 플라즈마 디스플레이 장치에 관한 것이다.
평균 휘도 레벨 검출 회로, PDP

Description

플라즈마 디스플레이 장치{PLASMA DISPLAY DEVICE}
도 1 은 본 발명에 따른 플라즈마 디스플레이 장치의 개략적 구성을 나타내는 도면.
도 2 는 도 1 에 도시된 장치의 디스플레이 표면측으로부터 관찰된 PDP 의 내부 구성을 개략적으로 나타내는 정면도.
도 3 은 도 2 에 도시된 선 V3-V3 상에서의 단면을 나타내는 도면.
도 4 는 도 2 에 도시된 선 W2-W2 상에서의 단면을 나타내는 도면.
도 5 는 입방체의 다중결정 구조를 갖는 마그네슘 산화 단결정들을 나타내는 도면.
도 6 은 입방체의 다중결정 구조를 갖는 마그네슘 산화 단결정을 나타내는 도면.
도 7 은 마그네슘 산화 단결정 분말이 유전층 및 증가된 유전층의 표면에 부착되어 마그네슘 산화층을 형성하는 경우의 형태를 나타내는 도면.
도 8 은 플라즈마 디스플레이 장치에 채택되는 예시적인 발광 어드레싱 시퀀스를 나타내는 도면.
도 9 는 플라즈마 디스플레이 장치의 발광 패턴을 나타내는 도면.
도 10 은 도 8 에 도시된 발광 어드레싱 시퀀스에 따라 PDP 에 인가되는 다 양한 구동 펄스 및 그 인가 타이밍을 나타내는 도면.
도 11 은 마그네슘 산화 단결정 분말의 입경과 CL 발광의 파장간의 관계를 나타내는 그래프.
도 12 는 마그네슘 산화 단결정 분말의 입경과 235 nm 에서 CL 발광의 강도간의 관계를 나타내는 그래프.
도 13 은 디스플레이 셀에 마그네슘 산화층이 구성되지 않은 경우의 방전 확률, 마그네슘 산화층이 통상적인 증착에 의해 구성된 경우의 방전 확률, 및 다중결정 구조의 마그네슘 산화층이 구성된 경우의 방전 확률을 나타내는 도면.
도 14 는 235-nm 피크에서의 CL 발광 강도와 방전 지연 시간간의 대응을 나타내는 도면.
도 15 는 도 1 에 도시된 장치에서 X-행 전극 구동 회로 및 Y-행 전극 구동 회로의 특정 구성을 나타내는 회로도.
도 16 은 도 15 에 도시된 구동 회로에서 각 전극의 스위칭 동작 및 전압 파형을 나타내는 도면.
도 17a 및 17b 는 각각 번-인 전후의 서스테인 펄스, 방전 강도 및 방전 타이밍을 나타내는 파형도.
도 18a 및 18b 는 각각 펄스 주기가 변경된 경우의 서스테인 펄스, 방전 강도 및 방전 타이밍을 나타내는 파형도.
도 19 는 PDP 및 APL 값의 발광 로드에 대해 중지 주기를 설정하는 예시를 나타내는 도면.
* 도면의 주요부분에 대한 부호의 설명*
10 : 전면 투명 기판 11 : 광흡수층
12 : 유전층 13 : 마그네슘 산화층
14 : 후면 기판 15 : 열 전극 보호층
16 : 파티션 17 : 형광재층
50 : PDP 51 : 행 전극 구동 회로
53 : 행 전극 구동 회로 55 : 열 전극 구동 회로
56 : 구동 제어 회로 57 : 평균 휘도 레벨 검출 회로
1. 기술분야
본 발명은 플라즈마 디스플레이 패널을 사용하는 플라즈마 디스플레이 장치에 관한 것이다.
2. 종래기술의 설명
현재, 박막형 디스플레이 장치로서, AC 타입 (alternating discharge type) 플라즈마 디스플레이 패널이 상업적으로 사용되고 있다. 이러한 플라즈마 디스플레이 패널에서는, 2 개의 기판, 즉, 전면 유리 기판 및 후면 유리 기판이 소정의 간격으로 서로 대향하여 배치된다. 디스플레이면으로서 전면 유리 기판의 내면 (후면 유리 기판을 바라보는 면) 상에, 다수의 행 전극 쌍이, 서로 쌍으로 형성되 어 평행하게 연장된 서스테인 전극 쌍으로 형성된다. 후면 유리 기판 상에는, 어드레스 전극으로서 다수의 열 전극이 행 전극 쌍과 교차하면서 연장되어 형성되어 있고, 형광재로 코팅된다. 디스플레이 표면측으로부터 관찰되었을 때, 픽셀에 대응하는 디스플레이 셀이 행 전극 쌍과 열 전극의 교차부에 형성된다. 플라즈마 디스플레이 패널에 대해, 입력 비디오 신호에 대응하는 중간톤의 디스플레이 광도를 얻기 위해 서브필드 방법을 사용하는 그레이 스케일 어드레싱이 구현된다.
서브필드 방법에 기반한 그레이 스케일 어드레싱에서는, 복수의 서브필드가 제공된다. 발광을 행하는 횟수 (또는 주기) 가 할당되는 서브필드 각각에서는, 디스플레이 어드레싱이 비디오 신호의 일 필드에 구현된다. 또한, 서브필드 각각에서, 어드레스 단계 및 서스테인 단계가 차례로 구현된다. 어드레스 단계에서는, 입력 비디오 신호에 따라, 디스플레이 셀 각각에서 행 전극과 열 전극간에 선택적 방전이 선택적으로 발생되어 소정량의 벽전하를 형성한다 (또는 제거한다). 서스테인 단계에서는, 소정량의 벽전하가 형성되는 디스플레이 셀만이 반복적으로 방전되고, 그 방전과 관련된 발광 단계가 유지된다. 또한, 적어도 시작 서브필드에서는 어드레스 단계 이전에 초기화 단계가 구현된다. 초기화 단계에서는, 모든 디스플레이 셀에서, 쌍을 이룬 행 전극들 사이에서 재설정 방전이 발생되어, 모든 디스플레이 셀에서 유지되고 있는 벽전하의 양을 초기화하는 초기화 단계를 구현한다.
서스테인 단계에서는, 다수의 디스플레이 셀이 발광 상태로 설정되고 서스테 인 펄스가 인가되어 다수의 셀에서 거의 동시에 방전이 발생되는 경우, 많은 양의 전류가 순간적으로 흐르고, 서스테인 펄스의 전압 파형에서 왜곡이 발생한다. 그 결과, 방전을 시작하는 시점에서의 미세한 시프트에 따라, 방전시 인가되는 전압값이 디스플레이 셀 각각에서 변화하고, 방전 강도에서 변동이 발생하여, 디스플레이 품질이 열화될 수도 있다.
또한, 플라즈마 디스플레이 패널에서는, 방전 가스에 함유된 네온 가스의 비율을 증가시킴으로써 발광 효율이 증가되더라도, 서스테인 단계에서의 서스테인 방전 전압은 증가한다. 그 결과, 휘도의 레벨이 증가하고 잔상 효과가 커질 수도 있다.
본 발명의 목적은, 각각의 디스플레이 셀에서 방전 강도의 변동을 방지하면서, 휘도 레벨의 증가에 의해 유발되는 잔상을 개선할 수 있는 플라즈마 디스플레이 장치를 제공하는 것이다.
본 발명에 따른 플라즈마 디스플레이 장치는 입력 비디오 신호에 따라 플라즈마 디스플레이 패널 상에 이미지를 디스플레이하는 장치이며, 상기 플라즈마 디스플레이 패널은 교차점에 각각 디스플레이 셀을 형성하기 위해 복수의 행 전극 쌍 및 그 복수의 행 전극 쌍과 교차하는 복수의 열 전극을 가지고, 입력 비디오 신호의 일 필드에 대한 디스플레이 주기는 이미지 디스플레이를 위한 어드레스 주기 및 서스테인 주기로 각각 구성되는 복수의 서브필드로 구성되며, 상기 플라즈마 디스플레이 장치는: 어드레스 주기에 비디오 신호에 기반하여 픽셀 데이터에 따라 디스 플레이 셀 각각에서 어드레스 방전을 선택적으로 발생시키기 위한 어드레싱 수단; 및 서스테인 주기에 행 전극 쌍 각각으로 형성되는 행 전극들 사이에 서스테인 펄스를 인가하기 위한 서스테인 수단을 구비하며; 상기 서스테인 수단은 비디오 신호의 평균 휘도 레벨에 따라, 서브필드 각각의 서스테인 주기에 하나의 서스테인 펄스가 인가되는 서스테인 펄스 인가 종점과 다음 서스테인 펄스가 인가되는 서스테인 펄스 인가 시점간의 펄스 주기 길이를 변경한다.
본 발명의 플라즈마 디스플레이 장치에서는, 서브필드 각각의 서스테인 주기에 하나의 서스테인 펄스가 인가되는 서스테인 펄스 인가 종점과 다음 서스테인 펄스가 인가되는 서스테인 펄스 인가 시점간의 중지 (pause) 주기가 비디오 신호의 평균 휘도 레벨에 따라 변경된다. 따라서, 각 디스플레이 셀에서의 방전 강도 변화를 방지하면서, 휘도 레벨의 증가에 의해 유발되는 잔상의 열화를 방지할 수 있다.
이하, 본 발명의 실시형태를 도면을 참조하여 상세히 설명한다.
도 1 은 본 발명에 따른 플라즈마 디스플레이 장치의 개략적 구성을 나타내는 도면이다.
도 1 에 도시된 바와 같이, 플라즈마 디스플레이 장치는 플라즈마 디스플레이 패널로서 PDP (50), X-행 전극 구동 회로 (51), Y-행 전극 구동 회로 (53), 열전극 구동 회로 (55), 구동 제어 회로 (56) 및 평균 휘도 레벨 검출 회로 (57) 로 구성된다.
PDP (50) 에서는, 열 전극 D1 내지 Dm 이 2 차원 디스플레이 스크린의 종 방향 (수직 방향) 으로 연장되어 배열되고, 행 전극 X1 내지 Xn 및 행 전극 Y1 내지 Yn 이 횡 방향 (수평 방향) 으로 연장되어 배열된다. 행 전극 X1 내지 Xn 및 행 전극 Y1 내지 Yn 은 인접한 전극과 서로 쌍을 이뤄 PDP (50) 에서 제 1 디스플레이 라인 내지 제 n 디스플레이 라인으로서 기능하는 행 전극 쌍 (Y1, X1), (Y2, X2), (Y3, X3), ..., (Yn, Xn) 을 형성한다. 열 전극 D1 내지 Dm 과 디스플레이 라인의 교차부 (도 1 에서 점선으로 둘러싸인 영역) 각각에서는, 픽셀로 기능하는 디스플레이 셀 PC 가 형성된다. 더 상세하게는, PDP (50) 에서, 제 1 디스플레이 라인에 속하는 디스플레이 셀 PC1,1 내지 PC1,m, 제 2 디스플레이 라인에 속하는 디스플레이 셀 PC2,1 내지 PC2,m, 제 n 디스플레이 라인에 속하는 디스플레이 셀 PCn,1 내지 PCn,m 가 각각 매트릭스로 배열된다.
PDP (50) 의 열 전극 D1 내지 Dm 각각은 열 전극 구동 회로 (55) 에 접속되고, 행 전극 X1 내지 Xn 각각은 X-행 전극 구동 회로 (51) 에 접속되고, 행 전극 Y1 내지 Yn 각각은 Y-행 전극 구동 회로 (53) 에 접속된다.
도 2 는 디스플레이 표면측으로부터 관찰된 PDP (50) 의 내부 구성을 개략적으로 나타내는 정면도이다. 도 2 는 PDP (50) 에서 열 전극 D1 내지 D3 과 제 1 디스플레이 라인 (Y1, X1) 및 제 2 디스플레이 라인 (Y2, X2) 과의 교차부 각각을 도시한다. 도 3 은 도 2 의 라인 V3-V3 에서 PDP (50) 의 단면을 나타내는 도면을 도시하고, 도 4 는 도 2 의 라인 W2-W2 에서 PDP (50) 의 단면을 나타내는 도면을 도시한다.
도 2 에 도시된 바와 같이, 행 전극 X 각각은 2 차원 디스플레이 스크린에서 수평 방향으로 연장된 버스 전극 Xb (주요부) 및 버스 전극 Xb 상의 디스플레이 셀 PC 각각에 대응하는 위치와 접촉하여 형성되는 T-형태의 투명 전극 Xa (투사부) 로 구성된다. 행 전극 Y 각각은 2 차원 디스플레이 스크린의 수평 방향에서 연장된 버스 전극 Yb 및 버스 전극 Yb 상의 디스플레이 셀 PC 각각에 대응하는 위치와 접촉하여 형성되는 T-형태의 투명 전극 Ya (투사부) 로 구성된다. 투명 전극 Xa 및 Ya 는 소정 길이의 방전 갭 g1 을 통해 서로 대향한다. 투명 전극 Xa 및 Ya 는 ITO 와 같은 투명한 도전막으로 형성되고, 버스 전극 Xb 및 Yb 은 예를 들어 금속막으로 형성된다. 도 3 에 도시된 바와 같이, 투명 전극 Xa 및 버스 전극 Xb 로 형성된 행 전극 X, 및 투명 전극 Ya 및 버스 전극 Yb 로 형성된 행 전극 Y 에 있어서는, 그 전면측이 전면 투명 기판 (10) 의 후면측 상에 형성되어 PDP (50) 의 디스플레이 표면이 된다. 각 행 전극 쌍 (X, Y) 각각의 투명 전극 Xa 및 Ya 는 쌍을 이룬 반대 행 전극측으로 연장되고, 각각 방전 갭 g1 근처의 넓은 부분 및 넓은 부분과 버스 전극간을 접속시키는 좁은 부분을 가진다. 투명 전극 Xa 및 Xb 의 넓은 부분의 평탄한 상단은 방전 갭 g1 을 통해 서로 직면한다. 또한, 전면 투명 기판 (10) 의 후면측 상에서는, 2 차원 디스플레이 스크린의 수평 방향으로 연장된 검거나 어두운 광흡수층 (차광층; 11) 이 한 쌍의 행 전극 쌍 (X1, Y1) 및 이 행 전극 쌍에 인접한 행 전극 쌍 (X2, Y2) 사이에 형성된다. 또한, 전면 투명 기판 (10) 의 후면측 상에는, 행 전극 쌍 (X, Y) 을 피복하기 위해 유전층 (12) 이 형성된다. 유전층 (12) 의 후면측 (행 전극 쌍이 접속되는 표면의 반대면) 상에는, 광흡수층 (11) 및 광흡수층 (11) 에 인접한 버스 전극 Xb 및 Yb 이 도 3 에 도시된 바와 같이 형성된 영역에 대응하는 부분에 증가된 유전층 (12A) 이 형성된다. 유전층 (12) 및 증가된 유전층 (12A) 의 표면 상에는, 후술할 기상 마그네슘 산화물 (MgO) 단결정 분말을 포함하는 마그네슘 산화층 (13) 이 형성된다.
한편, 전면 투명 기판 (10) 과 평행하게 배치되는 후면 기판 (14) 상에는, 각각의 열 전극 D 가, 각 행 전극 쌍 (X, Y) 의 투명 전극 Xa 및 Ya 와 직면하는 위치에서 행 전극 (X, Y) 에 직교하는 방향으로 연장되도록 형성된다. 후면 기판 (14) 상에는, 열 전극 D 를 피복하는 백색의 열 전극 보호층 (15) 이 더 형성된다. 열 전극 보호층 (15) 상에는, 파티션 (16) 이 형성된다. 파티션 (16) 은 각각의 행 전극 쌍 (X, Y) 의 버스 전극 Xb 및 Yb 에 대응하는 위치에서 2 차원 디스플레이 스크린의 측면 방향으로 연장된 측벽 (16A), 및 서로 인접한 열 전극 D 사이의 중앙에서 2 차원 디스플레이 스크린의 종 방향으로 연장된 수직벽 (16B) 의 사다리 형태로 형성된다. 또한, 도 2 에 도시된 바와 같은 사다리 형태의 파티 션 (16) 은 PDP (50) 의 모든 디스플레이 라인에서 형성되고, 공간 SL 은 도 2 에 도시된 바와 같이 서로 인접한 파티션 (16) 사이에 존재한다. 또한, 사다리 형태의 파티션 (16) 은 서로 분리된 방전 공간 S, 및 투명 전극 Xa 및 Ya 를 분할한다. 방전 공간 S 에서는, 네온 가스를 함유한 방전 가스가 충전된다. 방전 가스는 방전 공간 S 내에 밀봉된 네온 가스를 부피에서 10 % 이상 함유한다. 측벽 (16A) 의 측면, 수직벽 (16B) 의 측면, 및 디스플레이 셀 PC 각각의 열 전극 보호층 (15) 의 표면 상에는, 도 3 에서 도시된 바와 같이 전체 표면을 피복하기 위하여 형광재층 (17) 이 형성된다. 형광재층 (17) 은 실질적으로 3 가지 타입의 형광재: 적색 발광을 위한 형광재, 녹색 발광을 위한 형광재 및 청색 발광을 위한 형광재로 형성된다. 디스플레이 셀 PC 각각의 방전 공간 S 및 공간 SL 은 도 3 에 도시된 바와 같이 측벽 (16A) 에 대해 마그네슘 산화층 (13) 을 인접시킴으로써 서로 밀폐된다. 한편, 도 4 에 도시된 바와 같이, 수직벽 (16B) 이 마그네슘 산화층 (13) 에 인접하지 않기 때문에, 그 사이에 공간 r1 이 존재한다. 더 상세하게는, 2 차원 디스플레이 스크린의 측면 방향에서 서로 인접한 디스플레이 셀 PC 각각의 방전 공간 S 는 공간 r1 을 통해 서로 교류한다.
여기서, 마그네슘 산화층 (13) 을 형성하는 마그네슘 산화 결정은, 전자빔을 발산함으로써 여기되어 200 내지 300 nm 의 파장 범위 내에서 (특별하게는, 230 내지 250 nm 내 235 nm 근처에서) 피크를 가지는 CL 발광을 하는 기상 마그네슘 산화 결정과 같은 마그네슘을 가열하여 생성되는 마그네슘 증기의 기상 산화에 의해 얻어지는 단결정을 포함한다. 기상 마그네슘 산화 크리스탈은 도 5 에 나타난 SEM 사진 이미지에서 입방체 결정이 서로 끼워진 다중결정 구조 또는 도 6 에 나타난 SEM 사진 이미지에서의 입방체 단결정 구조로 2000 Å 이상의 입경을 갖는 마그네슘 단결정을 포함한다. 마그네슘 단결정은 다른 방법에 의해 생성된 마그네슘 산화물보다 더 높은 순도, 더 미세한 입자 및 더 적은 입자 응고의 특성을 가지며, 방전 지연 등에서 개선된 방전 특성에 기여한다. 또한, 본 실시형태에서, 사용되는 기상 마그네슘 산화 다중결정은 BET 방법에 의해 측정된 500 Å 이상, 바람직하게는 2000 Å 이상의 평균 입경을 가진다. 도 7 에 도시된 바와 같이, 마그네슘 산화 단결정은 스프레이 또는 정전기적 코팅에 의해 유전층 (12) 의 표면에 부착되어 마그네슘 산화층 (13) 을 형성한다. 또한, 증착 또는 스퍼터링에 의해 유전층 (12) 및 증가된 유전층 (12A) 의 표면 상에 얇은 마그네슘 산화층이 형성되고 그 위에 기상 마그네슘 산화 단결정이 부착되어 마그네슘 산화층 (13) 이 형성될 수도 있다.
구동 제어 회로 (56) 는, 도 8 에 도시된 바와 같은 서브필드 방법 (서브프레임 방법) 을 채택하는 발광 어드레싱 시퀀스에 따르는 구조를 가진 PDP (50) 를 구동하는 다양한 제어 신호를 X-행 전극 구동 회로 (51), Y-행 전극 구동 회로 (53), 및 열 전극 구동 회로 (55) 에 공급한다. X-행 전극 구동 회로 (51), Y-행 전극 구동 회로 (53) 및 열 전극 구동 회로 (55) 는 도 8 에 도시된 바와 같은 발광 어드레싱 시퀀스에 따라 PDP (50) 에 공급될 다양한 구동 펄스를 생성하여 이를 PDP (50) 에 공급한다. 평균 휘도 레벨 검출 회로 (57) 는 비디오 신호의 (APL 에 대응하는) 평균 휘도 레벨을 검출한다. 검출된 평균 휘도 레벨 데이터 는 구동 제어 회로 (56) 에 공급되고, 서스테인 주기의 서스테인 펄스 인가 주기 사이의 펄스 주기가 전술한 바와 같이 평균 휘도 레벨에 따라 조절된다. 평균 휘도 레벨은 비디오 신호의 각 프레임에 대해 또는 개별적으로 각 라인에 대해 검출될 수도 있다.
도 8 에 도시된 발광 어드레싱 시퀀스에서는, 하나의 필드 (하나의 프레임) 에 대한 디스플레이 주기가 서브필드 SF1 내지 SF12 를 가지고, 어드레스 단계 W 및 서스테인 단계 I 가 서브필드 SF1 내지 SF12 각각에서 구현된다. 또한, 시작 서브필드 SF1 에서만, 어드레스 단계 W 이전에 재설정 단계 R 이 구현된다. 서브필드 SF1 내지 SF12 에 대한 서스테인 단계 I 의 주기는 SF1 내지 SF12 의 순서로 연장된다. 또한, 어드레스 단계 W 가 구현되는 주기는 어드레스 주기이고, 서스테인 단계 I 가 구현되는 주기는 서스테인 주기이다.
도 9 는 도 8 에 도시된 바와 같은 발광 어드레싱 시퀀스에 기초하여 구현되는 발광 어드레싱의 모든 패턴을 나타내는 도면을 도시한다. 서브필드 SF1 내지 SF12 의 발광 어드레싱 시퀀스에 의해 13 개의 그레이 스케일이 형성된다. 도 9 에 도시된 바와 같이, 서브필드 SF1 내지 SF12 내 하나의 서브필드의 어드레스 단계 W 에서는 그레이 스케일 (흑색 원으로 도시) 각각에 대한 디스플레이 셀 각각에 대해 선택적 소거 방전이 구현된다. 더 상세하게는, 선택적 소거 방전이 구현될 때까지 재설정 단계 R 을 구현함으로써 PDP (50) 의 모든 디스플레이 셀에 형성되는 벽전하가 유지되고, 나머지 주기 (백색 원으로 도시) 동안 포함되는 각 서브필드 SF 의 서스테인 단계 I 에서 방전 및 발광을 유발시킨다. 선택적 소거 방전이 일 필드 주기 동안 수행되면서 각 디스플레이 셀은 발광 상태가 되고, 13 그레이 스케일은 발광 상태의 길이에 의해 얻어질 수 있다.
도 10 은 서브필드 SF1 내지 SF12 중 SF1 내지 SF2 를 추출하여, PDP (50) 의 행 전극 X 및 Y, 및 열 전극 D 에 인가되는 다양한 구동 펄스의 인가 타이밍을 도시한다.
시작 서브필드 SF1 에서만 어드레스 단계 W 이전에 구현되는 재설정 단계 R 에서는, 도 10 에 도시된 바와 같이 X-행 전극 구동 회로 (51) 가 음의 재설정 펄스 RPx 를 행 전극 X1 내지 Xn 에 인가한다. 재설정 펄스 RPx 는, 전압값이 느리게 증가하여 피크 전압값에 도달하는 펄스 파형을 가진다. 또한, 재설정 펄스 RPx 의 인가와 동시에, Y-행 전극 구동 회로 (53) 는, 도 10 에 도시된 바와 같이 재설정 펄스 RPx 와 유사하게 전압값이 느리게 증가하여 피크 전압값에 도달하는 파형을 가진 양의 재설정 펄스 RPY 를 행 전극 Y1 내지 Yn 에 동시에 인가한다. 재설정 펄스 RPx 및 재설정 펄스 RPY 의 동시 인가에 의해, 모든 디스플레이 셀 PC1,1 내지 PCn,m 각각에서 행 전극 X 및 Y 사이에 재설정 방전이 발생된다. 재설정 방전이 종료된 후, 디스플레이 셀 PC 각각의 방전 공간 S 내 마그네슘 산화층 (13) 의 표면 상에 소정량의 벽전하가 형성된다. 더 상세하게는, 양전하가 행 전극 X 의 근처에 형성되고 음전하가 마그네슘 산화층 (13) 표면 상의 행 전극 Y 근처에서 형성되는, 소위 벽전하가 형성되는 상태이다.
보호층으로서 기상 마그네슘 산화층 (13) 이 그 위에 제공되는 패널에서는, 방전 확률이 현저하게 높기 때문에, 약한 재설정 방전이 안정적으로 발생된다. 범프, 더 상세하게는 넓은 말단의 T-형태의 전극을 합성함으로써, 재설정 방전이 방전 갭 근처에 위치되어, 모든 행 전극에서 방전이 발생되는 것과 같은 급작스런 재설정 방전이 발생될 확률이 더 억제된다. 따라서, 열 전극과 행 전극간에 방전이 거의 발생되지 않고, 안정되고 약한 재설정 방전이 단시간에 발생될 수 있다.
또한, 기상 마그네슘 산화층 (13) 이 제공되는 구성에서는, 방전 확률이 현저하게 개선되기 때문에, 단일 재설정 펄스의 인가, 즉 1 회의 재설정 방전으로도 프라이밍 (priming) 효과가 계속되게 할 수 있다. 따라서, 재설정 동작 및 선택적 소거 동작이 더 안정화된다. 또한, 재설정 방전을 행하는 횟수가 최소화되어 콘트라스트를 강화시킨다.
또한, 기상 마그네슘 산화층 (13) 제공의 효과는 후술할 것이다.
다음으로, 각 서브필드 SF1 내지 SF12 의 어드레스 단계 W 에서는, Y-행 전극 구동 회로 (53) 가 양의 전압을 모든 행 전극 Y1 내지 Yn 에 인가하고, 후속적으로 음의 전압을 가진 스캐닝 펄스 SP 를 행 전극 Y1 내지 Yn 각각에 인가한다. 그 동안, X-행 전극 구동 회로 (51) 는 전극 X1 내지 Xn 의 전위를 0 V 로 변경시킨다. 열 전극 구동 회로 (55) 는 서브 필드 SF1 에 대응하는 픽셀 구동 데이터 비트 그룹 DB1 의 각 데이터 비트를 그 논리 레벨에 대응하는 펄스 전압을 가진 픽셀 데이터 펄스 DP 로 변환한다. 예를 들어, 열 전극 구동 회로 (55) 는 논리 레벨 0 의 픽셀 구동 데이터 비트를 양의 고전압 픽셀 데이터 펄스 DP 로 변환하며, 논리 레벨 1 의 구동 데이터 비트를 저전압 (0 V) 픽셀 데이터 펄스 DP 로 변환한다. 그 후, 스캐닝 펄스 SP 의 인가 타이밍에 동기화하여 픽셀 데이터 펄스 DP 를 각 디스플레이 라인에 대한 열 전극 D1 내지 Dm 에 인가한다. 더 상세하게는, 우선 열 전극 구동 회로 (55) 가 제 1 디스플레이 라인에 대응하는 픽셀 데이터 펄스 DP 의 m 펄스로 형성된 픽셀 데이터 펄스 그룹 DP1 을 열 전극 D1 내지 Dm 에 인가하고, 그 후, 제 2 디스플레이 라인에 대응하는 픽셀 데이터 펄스 DP 의 m 펄스로 형성된 픽셀 데이터 펄스 그룹 DP2 를 열 전극 D1 내지 Dm 에 인가한다. 음 전압의 스캐닝 펄스 SP 및 고 전압의 픽셀 데이터 펄스 DP가 동시에 인가되었던 디스플레이 셀 PC 의 열 전극 D 와 행 전극 Y 사이에, 선택적 소거 방전이 발생하여 디스플레이 셀 PC 에 형성된 벽전하를 제거한다. 한편, 저전압 (0 V) 의 픽셀 데이터 펄스 DP 뿐 아니라 스캐닝 펄스 SP 가 인가되었던 디스플레이 셀 PC 에서는, 선택적 소거 방전이 전술한 바와 같이 발생하지 않는다. 따라서, 벽전하를 형성한 상태가 디스플레이 셀 PC 에 유지된다. 더 상세하게는, 벽전하가 디스플레이 셀 PC 에 존재하는 경우 그대로 유지되지만, 벽전하가 존재하지 않는 경우 벽전하를 형성하지 않는 상태가 유지된다.
이러한 방식으로, 선택적 소거 어드레싱 방법에 기반한 어드레싱 단계 W 에서, 선택적 소거 어드레싱 방전은 서브필드에 대응하는 픽셀 구동 데이터 비트 그룹의 각 데이터 비트에 따라 디스플레이 셀 PX 각각에서 선택적으로 발생되어, 벽 전하가 제거된다. 따라서, 벽전하가 유지되는 디스플레이 셀 PC 가 점등 상태로 설정되고, 벽전하가 제거된 디스플레이 셀 PC 가 소등 상태로 설정된다.
다음으로, 서브필드 각각의 서스테인 단계 I 에서는, X-행 전극 구동 회로 (51) 및 Y-행 전극 구동 회로 (53) 가 양의 서스테인 펄스 IPx 내지 IPY 를 행 전극 X1 내지 Xn 및 Y1 내지 Yn 에 교대로 반복적으로 인가한다. 서스테인 펄스 IPx 내지 IPY 를 인가하는 횟수는 서브 필드 각각에서의 가중 광도에 의존한다. 서스테인 펄스 IPx 내지 IPY 가 인가될 때마다, 점등 상태인 디스플레이 셀 PC 만이 서스테인 방전을 하고, 소정량의 벽전하가 형성된 셀 및 형광재층 (17) 이 이 방전에 따라 발광하여 패널 표면 상에 이미지를 형성한다.
전술한 바와 같이, 디스플레이 셀 PC 각각에 형성된 마그네슘 산화층 (13) 에 포함된 기상 마그네슘 단결정은, 전자빔을 발산함으로써 여기되어 도 11 에 도시된 바와 같이 200 내지 300 nm 의 파장 범위 내에서 (특별하게는, 230 내지 250 nm 내 235 nm 근처에서) 피크를 가지는 CL 발광을 한다. 도 12 에 도시된 바와 같이, 기상 마그네슘 산화 결정 각각의 입경이 클수록, CL 발광의 피크 강도는 커진다. 더 상세하게는, 기상 마그네슘 산화 결정의 생성시에 통상의 경우보다 높은 온도에서 마그네슘이 가열되는 경우, 도 5 또는 도 6 에 도시된 바와 같은 2000 Å 이상의 입경을 가진 비교적 큰 단결정 및 500 Å 의 평균 입경을 가진 기상 마그네슘 산화 단결정이 형성된다. 마그네슘을 가열하는 온도가 통상의 경우보다 높기 때문에, 마그네슘을 산소와 반응시켜 생성되는 화염의 길이도 더 길 다. 따라서, 화염의 온도와 환경 온도간의 차이가 커지고, 따라서, 더 큰 입경을 가진 기상 마그네슘 산화 단결정의 그룹은 200 내지 300 nm (특별하게는 235 nm 근처) 에 대응하는 다수의 고 에너지 레벨의 단결정을 특히 포함한다.
도 13 은 방전 확률: 디스플레이 셀 PC 에 마그네슘 산화층이 제공되지 않는 경우의 확률; 마그네슘 산화층이 통상적인 증착에 의해 구성된 경우의 확률; 및 전자빔을 발산시킴으로써 200 내지 300 nm 에서 (특별하게는, 230 내지 250 nm 내 235 nm 근처에서) 피크를 가지는 CL 발광을 생성하는 기상 마그네슘 산화 단결정을 포함한 마그네슘 산화층이 제공된 경우의 확률을 나타내는 도면이다. 또한, 도 13 에서, 수평축은 방전 휴지 시간, 즉, 발생된 방전으로부터 다음에 발생될 방전까지의 시간 간격이다.
이러한 방식으로, 디스플레이 셀 PC 각각의 방전 공간 S 에서 도 5 또는 도 6 에 도시된 바와 같이 전자빔을 발산시킴으로써 200 내지 300 nm (특히, 230 내지 250 nm 내 235 nm 근처) 에서 피크를 가지는 CL 발광을 하는 기상 마그네슘 산화 단결정을 포함하는 마그네슘 산화층 (13) 이 형성되는 경우, 방전 확률은 마그네슘 산화층이 통상적 증착에 의해 형성되는 경우보다 높다. 또한, 도 14 에 도시된 바와 같이, 전술한 기상 마그네슘 산화 단결정에 대해서, 전자빔 발산시 특히 235 nm 에서 피크를 가지는 더 큰 CL 발광 강도의 마그네슘 산화 단결정이 방전 공간 S 에서 발생된 방전 지연을 단축시킬 수 있다.
따라서, 디스플레이 이미지가 없는 것과 관련되는 재설정 방전에 따라 발광을 억제하고 콘트라스트를 개선하기 위해, 도 10 에 도시된 바와 같이 행 전극에 인가될 재설정 펄스의 전압 전이가 부드럽게 행해져 재설정 방전을 약화시키는 경우에도, 이러한 약한 재설정 방전은 발생되는 단시간에 안정화될 수 있다. 더 상세하게는, 디스플레이 셀 PC 각각은, T-형태의 투명 전극 Xa 와 Ya 사이의 방전 갭 근처에서 국부 방전이 발생되는 구조를 채택하기 때문에, 모든 행 전극에서 방전될 수도 있는 강하고 급작스런 재설정 방전이 억제될 수 있고, 열 전극과 행 전극 사이의 에러 방전이 억제될 수 있다.
또한, 증가된 방전 확률 (단축된 방전 지연) 이 재설정 단계 R 의 재설정 방전에 의한 길고 연속적인 프라이밍 효과를 허용하기 때문에, 어드레스 단계 W 에서 발생된 어드레스 방전 및 서스테인 단계 I 에서 발생된 서스테인 방전은 고속이다. 따라서, 도 10 에 도시된 바와 같은 어드레스 방전을 발생시키기 위해 열 전극 D 및 행 전극 Y 에 인가되는 픽셀 데이터 펄스 DP 및 스캐닝 펄스 SP 의 펄스폭은 단축될 수 있다. 그 양만큼, 어드레스 단계 W 에 대한 프로세싱 시간이 단축될 수 있다. 또한, 도 10 에 도시된 바와 같은 서스테인 방전을 발생시키기 위해 행 전극 Y 에 인가되는 서스테인 펄스 IPY 의 펄스폭은 단축될 수 있다. 그 양만큼, 서스테인 단계 I 에 대한 프로세싱 시간이 단축될 수 있다.
따라서, 어드레스 단계 W 및 서스테인 단계 I 각각에 대해 단축된 프로세싱 시간의 양만큼, 하나의 필드 (또는 하나의 프레임) 에서 디스플레이 주기에 제공되는 서브필드의 수가 증가될 수 있고, 그레이 스케일의 수가 증가될 수 있다.
도 15 는 전극 Xj 및 Yj 상에서 X-행 전극 구동 회로 (51) 및 Y-행 전극 구 동 회로 (53) 의 특정 구성을 도시한다. 전극 Xj 는 전극 X1 내지 Xn 에서 제 j 라인의 전극이고, 전극 Yj 는 전극 Y1 내지 Yn 에서 제 j 라인의 전극이다. 전극 Xj 와 Yj 사이의 부분은 커패시터 CO 로 기능한다.
X-행 전극 구동 회로 (51) 에서는, 2 개의 전원 B1 및 B2 가 제공된다. 전원 B1 은 전압 Vs (예를 들어, 170 V) 를 출력하고, 전원 B2 는 전압 Vr (예를 들어, 190 V) 를 출력한다. 전원 B1 의 포지티브 단자는 스위칭 소자 S3 을 통해 전극 Xj 를 위한 접속 라인 (21) 에 접속되고, 네거티브 단자는 접지된다. 접속 라인 (21) 과 접지 사이에 스위칭 소자 S4 가 접속되고, 스위칭 소자 S1, 다이오드 D1 및 코일 L1 으로 형성되는 직렬 회로, 및 코일 L2, 다이오드 D2 및 스위칭 소자 S2 로 형성되는 직렬 회로가 커패시터 C1 을 통해 접지측에 공통적으로 접속된다. 또한, 다이오드 D1 은 커패시터 C1 측에 애노드를 가지고, 다이오드 D2 는 커패시터 C1 측이 캐소드가 되도록 접속된다. 또한, 전원 B2 의 네거티브 단자는 스위칭 소자 S8 및 저항 R1 을 통해 접속 라인 (21) 에 접속되고, 전원 B2 의 포지티브 단자는 접지된다.
Y-행 전극 구동 회로 (53) 에서는, 4 개의 전원 B3 내지 B6 이 제공된다. 전원 B3 은 전압 Vs (예를 들어, 170 V) 를 출력하고, 전원 B4 는 전압 Vr (예를 들어, 190 V) 을 출력하고, 전원 B5 는 전압 Voff (예를 들어, 140 V) 를 출력하고, 전원 B6 은 전압 Vh (예를 들어, 160 V, Vh > Voff) 를 출력한다. 전원 B3 의 포 지티브 단자는 스위칭 소자 S13 을 통해 스위칭 소자 S15 를 위한 접속 라인 22 에 접속되고, 네거티브 단자는 접지된다. 접속 라인 (22) 과 접지 사이에, 스위칭 소자 S14 가 접속되고, 스위칭 소자 S11, 다이오드 D3 및 코일 L3 로 형성되는 직렬 회로, 및 코일 L4, 다이오드 D4 및 스위칭 소자 S12 로 형성되는 직렬 회로가 커패시터 C2 를 통해 접지측에 공통적으로 접속된다. 또한, 다이오드 D3 은 커패시터 C2 측에 애노드를 가지고, 다이오드 D4 는 커패시터 C2 측이 캐소드가 되도록 접속된다.
접속 라인 (22) 은 스위칭 소자 S15 를 통해 전워 B6 의 네거티브 단자를 위한 접속 라인 (23) 에 접속된다. 전원 B4 의 네거티브 단자 및 전원 B5 의 포지티브 단자는 접지된다. 전원 B4 의 포지티브 단자는 스위칭 소자 S16 및 저항 R2 를 통해 접속 라인 (23) 에 접속되고, 전원 B5 의 네거티브 단자는 스위칭 소자 S17 을 통해 접속 라인 (23) 에 접속된다.
전원 B6 의 포지티브 단자는 스위칭 소자 S21 을 통해 전극 Yj 를 위한 접속 라인 (24) 에 접속되고, 접속 라인 (23) 에 접속된 전원 B6 의 네거티브 단자는 스위칭 소자 S22 를 통해 접속 라인 (24) 에 접속된다. 다이오드 D5 는 스위칭 소자 S21 에 병렬로 접속되고, 다이오드 D6 은 스위칭 소자 S22 에 병렬로 접속된다. 다이오드 D5 는 접속 라인 (24) 측에 애노드를 가지고, 다이오드 D6 은 접속 라인 (24) 측이 캐소드가 되도록 접속된다.
구동 제어 회로 (56) 는 스위칭 소자 S1 내지 S4, S8, S11 내지 S21 및 S22 의 턴온 및 턴오프를 제어한다.
X-행 전극 구동 회로 (51) 에서는, 저항 R1, 스위칭 소자 S8 및 전원 B2 가 재설정부를 구성하고, 나머지 소자들이 서스테인부를 구성한다. 또한, Y-행 전극 구동 회로 (53), 전원 B3, 스위칭 소자 S11 내지 S15, 코일 L3 및 L4, 다이오드 D3 및 D4 및 커패시터 C2 가 서스테인부를 구성하고, 전원 B4, 저항 R2 및 스위칭 소자 S16 이 재설정부를 구성하고, 나머지 전원 B5 및 B6, 스위칭 소자 S13, S17, S21, S22 및 다이오드 D5 및 D6 이 어드레싱부를 구성한다.
다음으로, 이러한 구성의 X-행 전극 구동 회로 (51) 및 Y-행 전극 구동 회로 (53) 를 도 16 에 도시된 타임차트를 참조하여 설명한다.
우선, 재설정 단계에서는, X-행 전극 구동 회로 (51) 의 스위칭 소자 S8 이 턴온되고, Y-행 전극 구동 회로 (53) 의 스위칭 소자 S16 및 S22 모두가 턴온된다. 다른 스위칭 소자들은 오프이다. 스위칭 소자 S16 및 S22 의 턴온은 전원 B4 의 포지티브 단자로부터 스위칭 소자 S16, 저항 R2 및 스위칭 소자 S22 를 통해 전극 Yj 로 전류를 흐르게 하고, 스위칭 소자 S8 의 턴온은 전극 Xj 로부터 저항 R1 및 스위칭 소자 S8 을 통해 전원 B2 의 네거티브 단자로 전류를 흐르게 한다. 전극 Xj 의 전위는 커패시터 CO 및 저항 R1 의 시상수에 의해 점차 감소하고, 이것은 재설정 펄스 RPx 이며, 전극 Yj 의 전위는 커패시터 CO 및 저항 R2 의 시상수에 의해 점차 증가하고, 이것은 재설정 펄스 RPY 이다. 재설정 펄스 RPx 는 최종적 으로 전압 -Vr 이 되고, 재설정 펄스 RPY 는 최종적으로 전압 Vr 이 된다. 재설정 펄스 RPx 가 모든 전극 X1 내지 Xn 에 동시에 인가되고, 재설정 펄스 RPY 가 전극 Y1 내지 Yn 각각에 대해 생성되어 모든 전극 Y1 내지 Yn 에 인가된다.
재설정 펄스 RPx 및 RPY 의 동시 인가에 의해서, PDP (1) 의 모든 디스플레이 셀이 방전 여기되어 하전된 입자를 생성하고, 그 방전을 제거한 후, 소정량의 벽전하가 모든 디스플레이 셀의 유전층 상에 균등하게 형성된다.
재설정 펄스 RPx 및 RPY 의 레벨이 포화 (saturation) 된 후, 재설정 단계가 종료하기 전에 스위칭 소자 S8 및 S16 이 턴오프된다. 또한, 이 때 스위칭 소자 S4, S14 및 S15 가 턴온되고, 전극 Xj 및 Yj 가 모두 접지된다. 따라서, 재설정 펄스 RPx 및 RPY 가 소멸된다.
다음으로, 어드레스 단계가 시작하는 경우, 동시에 스위칭 소자 S14, S15 및 S22 가 턴온되고, 스위칭 소자 S17 이 턴온되고, 스위칭 소자 S21 이 턴온된다. 따라서, 전원 B6 이 전원 B5 에 직렬로 접속되어 있기 때문에, 전원 B6 의 포지티브 단자 전위는 Vh - Voff 이다. 포지티브 전위는 스위칭 소자 S21 을 통해 전극 Yj 에 인가된다.
어드레스 단계에서, 열 전극 구동 회로 (55) 는 비디오 신호에 기초하여 각 픽셀에 대한 픽셀 데이터를 그 논리 레벨에 대응하는 전압값을 가진 픽셀 데이터 펄스 DP1 내지 DPn 으로 변환하여, 후속적으로 하나의 디스플레이 라인 각각에 대한 열 전극 D1 내지 Dm 에 인가한다. 도 16 에 도시된 바와 같이, 전극 Yj, Yj+1 에 대한 픽셀 데이터 펄스 DPj, DPj+1 이 열 전극 Di 에 인가된다.
Y-행 전극 구동 회로 (53) 는 픽셀 데이터 펄스 그룹 DP1 내지 DPn 각각의 타이밍에 동기화하여 음 전압의 스캐닝 펄스 SP 를 행 전극 Y1 내지 Yn 에 인가한다.
열 전극 구동 회로 (55) 로부터의 픽셀 데이터 펄스 DPj 의 인가에 동기화하여, 스위칭 소자 S21 이 턴오프되고, 스위칭 소자 S22 가 턴온된다. 따라서, 전원 B5 네거티브 단자의 음 전위 -Voff 가 스캐닝 펄스 SP 로서 스위칭 소자 S17 및 스위칭 소자 S22 를 통해 전극 Yj 에 인가된다. 그 후, 열 전극 구동 회로 (55) 로부터의 픽셀 데이터 펄스 DPj 인가의 종료에 동기화하여, 스위칭 소자 S21 이 턴온되고, 스위칭 소자 S22 가 턴오프되고, 전원 B6 의 포지티브 단자의 전위 Vh - Voff 가 스위칭 소자 S21 을 통해 전극 Yj 에 인가된다. 그 후, 도 16 에 도시된 바와 같이, 스캐닝 펄스 SP 가 열 전극 구동 회로 (55) 로부터의 픽셀 데이터 펄스 DPj+1 에 동기화하여, 전극 Yj 에서와 유사하게 전극 Yj+1 에 인가된다.
스캐닝 펄스 SP 가 인가된 행 전극에 속하는 디스플레이 셀에서는, 포지티브 전압의 픽셀 데이터 펄스가 동시에 더 인가된 디스플레이 셀에서 방전이 발생되고, 벽전하 대부분이 소멸된다. 한편, 스캐닝 펄스 SP 는 인가되었지만 포지티브 전압의 픽셀 데이터 펄스는 인가되지 않은 디스플레이 셀에서는 방전이 발생하지 않기 때문에, 벽전하는 계속 유지된다. 벽전하가 유지되는 디스플레이 셀은 점등 상태이고, 벽전하가 소멸된 디스플레이 셀은 소등 상태이다.
어드레스 단계로부터 서스테인 단계로의 스위칭시에, 스위칭 소자 S17 및 S21 은 턴오프되고, 대신에 스위칭 소자 S14, S15 및 S22 가 턴온된다. 스위칭 소자 S4 의 온-상태는 계속된다.
서스테인 단계에서는, X-행 전극 구동 회로 (51) 에서, 스위칭 소자 S4 의 턴온이 전극 Xj 의 전위를 거의 0 V (제 1 전위) 인 접지 전위로 바꾼다. 다음으로, 스위칭 소자 S4 가 턴오프되고 스위칭 소자 S1 이 턴온되는 경우, 전류는 커패시터 C1 에 하전된 전하에 의해 코일 L1, 다이오드 D1 및 스위칭 소자 S1 을 통해 전극 Xj 에 도달하여, 커패시터 CO 으로 흐르고, 커패시터 CO 는 하전된다. 이 때, 코일 L1 및 커패시터 CO 의 시상수는 도 16 에 도시된 바와 같이 전극 Xj 의 전위를 점차 증가시켜 공진 전이를 유발시킨다.
그 후, 스위칭 소자 S3 이 턴온된다. 따라서, 전원 B1 의 포지티브 단자 전위 Vs (제 2 전위) 가 전극 Xj 에 인가되고, 전극 Xj 의 전위는 Vs 로 클램핑된다.
그 후, 스위칭 소자 S1 및 S3 이 턴오프되고, 스위칭 소자 S2 가 턴온되고, 전류는 커패시터 CO 에 하전된 전하에 의해 전극 Xj 로부터 코일 L2, 다이오드 D2, 및 스위칭 소자 S2 를 통해 커패시터 C1 로 흐른다. 이 때, 코일 L2 와 커패시터 C1 의 시상수는 도 16 에 도시된 바와 같이 전극 Xj 의 전위를 점차 감소시켜 공진 전이를 유발시킨다. 전극 Xj 의 전위가 거의 0 V 에 도달하는 경우, 스위칭 소자 S2 는 턴오프되고, 스위칭 소자 S4 는 턴온된다.
X-행 전극 구동 회로 (51) 에서는, 스위칭소자 S1 이 턴온되는 시간으로부터 스위칭 소자 S3 이 턴온되기 직전까지의 주기가 제 1 단계에 대한 주기이다. 스위칭 소자 S3 의 온-주기는 제 2 단계에 대한 주기이다. 스위칭 소자 S2 에 대한 온-주기는 제 3 단계에 대한 주기이다. 스위칭 소자 S4 에 대한 온-주기는 제 4 단계에 대한 주기이다.
이러한 동작에 의해, 도 16 에 도시된 바와 같이 X-행 전극 구동 회로 (51) 가 양 전압인 서스테인 펄스 IPx 를 전극 Xj 에 인가한다.
Y-행 전극 구동 회로 (53) 에서는, 서스테인 펄스 IPx 가 지나가는 스위칭 소자 S4 를 턴온시키는 것과 동시에, 스위칭 소자 S11 이 턴온되고, 스위칭 소자 S14 가 턴오프된다. 전극 Yj 의 전위는, 스위칭 소자 S14 가 온인 경우, 거의 0 V 인 접지 전위이다. 그러나, 스위칭 소자 S14 가 턴오프되고 스위칭 소자 S11 이 턴온 되는 경우, 전류는 커패시터 C2 에 하전된 전하에 의해 코일 L3, 다이오드 D3, 스위칭 소자 S11, 스위칭 소자 S15 및 다이오드 D6 을 통해 전극 Yj 에 도달하 여, 커패시터 CO 로 흐르고 커패시터 CO 는 하전된다. 이 때, 코일 L3 과 커패시터 CO 의 시상수는 도 16 에 도시된 바와 같이 전극 Yj 의 전위를 점차 증가시킨다.
다음으로, 스위칭 소자 S13 이 턴온된다. 따라서, 전원 B3 의 포지티브 단자 전위 Vs 는 스위칭 소자 S13, 스위칭 소자 S15 및 다이오드 D6 을 통해 전극 Yj 에 인가된다.
그 후, 스위칭 소자 S11 및 S13 이 턴오프되고, 스위칭 소자 S12 가 턴온되고, 스위칭 소자 S22 가 턴온되고, 전류는 커패시터 CO 에 하전된 전하에 의해 전극 Yj 으로부터 스위칭 소자 S22, 스위칭 소자 S15, 코일 L4, 다이오드 D4 및 스위칭 소자 S12 를 통해 커패시터 C2 로 흐른다. 이 때, 코일 L4 와 커패시터 C2 의 시상수는 도 16 에 도시된 바와 같이 전극 Yj 의 전위를 점차 감소시킨다. 전극 Yj 의 전위가 거의 0 V 에 도달하는 경우, 스위칭 소자 S12 및 S22 가 턴오프되고, 스위칭 소자 S14 가 턴온된다.
또한, Y-행 전극 구동 회로 (53) 에서는, 스위칭 소자 S11 을 턴온시키는 시간으로부터 스위칭 소자 S13 을 턴온시키기 직전까지가 제 1 단계를 위한 주기이다. 스위칭 소자 S13 의 온-주기가 제 2 단계를 위한 주기이다. 스위칭 소자 S12 의 온-주기가 제 3 단계를 위한 주기이다. 스위칭 소자 S14 의 온-주기가 제 4 단계를 위한 주기이다.
이러한 동작에 의해, 도 16 에 도시된 바와 같이 Y-행 전극 구동 회로 (53) 가 양 전압인 서스테인 펄스 IPY 를 전극 Yj 에 인가한다.
이러한 방식으로, 서스테인 단계에서는, 서스테인 펄스 IPx 및 서스테인 펄스 IPY 가 교대로 생성되어 전극 X1 내지 Xn 및 전극 Y1 내지 Yn 에 인가되기 때문에, 벽전하가 계속 유지되는 디스플레이 셀은 방전 발광을 반복하여 그 점등 상태를 유지한다.
서스테인 단계에서는, 서스테인 펄스가 인가되지 않는 중지 주기가 서스테인 펄스 IPx 의 인가 주기와 서스테인 펄스 IPY 의 인가 주기 사이에 제공된다. 중지 주기는 구동 제어 회로 (56) 에 의해 APL (average picture level; 평균 영상 레벨 또는 평균 휘도 레벨) 값에 따라 변경된다. 따라서, 고휘도에 의한 잔상이 개선되고, 휘도의 변동 또한 개선될 수 있다.
이하, 고휘도에 의한 휘도 변동 및 잔상을 설명한다. PDP (50) 상의 정적 이미지와 같은 고정된 패턴을 일정시간 디스플레이한 후, 다른 디스플레이 패턴을 디스플레이하기 위해 고정된 패턴으로부터 다른 디스플레이 패턴으로 스위칭하는 경우, 고정된 패턴을 디스플레이하던 영역의 번-인 컬러의 보색이 강해지고, 그 영역은 잔상으로 남는다. 더 상세하게는, 백색 번-인의 경우, 전술한 영역 가장자리의 휘도가 높아지고 두드러진다. PDP 에 번-인이 없는 경우, 서스테인 펄스와, 서스테인 펄스 인가에 의해 얻어지는 방전의 시점 및 강도간의 관계가 도 17a 에 도시되어 있다. 대량의 셀이 발광하는 경우에 비해 소량의 셀이 발광하 는 경우에는, 방전 타이밍이 왜곡되어 휘도에서의 변동을 유발시킨다. 번-인이 발생한 후의 셀에서는, 도 17b 에 도시된 바와 같이, 번-인이 발생하지 않은 다른 셀에 비해 시간 t 만큼 방전 타이밍이 빨라지며, 따라서, 번-인이 없는 다른 셀의 방전에 의해 유발되는 전압 강하에 영향받지 않고 번-인 셀에서 고 인가 전압에서 방전이 수행되고, 그에 따라 방전 강도가 증가한다. 따라서, 번-인 후 패널의 발광 로드에 의해 결정되는 전압 강하가 클수록, 잔상의 디스플레이 품질은 악화된다. 또한, 방전이 빠르게 수행되는 정도는 번-인시에 발광이 수행되는 횟수에 크게 관련된다.
따라서, 번-인이 발생한 셀에서는, APL 값이 클수록, 중지 주기가 더 길다. 도 18a 는 서스테인 펄스간의 중지 주기 A 가 단기인 경우의 방전 타이밍 및 방전 강도를 나타낸다. 이 경우, 도 17b 에 도시된 바와 같이, 방전 타이밍의 일시적 차이 B 는 번-인이 수행된 셀과 번-인이 수행되지 않은 각각의 셀 사이에서 커지며, 따라서 방전 타이밍이 빨라진다. 따라서, 번-인이 없는 전술한 다른 셀의 방전에 의해 유발되는 전압 강하에 영향받지 않고 번-인 셀에서 고 인가 전압에서 방전이 수행되고, 그에 따라 방전 강도가 증가한다. 한편, 도 18b 는 서스테인 펄스간의 중지 주기 A 가 긴 경우의 방전 타이밍 및 방전 강도를 나타낸다. 이 경우, 방전 타이밍의 일시적 차이 B 는 번-인이 수행된 셀과 번-인이 수행되지 않은 각각의 셀 사이에서 커지며, 즉, 방전이 일찍 수행되는 정도가 감소되며, 따라서 도 18a 에 나타난 경우에 비해 방전이 저 인가 전압에서 수행되고 방전 강도가 낮아진다. 따라서, 고 휘도 레벨에 의해 발생되는 잔상을 개선할 수 있다. 그러나, 중지 주기의 길이가 연장되는 경우, 휘도 변동이 발광 로드의 상태에 따라 악화될 수도 있어서, 중지 주기는 APL 값에 따라 변경된다.
구동 제어 회로 (56) 는 각 프레임의 발광 로드에 따라, 즉, APL 값에 따라 각 서브필드의 서스테인 단계에서 서스테인 펄스 IPx 및 IPY 의 인가 주기 사이의 중지 주기를 변경시킨다. APL 값이 더 커짐에 따라, 휘도 레벨에 기초한 잔상이 발생할 확률은 높아지고, 따라서 중지 주기의 길이가 증가된다. PDP (50) 의 발광 로드는 흑색이 디스플레이되는 경우 최소이고, 백색이 디스플레이되는 경우 최대이며, 따라서, 도 19 에 도시된 바와 같이, 중지 주기는 흑색 디스플레이시 시에 0 %의 APL 에 대해 a [ns] 로 설정되고, 백색 디스플레이 시에 100 %의 APL 값에 대해 a + b [ns] 로 설정된다. 더 상세하게는, 중지 주기가 APL 값 × (a + b) [ns] 로 설정된다. a 의 값은 예를 들어 10 이고 b 의 값은 예를 들어 20 이다.
중기 주기는 APL 값이 소정값 또는 그 이상이거나 이하가 되도록 설정될 수도 있다. 더 상세하게는, APL 값이 소정값 이상인 경우, 중기 주기는 APL 값이 소정값보다 낮은 경우보다 더 길게 설정될 수도 있다.
전술한 바와 같이, APL 값에 따라 중지 주기를 변경함으로써, 고 휘도 레벨에 의해 발생되는 잔상은 감소될 수 있고, 휘도 변동은 개선될 수 있다.
전술한 실시형태에서는, 특정한 기상 마그네슘을 사용하는 플라즈마 디스플레이 패널이 디스플레이 장치에 적용되었지만, 본 발명은 이에 한정되지 않는다. 또한 본 발명은 감소된 방전 지연 및 감소된 방전 변동을 가지며 동일한 결과를 제공하는 플라즈마 디스플레이 패널에 적용할 수 있다.
또한, 본 실시형태의 PDP (50) 에 대해서는, (X1, Y1), (X2, Y2), (X3, Y3), ..., (Xn, Yn) 으로 서로 쌍을 이루는 행 전극 X 와 행 전극 Y 사이에 디스플레이 셀 PC 가 형성되는 구조가 채택된다. 그러나, 모든 행 전극들 사이에 디스플레이 셀 PC 가 형성되는 구조가 채택될 수도 있다. 더 상세하게는, 행 전극 X1 과 Y1, 행 전극 Y1 과 X2, 행 전극 X2 와 Y2, ..., 행 전극 Yn-1 과 Xn, 행 전극 Xn 과 Yn 사이에 디스플레이 셀 PC 가 형성되는 구조가 채택될 수도 있다.
또한, 본 실시형태의 PDP (50) 에서는, 행 전극 X 와 Y 가 전면 투명 기판 (10) 에 형성되고 열 전극 D 및 형광재층 (17) 이 후면 기판 (14) 에 형성되는 구조가 채택된다. 그러나, 행 전극 X 및 Y 뿐 아니라 열 전극 D 도 전면 투명 기판 (10) 에 형성되고 형광재층 (17) 이 후면 기판 (14) 에 형성되는 구조가 채택될 수도 있다.
전술한 바와 같이, 본 발명의 실시형태에 따르면, 각 서브필드의 서스테인 주기에 하나의 서스테인 펄스가 인가되는 서스테인 펄스 인가 종점과 다음 서스테인 펄스가 인가되는 서스테인 펄스 인가 시작점 사이의 중지 주기 길이는 비디오 신호의 평균 휘도 레벨에 따라 변경된다. 따라서, 각 디스플레이 셀에서의 방전 강도의 변동을 방지하면서, 휘도 레벨 증가에 의해 발생하는 잔상의 열화를 방지할 수 있다.
본 발명의 플라즈마 디스플레이 장치에서는, 서브필드 각각의 서스테인 주기에 하나의 서스테인 펄스가 인가되는 서스테인 펄스 인가 종점과 다음 서스테인 펄스가 인가되는 서스테인 펄스 인가 시점간의 중지 주기가 비디오 신호의 평균 휘도 레벨에 따라 변경된다. 따라서, 각 디스플레이 셀에서의 방전 강도 변화를 방지하면서, 휘도 레벨의 증가에 의해 유발되는 잔상의 열화를 방지할 수 있다.

Claims (11)

  1. 입력 비디오 신호에 따라 플라즈마 디스플레이 패널 상에 이미지를 디스플레이하는 플라즈마 디스플레이 장치로서,
    상기 플라즈마 디스플레이 패널은 교차점에 각각 디스플레이 셀을 형성하기 위해 복수의 행 전극 쌍 및 상기 복수의 행 전극 쌍과 교차하는 복수의 열 전극을 구비하고,
    상기 입력 비디오 신호의 일 필드에 대한 디스플레이 주기는, 각각 상기 이미지 디스플레이를 위한 어드레스 주기 및 서스테인 주기로 형성되는 복수의 서브필드로 구성되며,
    상기 플라즈마 디스플레이 장치는,
    상기 어드레스 주기에서 상기 비디오 신호에 기초한 픽셀 데이터에 따라 상기 디스플레이 셀 각각에 어드레스 방전을 선택적으로 발생시키기 위한 어드레싱 수단; 및
    상기 서스테인 주기에서 상기 행 전극 쌍 각각을 형성하는 행 전극들 사이에 서스테인 펄스를 인가하기 위한 서스테인 수단을 구비하고,
    상기 서스테인 수단은 상기 비디오 신호의 평균 휘도 레벨에 따라, 하나의 서스테인 펄스가 상기 서브필드 각각의 상기 서스테인 주기에 인가되는 서스테인 펄스 인가 종점과 다음의 서스테인 펄스가 인가되는 서스테인 펄스 인가 시점 사이의 중지 주기의 길이를 변경시키는, 플라즈마 디스플레이 장치.
  2. 제 1 항에 있어서,
    상기 서스테인 수단은,
    상기 행 전극 쌍 중 하나의 행 전극의 전위를 제 1 전위로부터 제 2 전위로 공진 전이시키기 위한 제 1 전이 수단,
    상기 하나의 행 전극의 전위를 상기 제 2 전위에 클램핑하기 위한 제 1 클램핑 수단,
    상기 하나의 행 전극의 전위를 상기 제 2 전위로부터 상기 제 1 전위로 공진 전이하기 위한 제 2 전이 수단, 및
    상기 하나의 행 전극의 전위를 상기 제 1 전위에 클램핑하기 위한 제 2 클램핑 수단을 구비하며,
    상기 서스테인 펄스는 상기 제 1 전위로부터 상기 제 2 전위로 전이하는 제 1 단계, 상기 제 2 전위에 클램핑하는 제 2 단계, 상기 제 2 전위로부터 상기 제 1 전위로 전이하는 제 3 단계 및 상기 제 1 전위에 클램핑하는 제 4 단계를 순차적으로 수행함으로써 유발되는, 플라즈마 디스플레이 장치.
  3. 제 1 항에 있어서,
    상기 중지 주기의 길이는 상기 비디오 신호의 평균 휘도 레벨이 증가함에 따라 증가하는, 플라즈마 디스플레이 장치.
  4. 제 1 항에 있어서,
    상기 비디오 신호의 평균 휘도 레벨이 소정값 이상인 경우, 상기 중지 주기의 길이는 상기 비디오 신호의 평균 휘도 레벨이 소정값 미만인 경우보다 더 길게되는, 플라즈마 디스플레이 장치.
  5. 제 1 항에 있어서,
    상기 디스플레이 셀 각각에 전자빔을 발산함으로써 여기되어, 200 내지 300 nm 의 파장 범위 내에서 피크를 가지는 캐소드 발광을 하는 마그네슘 산화 단결정을 포함하는 마그네슘 산화층을 구비하는, 플라즈마 디스플레이 장치.
  6. 제 1 항에 있어서,
    상기 행 전극 쌍을 형성하는 행 전극 각각은 행 방향으로 연장된 주요부, 및 방전 갭을 통해 서로 대향하도록 열 방향에서 상기 주요부로부터 투사되는 투사부를 구비하는, 플라즈마 디스플레이 장치.
  7. 제 6 항에 있어서,
    상기 행 전극의 투사부는 상기 방전 갭 근처에 넓은 부분을 가지고, 상기 넓은 부분과 상기 주요부 사이를 접속시키는 좁은 부분을 가지는, 플라즈마 디스플레이 장치.
  8. 제 5 항에 있어서,
    상기 마그네슘 산화층은, 마그네슘을 가열함으로써 생성되는 마그네슘 스팀의 기상 산화에 의해 생성되는 마그네슘 산화 단결정을 포함하는, 플라즈마 디스플레이 장치.
  9. 제 5 항에 있어서,
    상기 마그네슘 산화층은 2000 Å 이상의 입경을 갖는 마그네슘 산화 단결정을 포함하는, 플라즈마 디스플레이 장치.
  10. 제 5 항에 있어서,
    상기 마그네슘 산화 결정은 230 내지 250 nm 의 파장 범위 내에서 피크를 갖는 캐소드 발광을 하는, 플라즈마 디스플레이 장치.
  11. 제 1 항에 있어서,
    상기 플라즈마 디스플레이 패널은 방전 공간 내에 밀봉된, 부피가 10 % 이상인 네온 가스를 함유한 방전 가스를 포함하는, 플라즈마 디스플레이 장치.
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