KR20070027060A - 직접 시퀀스 확산 대역 버스트 무선 통신 시스템에서타이밍 동기를 획득하는 장치 - Google Patents

Abstract

본 발명은 직접 시퀀스 확산 대역 버스트 무선 통신 시스템에서 타이밍 동기를 획득하는 장치에 관한 것으로, 특히 수신 신호를 반송파 주파수에 의해 하향 변환시키는 캐리어 복조부와, 상기 캐리어 복조부에서 복조된 수신 신호를 칩 구간당 8개의 비율로 샘플링을 수행하는 샘플링부와, 상기 샘플링된 신호를 필터링하는 수신 RRC 필터링부와, 상기 필터링된 신호로부터 정합 필터에 의해 PN 코드 추적을 수행하는 PN 탐색부를 포함함을 특징으로 한다.

타이밍 동기, 샘플링, 칩 레이트, 샘플링 레이트, 정합 필터, PN 탐색

Description

직접 시퀀스 확산 대역 버스트 무선 통신 시스템에서 타이밍 동기를 획득하는 장치{APPARATUS FOR ACQUIRING A TIMING SYNCHRONIZATION IN THE DIRECT SEQUENCE SPREAD SPECTRUM BURST WIRELESS COMMUNICATION SYSTEM}

도 1은 종래 기술에 따른 직접 시퀀스 대역 확산 기반의 수신기 구조를 나타낸 블록도.

도 2는 종래 기술에 따른 상기 도 1의 수신기에서의 PN 탐색부의 세부 구조를 나타낸 도면.

도 3은 샘플 오프셋에 따른 오보 확률 대 미검출 확률을 나타낸 그래프.

도 4는 본 발명에 따른 수신기 구조를 나타낸 블록도.

도 5는 본 발명의 실시예에 따른 샘플 단위의 정합 필터를 사용한 PN 탐색부의 구조를 나타낸 도면.

도 6은 본 발명의 실시예에 따른 샘플 단위로 메모리에 저장되는 에너지값의 상대적인 크기 개념을 나타낸 도면.

도 7은 본 발명의 실시예에 따른 비동기 누적 횟수에 따른 검출 확률과 오보 확률을 나타낸 그래프.

도 8은 본 발명의 실시예에 따른 종래의 PN 탐색부와 본 발명의 PN 탐색부 간의 성능을 비교한 그래프.

도 9는 본 발명의 실시예에 따른 주파수 오프셋으로 인한 PN 동기 누적 성능 감쇄 특성을 나타낸 그래프.

도 10a 및 도 10b는 본 발명의 실시예에 따른 동기 누적 구간에 따른 주파수 오프셋에 대한 미 검출 확률을 나타낸 그래프.

<도면의 주요 부분에 대한 부호의 설명>

100 : 캐리어 복조부 110 : 샘플링부

120 : RRC 필터링부 130 : 보간부

140 : 데시메이터 150 : 트래커

160 : PN 탐색부 170 : PN 코드 생성부

180 : 데이터 복조부 200 : 곱셈기

210 : 스위치 220 : PN 코드 생성기

230 : 정합 필터 240 : 제곱 연산기

250 : 합산기 260 : 판별기

400 : 캐리어 복조부 410 : 샘플링부

420 : RRC 필터링부 430 : 데이터 복조부

440 : PN 탐색부 450 : PN 코드 생성부

500 : 곱셈기 510 : 스위치

520 : PN 코드 생성기 530 : 정합 필터

540 : 제곱 연산기 550 : 합산기

560 : 메모리 570 : 판별기

580 : 버퍼

본 발명은 직접 시퀀스 확산 대역 버스트 무선 통신 시스템에 관한 것으로서, 보다 상세하게는 직접 시퀀스 확산 대역 버스트 방식의 무선 통신 시스템에서 타이밍 동기를 획득하는 장치에 관한 것이다.

도 1은 종래 기술에 따른 직접 시퀀스 대역 확산(Direct-Sequence Spread-Spectrum) 기반의 수신기 구조를 나타낸 블록도이다. 상기 도 1을 참조하면 신호의 포착(Acquisition) 및 추적(Tracking)을 위한 프리앰블(preamble) 신호와 전송하고자 하는 데이터 신호로 구성된 수신 신호는 수신기 캐리어 복조부(Carrier Demodulator; 100)의 오실레이터(oscillator)에서 발생시킨 반송파 주파수(carrier frequence)에 의해 하향 변환된다.

이후 PN 탐색기(PN Searcher)(160)에서는 샘플링부(Sampler)에서 칩 구간당 2개의 비율로 샘플링된 신호를 사용하여 1/2 칩의 정밀도를 가지고 PN 코드의 탐색을 수행한다. 이때, 1/2 칩 이내의 타이밍 오차가 발생할 수 있으며 이러한 타이밍 오차에 의한 신호 전력 감소를 최소화하기 위하여 상기 PN 탐색 이후 트래커(Tracker)(150)에 의해 타이밍 추적을 수행한다.

상기 트래커(150)는 일반적으로 1/8 칩 이내의 정밀한 타이밍 동기를 수행하 며 타이밍 오프셋 추정을 위하여 하프 타임(half time) 신호를 사용하기 때문에 칩당 8 샘플 신호 구성을 위한 보간부(Interpolator)(130)가 사용된다. 데시메이터(Decimator)(140)는 칩당 8 샘플로 변환된 보간부(130)의 출력 신호 중에서 트래커(150)의 제어에 의해 원하는 시점의 샘플을 해당 모듈에 인가하는 역할을 수행한다. 상기와 같이 프리앰블 신호에서 타이밍 동기가 완료되면 수신 데이터 신호가 데이터 복조부(180)로 입력되어 데이터 신호에 대한 복조/복호가 수행된다.

한편, 상술한 종래의 방식에서 1/2 칩 단위의 PN 코드 탐색을 수행할 경우 1/2 칩 이내의 타이밍 오차로 인하여 탐색기의 성능 지표가 되는 오보 확률(False Alarm Probability)과 검출 확률(Detection Probability)의 성능 감소를 초래할 수 있다. 또한, 하드웨어의 복잡도를 줄이기 위하여 타이밍 추적기(즉, 트래커(150))를 사용하지 않을 경우 정확한 역확산이 이루어지지 않음으로써 수신 신호 감소로 인한 수신 성능 감소가 발생한다.

상기 도 1의 수신기에서 사용된 일반적인 종래의 PN 탐색부(160) 구조는 도 2와 같다. 송·수신단의 PN 코드가 완벽히 동기화된 지점, 즉 H₁ 가설 지점에서 상관기의 출력에너지(z)는 하기 <수학식 1>과 같다.

상기 <수학식 1>에서 μ_I,i 와 μ_Q,i 는 i번째 수신 신호와 i번째 PN 코드가 곱해진 값이며, n_{I ,i} 와 n_{Q ,i} 는 i번째 수신 신호에 부가된 평균이 0이고 분산이 N₀/2 인 잡음 성분을 나타낸다. 이때, 상관기 출력의 신호 부분인 μ_I 와 μ_Q 는 각각

인 값이 되며, 상관기 출력의 잡음 부분인 N_I 와 N_Q 는 전력이

인 잡음 성분이 되므로 μ_I+N_I 와 μ_Q+N_Q는 평균이

이고, 분산(σ²)이

인 가우시안 분포(Gaussian distribution)를 따르는 랜덤 변수(random variable)가 된다. 이때, z는 자유도가 2인 "Non-central Chi-square" 분포의 랜덤 변수가 되며, H₁ 가설의 PDF(Probability Density Function)는 하기 <수학식 2>와 같다.

상기 <수학식 2>에서, M² 은 E_cN² 이며 I_x는 "x-order modified Bessel function"를 의미한다. 한편, 자유도(degree of freedom: n)가 2일 때 상기 <수학식 2>는 하기 <수학식 3>과 같이 나타낼 수 있다.

또한, 수신 신호와 수신단 PN 코드 간의 동기가 맞지 않는 지점인 H₀ 가설 지점에서는 상관 값이 매우 작기 때문에 잡음 성분만이 수신된 것으로 단순화할 수 있다. 따라서, 상관기의 출력에너지(z)는 하기 <수학식 4>와 같이 나타낼 수 있다.

상기 <수학식 4>에서 n_{I ,i} 와 n_{Q ,i} 는 i번째 수신 신호에 부가된 평균이 0이고 분산이 N₀/2 인 잡음 성분이므로, N_I 와 N_Q 는 전력이

인 AWGN(Additive White Gaussian Noise)이 된다. 따라서, N_I 와 N_Q 의 제곱의 합인 상관기 출력 에너지 z는 "Central Chi-square" 분포의 랜덤 변수가 되며, PDF(Probability Density Function)는 하기 <수학식 5>와 같다.

자유도(n)가 2일 때, 상기 H₀ 가설의 PDF는 하기 <수학식 6>과 같이 정리된다.

한편, 오보 확률(False Alarm)은 수신 신호와 수신단의 PN 코드 간 동기가 정확히 맞지 않는 H₀ 가설 지점에 대한 출력에 대하여 신호 성분이 있다고 잘못 선택할 확률을 나타낸다. 이때, 신호 성분 검출에 대한 임계치를 구하기 위해 p₁(z)를 p₀(z)에 대하여 자연로그를 취하면 하기 <수학식 7>과 같다. 또한, 하기 <수학식 8>은 오보 확률을 나타낸다.

한편, 검출 확률은 수신 신호와 PN 시퀀스의 동기가 맞는 지점을 검출해 낼 확률을 뜻하며, 신호 검출에 대한 임계치를 θ로 정했을 경우의 검출 확률은 하기 <수학식 9>와 같이 구할 수 있다.

도 3은 채널 환경에 따라 수신기의 샘플 지점이 최적 샘플 지점(On-Time)을 포함하여 칩당 8 샘플 기준으로 1,2,3 샘플 오프셋이 발생하였을 때 오보 확률에 따른 미검출 확률(Miss detection probability)을 로그 스케일(log scale)로 나타낸 그래프이다. 여기서 미검출 확률은 신호가 검출되지 않을 확률, 즉 1-P_D를 의미한다.

상술한 바와 같이 한 칩 구간 동안 2개의 샘플을 취하는 PN 탐색기만을 사용할 경우 상기 도 3에서 확인할 수 있듯이 주파수 오프셋과 샘플 오프셋에 따라 PN 코드의 포착 성능이 감소한다. 또한, 타이밍 추적기를 적용하지 않을 경우 데이터 신호에 대한 수신 성능 감소를 야기하게 되는 문제점이 있다. 따라서 이에 대한 보안책이 요구되고 있는 실정이다.

따라서, 본 발명의 목적은 직접 시퀀스 확산 대역 버스트 방식의 무선 통신 시스템에서 구현상의 복잡도 감소 및 타이밍 동기에 필요한 프리앰블 신호의 감소를 통한 전송 효율성의 향상을 위하여 타이밍 추적기의 사용 없이 PN 코드 포착을 수행할 수 있는 직접 시퀀스 확산 대역 버스트 무선 통신 시스템에서 타이밍 동기를 획득하는 장치를 제공함에 있다.

상기한 목적을 달성하기 위한 본 발명의 장치는; 직접 시퀀스 확산 대역 버스트 무선 통신 시스템에서 타이밍 동기를 획득하는 장치에 있어서, 수신 신호를 반송파 주파수에 의해 하향 변환시키는 캐리어 복조부와, 상기 캐리어 복조부에서 복조된 수신 신호를 칩 구간당 8개의 비율로 샘플링을 수행하는 샘플링부와, 상기 샘플링된 신호를 필터링하는 수신 RRC 필터링부와, 상기 필터링된 신호로부터 정합 필터에 의해 PN 코드 추적을 수행하는 PN 탐색부를 포함함을 특징으로 한다.

또한, 상기 샘플링부에서 샘플링된 수신 신호를 보간 및 데시메이터 처리 없이 직접 복조 처리하는 데이터 복조부를 더 포함함을 특징으로 한다.

이때, 상기 PN 탐색부는 상기 샘플링된 신호를 시프트 레지스터에 저장한 후, PN 코드와 상기 샘플 단위로 상관 연산을 수행하는 정합 필터와, 상기 정합 필터의 출력을 비동기 누적 구간만큼 누적하여 샘플 단위로 저장하는 메모리와, 상기 메모리에 저장된 출력 값들을 임계값과 비교하여 유효한 가설 지점을 구분하는 판별기와, 상기 판별기의 출력 값들을 임시 저장하고, 상기 저장된 출력 값들 중에서 최대값을 선택함으로써 동기를 획득하는 버퍼를 포함함을 특징으로 한다.

또한, 상기 장치는 상기 정합 필터에서 내부 상관되는 동기누적 길이를 조절함으로써 주파수 오프셋의 성능을 최대로 하는 것을 특징으로 하며, 상기 판별기에 서 비교하는 임계값은 출력 에너지의 최대값에서 2 샘플 오프셋 지점에서의 출력 에너지로 설정함을 특징으로 한다.

이하, 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩트리지 않는 범위에서 생략될 것이라는 것을 유의하여야 한다.

본 발명은 구현상의 복잡도 감소 및 타이밍 동기에 필요한 프리앰블 신호의 감소를 통한 전송 효율성의 향상을 위하여 타이밍 추적기의 사용 없이 PN 코드 포착을 수행할 수 있는 새로운 방식의 PN 탐색기를 제안한다.

본 발명의 개선된 PN 탐색기 알고리즘은 수신 신호를 기존 방식에 비하여 보다 높은 샘플 단위로 취하여 PN 코드 포착을 수행함으로써 우수한 신호 포착 능력을 가지며, 타이밍 추적기를 사용하지 않아 하드웨어 구현이 간단하다. 또한, PN 코드 추적을 위한 별도의 프리앰블을 두지 않아 전송 효율을 향상시킨다. 아울러, 본 발명은 주파수 오프셋에 의한 PN 추적기의 성능 감소를 막기 위하여 오보 확률과 검출 확률 기반의 동기 누적 구간 설정 방법을 적용하였다.

이하, 도 4 및 도 5를 참조하여 본 발명의 실시예에 따른 수신기 및 PN 탐색기를 설명한다.

도 4는 본 발명에 따른 수신기 구조를 나타낸 블록도이다. 상기 도 4를 참조 하면, 본 발명에 따른 수신기는 캐리어 복조부(Carrier Demodulator; 400), 샘플링부(Sampler; 410), 수신 RRC 필터링부(Rx RRC filter; 420), 데이터 복조부(Data field Demodulator; 430), PN 탐색부(PN Searcher; 440), PN 코드 생성부(PN code Generator; 450) 등으로 구성될 수 있다. 상기 도 4에 도시된 본 발명에 따른 수신기 구조를 도 1에서 상술한 종래의 수신기와 비교할 때, 보간부(130), 데시메이터(140), 트래커(150) 등이 생략됨으로써 구조가 보다 간단하게 구현된 것을 알 수 있다.

또한, 상기 도 1에서 상술한 바와 같이 종래 수신기의 샘플링부(110)에서는 칩당 2개의 샘플을 취하였으나, 본 발명에 따른 수신기의 샘플링부(410)에서는 칩당 8개의 샘플을 취하게 된다. 즉, 이와 같이 본 발명에서는 칩 구간당 높은 샘플 단위로 PN 코드 추적을 수행함으로써 발생 가능한 타이밍 오차의 크기를 감소시켜 PN 탐색의 성능을 향상시키게 된다. 또한, 이에 따라 타이밍 추적기 없이도 우수한 수신 성능을 얻을 수가 있게 된다.

상기 본 발명에 따른 수신기에서 신호의 포착(Acquisition) 및 추적(Tracking)을 위한 프리앰블(preamble) 신호와 전송하고자 하는 데이터 신호로 구성된 수신 신호는 상기 캐리어 복조부(400)의 오실레이터(oscillator)에서 발생시킨 반송파 주파수(carrier frequence)에 의해 하향 변환된다.

그런 다음, 상기 샘플링부(410)에서는 복조된 수신 신호에 칩당 8개의 샘플을 취함으로써 샘플링 처리하게 된다. 상기 샘플링부(410)의 출력 신호는 상기 RRC 필터링부(420)에서 필터링 된 후, 상기 PN 탐색부(440) 및 데이터 복조부(430)로 입력된다. 상기 PN 탐색부(440)는 PN 코드 생성부(450)로부터 PN 코드를 제공받고, 본 발명에 따라 동기 획득을 수행하게 된다. 한편, 상기 동기가 획득된 후, 계속하여 수신되는 신호는 상기 데이터 복조부(430)를 통해 정상적으로 복조 된다.

즉, 본 발명에 따른 수신기는 상기 도 1의 종래 수신기 구조와 비교할 때 타이밍 추적기(즉, 트래커(150)) 및 타이밍 추적을 위한 보간부(130)와 데시메이터(140)가 제거됨으로써 하드웨어 구조의 복잡도를 현저히 감소시키게 된다.

이하, 도 5를 참조하여 상기 본 발명의 실시예에 따른 PN 탐색부(160)의 세부 구조를 설명하기로 한다. 도 5는 본 발명의 실시예에 따른 샘플 단위의 정합 필터(Matched Filter)를 사용한 PN 탐색부(440)의 구조를 나타낸 도면이다. 상기 도 5를 참조하면, 본 발명의 실시예에 따른 PN 탐색부(440)는 곱셈기(500), 스위치(510), 정합 필터(matched filter; 530), 제곱 연산기(540), 합산기(550), 메모리(Memory; 560), 판별기(580) 및 버퍼(buffer; 580) 등으로 구성된다.

상기 PN 탐색부(440)로 입력되는 신호는 상기 도 4의 샘플링부(410)에서 칩당 8개의 비율로 샘플링된 신호이다. 상기 입력 신호는 사인 처리부와 코사인 처리부로 나누어져 처리된다. 즉, 상기 입력 신호는 제1 곱셈기(500a)에서 cos(ω_ct)와 곱하여지며, 제2 곱셈기(500b)에서 sins(ω_ct)와 곱하여지게 된다.

한편, 상기 각 곱셈기(500)를 통해 곱하여진 신호는 샘플 레이트에 따라 스위치(510)의 동작으로 정합 필터(530)로 입력된다. 상기 정합 필터(530)에서는 입력 신호를 시프트 레지스터(Shift register)에 순차적으로 저장하며, 상기 각 신호 를 기 설정된 계수(즉, PN 코드)와 곱셈 연산한 후, 상기 각 곱셈 연산 된 신호들을 합산함으로써 상관 연산을 수행하게 된다.

상기 각 정합 필터(530)의 출력 값은 제곱 연산기(540)에서 제곱 연산 되고, 상기 사인 파트 및 코사인 파트에서 각각 제곱 연산 된 신호는 합산기(550)에서 합산되어 크기 N의 메모리(560)에 저장된다. 상기 메모리(560)에 저장된 값은 판별기(570)에서 임계값(threshold)과 비교함으로써 동기 획득 여부를 판단하게 된다. 이때, 상기 메모리(560)에 저장된 정합 필터(530)의 결과 값들 중에서 임계값보다 높은 K개의 결과를 버퍼(580)에 임시 저장한 후, 최대값(Maximum)을 선택함으로써 동기를 결정하게 된다.

한편, 상기 도 4 및 도 5에 도시된 바와 같이 본 발명에 적용된 방식은 기존 방식보다 칩 구간당 높은 샘플 단위로 PN 코드 추적을 수행함으로써, 발생 가능한 타이밍 오차의 크기를 감소시켜 PN 탐색의 성능을 향상시켰으며 타이밍 추적기 없이 우수한 수신 성능을 얻을 수 있도록 구성하였다. 또한, 최대 주파수 오프셋을 고려하여 PN 탐색부(440)의 내부 상관(Correlation)의 동기 누적 길이를 조절함으로써 주파수 오프셋에 대한 성능 감소를 최소화하였다.

즉, 상기 도 5에서 칩당 8 샘플의 비율로 샘플링된 신호에 대하여 동기 누적 구간만큼 상관시킨 상관기(즉, 정합 필터(530)) 출력을 비동기 누적 구간만큼 누적하여 판별기(570)에서 임계값(Threshold)과 비교함으로써 유효한 가설 지점만을 구분해 낸다. 이때, 상기 임계값은 잡음 성분이 에너지 검출 판단에 미치는 영향을 줄이고 오보 확률을 낮추기 위하여 ±2 샘플 오프셋 지점의 출력 에너지를 기준으 로 설정하는 것이 바람직하다.

도 6은 본 발명의 실시예에 따른 샘플 단위로 메모리에 저장되는 에너지값의 상대적인 크기 개념을 나타낸 도면이다. 상기 도 6을 참조하면, 저장된 신호 에너지값의 크기를 메모리 번호순으로 알 수가 있게 된다. 이때, 본 발명에서는 샘플 단위로 상관 에너지값이 메모리에 저장되기 때문에 샘플 오프셋이 발생한 경우에 대해서도 에너지값을 관찰할 수가 있게 된다.

한편, 하기 <표 1>은 잡음 성분과 시스템에서 고려하는 최대 주파수 오프셋이 존재하는 경우 각 메모리 번호에 저장된 상관 에너지값이 임계값보다 크고 메모리 내의 다른 에너지값들과 비교하여 최대값을 가질 확률을 나타낸다.

본 발명에서는 송·수신단의 PN 코드가 일치하는 시점(즉, 상기 도 6의 7번 지점)과 그 시점을 중심으로 ±1, ±2 샘플 오프셋 시점(즉, 상기 도 6의 5,6,8,9 지점)에서의 최대값이 존재하는 확률을 검출 확률, 그 외의 지점에서 최대값이 존재할 확률을 오보 확률이라 정의한다. 따라서 본 구조를 적용한 경우에 대한 신호의 검출 확률은 90.56%가 된다.

이하, 도 7 내지 도 10을 참조하여 본 발명의 실시예에 따라 시뮬레이션한 성능 결과 그래프를 상세히 설명하기로 한다.

도 7은 본 발명의 실시예에 따른 비동기 누적 횟수에 따른 검출 확률과 오보 확률을 나타낸 그래프이다. 상기 도 7을 참조하면 비동기 누적의 횟수를 증가시키면 잡음의 영향이 감소하게 되어 검출 확률이 증가함을 확인할 수 있으나, 비동기 누적을 증가에 따라 하드웨어 구조가 복잡해지고 연산량이 증가하여 신호 탐색 시간이 많이 소요되는 단점이 있다.

상기 도 7에서 수행된 모의 실험에서는 비동기 누적의 횟수가 3회일 때 검출 확률이 99.28%, 비동기 누적의 횟수가 4회일 때 99.47%로 비동기 누적의 횟수가 3회 이상 증가하면 검출 확률의 뚜렷한 향상이 나타나지 않는다. 또한, 본 발명에서는 검출 확률이 99%를 목표하므로 비동기 누적의 횟수를 3회로 설정하였다.

도 8은 본 발명의 실시예에 따른 종래의 PN 탐색부와 본 발명의 PN 탐색부 간의 성능을 비교한 그래프이다. 상기 도 8을 참조하면, 2 샘플 오프셋이 발생하였을 때 기존의 PN 탐색기와 본 발명에 따른 PN 탐색기의 비동기 누적 횟수에 따른 검출 확률과 오보 확률을 비교할 수가 있다. 종래의 PN 탐색기는 비동기 누적의 횟수에 관계없이 오보 확률이 64% 이상으로 매우 높아 수신 성능 감소가 심하게 발생한다. 반면, 제안된 PN 탐색기를 사용한 경우 비동기 누적의 횟수가 증가할 때 오보 확률은 9.44%에서 0.72%로 낮아 수신 성능이 향상되었음을 확인할 수 있다.

한편, 동기 누적 구간의 길이가 증가하면 잡음의 영향이 감소하는 반면 주파수 오프셋의 영향은 커진다. 도 9는 본 발명의 실시예에 따른 주파수 오프셋으로 인한 PN 동기 누적 성능 감쇄 특성을 나타낸 그래프이다. 상기 도 9를 참조하면, 동기 누적 구간의 길이가 증가할수록 주파수 오프셋으로 인한 성능 감쇄가 커짐을 확인할 수 있다.

따라서, 본 발명에서는 제안한 PN 탐색기의 PN 코드 동기 누적 구간의 최적 길이를 결정하고 그 방법을 제시한다. 도 10a는 주파수 오프셋과 동기 누적 구간에 따른 미검출 확률을 나타내며 도 10b는 동기 누적 구간에 따른 오보 확률 대비 미검출 확률을 나타낸다. 상기 도 10a를 참조하면, 그래프에서 주파수 오프셋과 동기 누적 길이에 따른 미검출 확률 성능을 확인하게 된다.

한편, 성능이 비슷한 동기 누적 구간 3개를 취하여 도 10b에서와 같이 성능 분석을 하였다. 상기 10b에서 주파수 오프셋이 존재할 때 동기 누적 구간의 길이가 128 칩과 160 칩의 성능이 비슷하게 나타나지만 잡음만 고려되는 환경에서는 동기 누적 구간의 길이가 긴 160 칩의 미검출 확률이 128 칩의 미검출 확률보다 낮기 때문에 최적의 동기 누적 구간의 길이를 160 칩으로 결정하였다.

이상으로 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

상술한 바와 같은 본 발명은, 수신 신호를 기존 방식에 비하여 보다 높은 샘플 단위로 취하여 PN 코드 포착을 수행함으로써 우수한 신호 포착 능력을 가지며, 타이밍 추적기를 사용하지 않아 하드웨어 구현이 간단하다는 장점이 있다. 또한, PN 코드 추적을 위한 별도의 프리앰블을 두지 않아 전송 효율을 향상시키게 되는 장점이 있다.

Claims (4)

1. 직접 시퀀스 확산 대역 버스트 무선 통신 시스템에서 타이밍 동기를 획득하는 장치에 있어서,

   수신 신호를 반송파 주파수에 의해 하향 변환시키는 캐리어 복조부와,

   상기 캐리어 복조부에서 복조된 수신 신호를 칩 구간당 8개의 비율로 샘플링을 수행하는 샘플링부와,

   상기 샘플링된 신호를 필터링하는 수신 RRC 필터링부와,

   상기 필터링된 신호로부터 정합 필터에 의해 PN 코드 추적을 수행하는 PN 탐색부를 포함함을 특징으로 하는 상기 장치.
2. 제2항에 있어서, 상기 장치는,

   상기 샘플링부에서 샘플링된 수신 신호를 보간 및 데시메이터 처리 없이 직접 복조 처리하는 데이터 복조부를 더 포함함을 특징으로 하는 상기 장치.
3. 제1항에 있어서, 상기 PN 탐색부는,

   상기 샘플링된 신호를 시프트 레지스터에 저장한 후, PN 코드와 상기 샘플 단위로 상관 연산을 수행하는 정합 필터와,

   상기 정합 필터의 출력을 비동기 누적 구간만큼 누적하여 샘플 단위로 저장하는 메모리와,

   상기 메모리에 저장된 출력 값들을 임계값과 비교하여 유효한 가설 지점을 구분하는 판별기와,

   상기 판별기의 출력 값들을 임시 저장하고, 상기 저장된 출력 값들 중에서 최대값을 선택함으로써 동기를 획득하는 버퍼를 포함함을 특징으로 하는 상기 장치.
4. 제3항에 있어서, 상기 장치는,

   상기 정합 필터에서 내부 상관되는 동기누적 길이를 조절함으로써 주파수 오프셋의 성능을 최대로 하는 것을 특징으로 하는 상기 장치.

Images