KR20070019245A

KR20070019245A - Fuse box for semiconductor device and method for forming the same

Info

Publication number: KR20070019245A
Application number: KR1020050074003A
Authority: KR
Inventors: 이정환
Original assignee: 삼성전자주식회사
Priority date: 2005-08-11
Filing date: 2005-08-11
Publication date: 2007-02-15

Abstract

반도체 소자의 퓨즈 박스 및 그 형성 방법에 제공된다. 본 발명의 일 실시예에 따른 반도체 소자의 퓨즈 박스는 퓨즈 라인을 포함하는 퓨즈부 및 퓨즈부를 둘러싸는 가드링부를 구비하되, 가드링부는 반도체 기판 상에 형성되며, 퓨즈부를 둘러싸는 제1 도전 패턴막, 제1 도전 패턴막의 상부에 형성되며, 제1 도전 라인의 상부와 교차되는 다수의 제2 도전 패턴막, 제2 도전 패턴막의 상부에 형성되며, 퓨즈부를 둘러싸는 폴리실리콘막, 제1 도전 패턴막과 폴리실리콘막을 연결하고, 다수의 제2 도전 패턴막들 사이의 영역을 매립하며, 퓨즈부를 둘러싸는 제1 콘택막, 폴리실리콘막의 상부에 형성되며, 퓨즈부를 둘러싸는 제1 금속막, 폴리실리콘막과 제1 금속막을 연결하며, 퓨즈부를 둘러싸는 제2 콘택막을 구비한다.A fuse box of a semiconductor device and a method of forming the same are provided. A fuse box of a semiconductor device according to an exemplary embodiment may include a fuse part including a fuse line and a guard ring part surrounding the fuse part, wherein the guard ring part is formed on the semiconductor substrate and surrounds the fuse part. And a plurality of second conductive pattern films formed on the first conductive pattern film and intersecting the top of the first conductive line, and formed on the second conductive pattern film and surrounding the fuse part, and the first conductive film. Connecting the pattern film and the polysilicon film, filling a region between the plurality of second conductive pattern films, and forming a first contact film surrounding the fuse part, a first metal film formed over the polysilicon film and surrounding the fuse part; A second contact layer is formed between the polysilicon layer and the first metal layer and surrounds the fuse unit.

퓨즈 박스, 가드링부, 흡습 방지 Fuse box, guard ring, moisture absorption prevention

Description

Fuse box for semiconductor device and method for forming the same

도 1은 본 발명의 일 실시예에 따른 반도체 소자의 퓨즈 박스의 사시도이다.1 is a perspective view of a fuse box of a semiconductor device in accordance with an embodiment of the present invention.

도 2는 상기 도 1의 A-A' 선을 따라 절단한 면을 나타내는 단면도이다.FIG. 2 is a cross-sectional view illustrating a plane taken along the line AA ′ of FIG. 1.

도 3은 상기 도 2의 B-B' 선을 따라 절단한 면을 나타내는 단면도이다.3 is a cross-sectional view illustrating a plane cut along the line BB ′ of FIG. 2.

도 4는 상기 도 3의 C-C' 선을 따라 절단한 면을 나타내는 단면도이다.4 is a cross-sectional view illustrating a plane taken along the line CC ′ of FIG. 3.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

I: 퓨즈부 II:가드링부 I: Fuse part II: Guard ring part

10: 반도체 기판 20: 퓨즈라인10: semiconductor substrate 20: fuse line

30: 제1 도전 패턴막 40: 제2 도전 패턴막30: first conductive pattern film 40: second conductive pattern film

50: 제1 콘택막 60: 폴리실리콘막50: first contact film 60: polysilicon film

70: 제2 콘택막 80: 제1 금속막70: second contact film 80: first metal film

90: 제3 콘택막 100: 제2 금속막90: third contact film 100: second metal film

110: 제1 층간 절연막 120: 제2 층간 절연막110: first interlayer insulating film 120: second interlayer insulating film

130: 제3 층간 절연막 140: 제4 층간 절연막130: third interlayer insulating film 140: fourth interlayer insulating film

150: 패시베이션층150: passivation layer

본 발명은 반도체 소자의 퓨즈 박스에 관한 것으로, 특히 흡습을 효율적으로 방지하여 반도체 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 퓨즈 박스에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a fuse box of a semiconductor device, and more particularly, to a fuse box of a semiconductor device capable of effectively preventing moisture absorption and improving the reliability of the semiconductor device.

일반적으로 반도체 메모리 소자는 기판 상에 설정된 회로 패턴을 반복적으로 형성하여 집적 회로를 갖는 셀(cell)들을 형성하는 패브리케이션(fabrication; FAB) 공정과, 셀들이 형성된 기판을 칩(chip) 단위로 패키징(packaging)하는 어셈블리(assembly) 공정을 수행하여 제조된다. 또한, 패브리케이션 공정과 어셈블리 공정 사이에는 기판 상에 형성된 셀들의 전기적 특성을 검사하는 공정(electrical die sorting; EDS)을 수행한다. In general, a semiconductor memory device is a fabrication (FAB) process of repeatedly forming a circuit pattern set on a substrate to form cells having integrated circuits, and packaging the substrate on which the cells are formed in chips. It is manufactured by carrying out an assembly process of packaging. In addition, an electrical die sorting (EDS) process is performed between the fabrication process and the assembly process to examine electrical characteristics of cells formed on the substrate.

각 셀들의 전기적 특성을 검사하는 공정을 통하여 불량 셀을 선별할 수 있다. 여기서, 선별된 불량 셀들은 리페어(repair) 공정을 수행함으로써 미리 제작된 리던던시 셀(redundancy cell)로 대체되므로, 실제 칩 동작시 정상적으로 동작하여 반도체 메모리 소자의 수율을 향상시킬 수 있다.Defective cells may be selected through a process of inspecting electrical characteristics of each cell. Here, the selected defective cells are replaced with a redundancy cell prepared in advance by performing a repair process, so that the defective cells can be normally operated during actual chip operation to improve the yield of the semiconductor memory device.

이러한 리페어 공정은 불량 셀에 연결된 배선 부분에 레이저 빔을 조사하여 단선시킴으로써 수행된다. 이 때, 레이저 빔에 의해 끊어지는 배선을 퓨즈(fuse)라 하며, 이러한 퓨즈들 밀집된 부분을 퓨즈 영역 또는 퓨즈 박스라 한다. This repair process is performed by irradiating the laser beam to the wiring part connected to the defective cell and disconnecting it. At this time, the wiring broken by the laser beam is called a fuse, and the dense parts of the fuses are called a fuse area or a fuse box.

통상적으로 퓨즈 박스는 퓨즈라인이 포함된 퓨즈부와 이러한 퓨즈부의 외곽을 둘러싸고 있는 가드링(Guarding ring)부로 이루어져 있다. 이러한 가드링부는 고온, 고압, 고습 평가(Press Cooking Test: PCT) 시 셀 영역과 같은 메인 칩으로 수분이 침투하는 것을 막는 역할을 한다.In general, a fuse box includes a fuse part including a fuse line and a guard ring part surrounding an outer portion of the fuse part. The guard ring prevents moisture from penetrating into the main chip such as the cell area during high temperature, high pressure, and high pressure evaluation (Press Cooking Test).

그런데, 종래의 가드링부는 반도체 기판으로부터 소정 두께의 층간 절연막이 형성되고, 그 상부에 형성된 폴리실리콘막으로부터 형성된다. 이러한 층간 절연막으로 된 가드링부의 하부 구조는 수분이 용이하게 침투할 수 있으므로, 여전히 흡습으로 인하여 반도체 소자의 신뢰성이 열화될 수 있다. By the way, the conventional guard ring part is formed from the semiconductor substrate by the interlayer insulation film of predetermined thickness, and is formed from the polysilicon film formed in the upper part. Since the lower structure of the guard ring portion made of such an interlayer insulating film can easily penetrate moisture, the reliability of the semiconductor device may still be degraded due to moisture absorption.

본 발명이 이루고자 하는 기술적 과제는 반도체 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 퓨즈 박스를 제공하고자 하는 것이다. An object of the present invention is to provide a fuse box of a semiconductor device that can improve the reliability of the semiconductor device.

본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 소자의 퓨즈 박스의 제조 방법을 제공하고자 하는 것이다.Another object of the present invention is to provide a method of manufacturing a fuse box of the semiconductor device.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The technical problems of the present invention are not limited to the above-mentioned technical problems, and other technical problems not mentioned will be clearly understood by those skilled in the art from the following description.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 퓨즈 박스는 퓨즈 라인을 포함하는 퓨즈부 및 상기 퓨즈부를 둘러싸는 가드링부를 구비하되, 상기 가드링부는 반도체 기판 상에 형성되며, 상기 퓨즈부를 둘러싸는 제1 도전 패턴막, 상기 제1 도전 패턴막의 상부에 형성되며, 상기 제1 도전 라인의 상부와 교차되는 다수의 제2 도전 패턴막, 상기 제2 도전 패턴막의 상부에 형 성되며, 상기 퓨즈부를 둘러싸는 폴리실리콘막, 상기 제1 도전 패턴막과 상기 폴리실리콘막을 연결하고, 상기 다수의 제2 도전 패턴막들 사이의 영역을 매립하며, 상기 퓨즈부를 둘러싸는 제1 콘택막, 상기 폴리실리콘막의 상부에 형성되며, 상기 퓨즈부를 둘러싸는 제1 금속막, 상기 폴리실리콘막과 상기 제1 금속막을 연결하며, 상기 퓨즈부를 둘러싸는 제2 콘택막을 구비한다. According to an embodiment of the present invention, a fuse box of a semiconductor device includes a fuse including a fuse line and a guard ring surrounding the fuse, wherein the guard ring is formed on a semiconductor substrate. And a plurality of second conductive pattern layers formed on the first conductive pattern layer surrounding the fuse part, the plurality of second conductive pattern layers intersecting the upper portion of the first conductive line, and formed on the second conductive pattern layer. A polysilicon film surrounding the fuse part, connecting the first conductive pattern film and the polysilicon film, filling a region between the plurality of second conductive pattern films, and surrounding the fuse part; A film, a first metal film formed on the polysilicon film, surrounding the fuse part, connecting the polysilicon film and the first metal film, and surrounding the fuse part. A second contact film is provided.

또한, 상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 퓨즈 박스 형성 방법은 퓨즈 형성 영역이 정의된 반도체 기판을 제공하는 단계, 상기 퓨즈 형성 영역을 둘러싸는 제1 도전 패턴막을 형성하는 단계, 상기 제1 도전 패턴막을 덮는 제1 층간 절연막을 형성하는 단계, 상기 제1 층간 절연막 상에 상기 제1 도전 패턴막과 교차하는 제2 도전 패턴막을 형성하는 단계, 상기 제2 도전 패턴막을 덮는 제2 층간 절연막을 형성하는 단계, 상기 제2 층간 절연막을 관통하여 상기 제1 도전 패턴막과 연결되며 상기 퓨즈 형성 영역을 둘러싸되, 상기 제2 도전 패턴막 사이를 덮는 제1 콘택막을 형성하는 단계, 상기 제1 콘택막 상에 상기 퓨즈 형성 영역을 둘러싸는 폴리실리콘막을 형성하는 단계, 상기 폴리실리콘막을 덮는 제3 층간 절연막을 형성하는 단계, 상기 제3 층간 절연막을 관통하여 상기 폴리실리콘막과 연결되며, 상기 퓨즈 형성 영역을 둘러싸는 제2 콘택막을 형성하는 단계, 상기 제2 콘택막 상에 상기 퓨즈 형성 영역을 둘러싸는 제1 금속막을 형성하는 단계를 포함한다.In addition, according to another aspect of the present invention, there is provided a method of forming a fuse box of a semiconductor device, the method including: providing a semiconductor substrate in which a fuse formation region is defined, and a first conductive pattern surrounding the fuse formation region; Forming a film, forming a first interlayer insulating film covering the first conductive pattern film, forming a second conductive pattern film intersecting the first conductive pattern film on the first interlayer insulating film, and forming the second conductive pattern film Forming a second interlayer insulating layer covering the pattern layer, the first contact layer penetrating the second interlayer insulating layer to be connected to the first conductive pattern layer, surrounding the fuse formation region, and covering the second conductive pattern layer; Forming a polysilicon film surrounding the fuse forming region on the first contact film, and forming a third interlayer section covering the polysilicon film. Forming a second layer, forming a second contact layer penetrating the third interlayer insulating layer to be connected to the polysilicon layer and surrounding the fuse forming region, and surrounding the fuse forming region on the second contact layer Includes forming a first metal film.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다. Specific details of other embodiments are included in the detailed description and the drawings.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. Advantages and features of the present invention and methods for achieving them will be apparent with reference to the embodiments described below in detail with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and only the embodiments make the disclosure of the present invention complete, and the scope of the invention to those skilled in the art. It is provided for the purpose of full disclosure, and the invention is only defined by the scope of the claims. Thus, in some embodiments, well known process steps, well known device structures and well known techniques are not described in detail in order to avoid obscuring the present invention. Like reference numerals refer to like elements throughout.

또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 사시도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. In addition, the embodiments described herein will be described with reference to cross-sectional and / or perspective views, which are ideal exemplary views of the present invention. Accordingly, the shape of the exemplary diagram may be modified by manufacturing techniques and / or tolerances. Accordingly, the embodiments of the present invention are not limited to the specific forms shown, but also include variations in forms generated by the manufacturing process. For example, the etched regions shown at right angles may be rounded or have a predetermined curvature. Accordingly, the regions illustrated in the figures have schematic attributes, and the shape of the regions illustrated in the figures is intended to illustrate a particular form of region of the device and not to limit the scope of the invention.

도 1은 본 발명의 일 실시예에 따른 반도체 소자의 퓨즈 박스를 도시한 사시도이다. 여기서, 퓨즈 박스는 간략하게 표시한 것으로, 주요 구성 성분을 명확하게 나타내기 위해서 층간절연막 등은 생략하여 도시하였다. 1 is a perspective view illustrating a fuse box of a semiconductor device according to an exemplary embodiment of the present invention. Here, the fuse box is briefly shown, and the interlayer insulating film and the like are omitted in order to clearly show the main components.

도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자의 퓨즈 박스는 반도체 기판(10) 상에 형성된 퓨즈부(I)와 이러한 퓨즈부(I)를 둘러싸는 가드링부(II)를 포함한다.Referring to FIG. 1, a fuse box of a semiconductor device according to an exemplary embodiment includes a fuse part I formed on the semiconductor substrate 10 and a guard ring part II surrounding the fuse part I. do.

퓨즈부(I)는 퓨즈 라인(20)을 포함하며, 이러한 퓨즈 라인(20)의 상면은 오픈되거나 얇은 절연막으로 덮여있을 수 있다. 이 때 퓨즈 라인(20)은 메탈콘택(75)을 통하여 후술할 제2 도전 패턴막(40)과 전기적으로 연결될 수 있다.The fuse part I includes a fuse line 20, and an upper surface of the fuse line 20 may be open or covered with a thin insulating film. In this case, the fuse line 20 may be electrically connected to the second conductive pattern layer 40 to be described later through the metal contact 75.

이러한 퓨즈부(I)를 둘러싸는 가드링부(II)는 반도체 기판(10)의 상면에 퓨즈부(I)를 둘러싸도록 형성된 제1 도전 패턴막(30)를 구비한다. 이러한 제1 도전 패턴막(30)은 셀 영역에서의 랜딩패드 또는 자기정렬 콘택(SAC) 형성시 연장되어 형성될 수 있다. The guard ring part II surrounding the fuse part I includes a first conductive pattern layer 30 formed to surround the fuse part I on the upper surface of the semiconductor substrate 10. The first conductive pattern layer 30 may extend to form a landing pad or a self-aligned contact (SAC) in the cell region.

여기서 제1 도전 패턴막(30)은 가드링부(II)의 최하부를 구성하므로, 종래에 층간 절연막 만으로 형성되어 수분 침투 경로로 작용했던 부분을 일부 차단하게 해 준다.Here, since the first conductive pattern film 30 constitutes the lowermost part of the guard ring portion II, the first conductive pattern film 30 is formed of only an interlayer insulating film, thereby blocking a portion of the first conductive pattern film 30 that previously acted as a moisture penetration path.

제1 도전 패턴막(30)의 상부에는 제2 도전 패턴막(40)이 교차되도록 형성된다. 여기서 제2 도전 패턴막(40)은 예를 들면 셀 영역에서의 비트 라인 형성 시 연장되어 형성될 수 있다. 제2 도전 패턴막(40)은 퓨즈부(I)로 연장되어 퓨즈 라인(20)과 전기적으로 연결된다. 도면으로 도시되지는 않았으나, 제1 도전 패턴막(30)과 제2 도전 패턴막(40) 사이에는 산화막 등이 더 구비될 수 있다.The second conductive pattern layer 40 is formed to cross the first conductive pattern layer 30. For example, the second conductive pattern layer 40 may be formed to extend when the bit line is formed in the cell region. The second conductive pattern layer 40 extends into the fuse part I and is electrically connected to the fuse line 20. Although not illustrated, an oxide film or the like may be further provided between the first conductive pattern film 30 and the second conductive pattern film 40.

제2 도전 패턴막(40)의 상부에는 폴리실리콘막(60)이 구비된다. 이 때, 폴리실리콘막(60)은 예를 들어 셀 영역 또는 주변 회로 영역에 형성된 플레이트 폴리실 리콘막(PP) 또는 레지스터 폴리실리콘막(RP) 형성시 연장되어 형성될 수 있다.The polysilicon film 60 is provided on the second conductive pattern film 40. In this case, the polysilicon film 60 may be formed to extend, for example, when the plate polysilicon film PP or the resistor polysilicon film RP is formed in the cell region or the peripheral circuit region.

여기서, 제2 도전 패턴막(40)들 사이와 제2 도전 패턴막(40)과 폴리실리콘막(60) 사이에는 통상적으로 층간 절연막이 존재하므로 흡습 경로가 될 우려가 있었다. 본 발명의 일 실시예에 의하면, 제1 도전 패턴막(30)과 폴리실리콘막(60)을 연결하면서 제2 도전 패턴막(40)들 사이를 메꾸어줄 수 있는 제1 콘택막(50)이 구비된다. 이러한 제1 콘택막(50)은 댐 구조로서, 퓨즈부(I)를 둘러싸도록 형성된다.Here, since the interlayer insulating film is generally present between the second conductive pattern film 40 and between the second conductive pattern film 40 and the polysilicon film 60, there is a fear that it is a moisture absorption path. According to one embodiment of the present invention, the first contact layer 50 that can fill the gap between the second conductive pattern layer 40 while connecting the first conductive pattern layer 30 and the polysilicon layer 60 is It is provided. The first contact film 50 has a dam structure and is formed to surround the fuse part I. FIG.

이렇듯, 본 발명의 일 실시예에 따른 반도체 소자의 퓨즈 박스는 가드링부의 하부 구조에 제1 도전 패턴막과 제1 콘택막을 형성함으로써, 기존에 문제시 되었던 가드링부의 하부를 통한 흡습 경로를 효과적으로 차단할 수 있다. As such, in the fuse box of the semiconductor device according to the exemplary embodiment of the present invention, the first conductive pattern layer and the first contact layer are formed on the lower structure of the guard ring part, thereby effectively absorbing the moisture absorption path through the lower part of the guard ring part, which has been a problem. You can block.

전술한 폴리실리콘막 상부에는 퓨즈부(I)를 둘러싸는 제1 금속막(80)이 형성되며, 이러한 폴리실리콘막(60)과 제1 금속막(80)은 제2 콘택막(70)으로 연결된다. 여기서, 제2 콘택막(70)은 댐 구조로서, 퓨즈부(I)을 둘러싸도록 형성된다.The first metal layer 80 surrounding the fuse unit I is formed on the polysilicon layer as described above, and the polysilicon layer 60 and the first metal layer 80 are formed as the second contact layer 70. Connected. Here, the second contact film 70 has a dam structure and is formed to surround the fuse part I. FIG.

이러한 제1 금속막(80)의 상부에는 제2 금속막(100), 제1 금속막(80)과 제2 금속막(100)을 연결하는 제3 콘택막(90) 등이 더 퓨즈부(I)을 둘러싸도록 형성될 수 있다. On the upper portion of the first metal film 80, the second metal film 100, the third contact film 90 connecting the first metal film 80 and the second metal film 100, or the like may further include a fuse part ( It can be formed to surround I).

도 2는 도 1에서 A-A' 선을 따라 절단한 면을 도시한 단면도이고, 도 3은 도 2의 B-B' 선을 따라 절단한 면을 도시한 단면도이다. FIG. 2 is a cross-sectional view illustrating a plane taken along a line AA ′ of FIG. 1, and FIG. 3 is a cross-sectional view illustrating a plane taken along a line B-B ′ of FIG. 2.

도 2와 도 3을 참조하면, 전술한 퓨즈 박스 구조물의 층간에는 다수의 층간 절연막이 형성된다. 다시 말하면, 반도체 기판의 상면에 순차적으로 제1 층간 절연막(110), 제2 층간 절연막(120), 제3 층간 절연막(130), 제4 층간 절연막(140)등이 순차적으로 형성되며, 최상부에는 패시베이션층(150)이 형성될 수 있다. 2 and 3, a plurality of interlayer insulating layers are formed between the layers of the fuse box structure described above. In other words, the first interlayer insulating film 110, the second interlayer insulating film 120, the third interlayer insulating film 130, and the fourth interlayer insulating film 140 are sequentially formed on the upper surface of the semiconductor substrate. The passivation layer 150 may be formed.

도 4는 도 3의 C-C' 선을 따라 절단한 면을 도시한 단면도이다.4 is a cross-sectional view illustrating a plane taken along the line CC ′ of FIG. 3.

도 4를 참조하면, 본 발명의 일 실시예에 따른 퓨즈 박스에 구비되는 가드링부를 나타낸다. 도 4에 나타낸 바와 같이, 가드링부는 흡습 경로를 거의 차단하고 있음을 알 수 있다. 특히, 가드링부의 하부 구조, 즉 폴리실리콘막(60)의 하부 구조에 있어서 공정상 제1 콘택막이 형성되지 않는 영역(120')을 제외하고는 수분 흡수 경로가 최소화된다.Referring to Figure 4, it shows a guard ring provided in the fuse box according to an embodiment of the present invention. As shown in FIG. 4, it can be seen that the guard ring portion almost blocks the moisture absorption path. In particular, in the lower structure of the guard ring portion, that is, the lower structure of the polysilicon layer 60, the moisture absorption path is minimized except for the region 120 ′ in which the first contact layer is not formed in the process.

이하 본 발명의 일 실시예에 따른 반도체 소자의 퓨즈 박스 형성 방법을 도 1 내지 도 4를 참조하여 설명하기로 한다.Hereinafter, a method of forming a fuse box of a semiconductor device according to an exemplary embodiment of the present invention will be described with reference to FIGS. 1 to 4.

먼저 퓨즈 형성 영역이 정의된 반도체 기판을 제공한다. 여기서 퓨즈 형성 영역이란 퓨즈라인을 포함하는 퓨즈부가 형성될 영역을 의미하며, 편의상 퓨즈부와 같은 도면 부호를 사용하기로 한다. First, a semiconductor substrate in which a fuse formation region is defined is provided. Here, the fuse formation region means a region in which a fuse part including a fuse line is to be formed, and for convenience, the same reference numerals as the fuse part will be used.

다음으로 퓨즈 형성 영역(I)을 둘러싸는 제1 도전 패턴막(30)을 형성한다. 이러한 제1 도전 패턴막(30)은 셀 영역의 랜딩 패드 형성시 이를 연장하여 함께 형성할 수 있다.Next, a first conductive pattern film 30 surrounding the fuse formation region I is formed. The first conductive pattern layer 30 may be formed to extend together when the landing pad is formed in the cell region.

이어서, 제1 도전 패턴막(30)을 덮는 제1 층간 절연막(110)을 형성한다. 이 때, 제1 층간 절연막(110) 상에 산화막 등을 더 형성할 수 있다.Next, a first interlayer insulating film 110 covering the first conductive pattern film 30 is formed. In this case, an oxide film or the like may be further formed on the first interlayer insulating film 110.

다음으로, 상기 제1 층간 절연막(110) 상에 상기 제1 도전 패턴막(30)과 교차하는 제2 도전 패턴막(40)을 형성한다. 이러한 제2 도전 패턴막(40)은 퓨즈부의 퓨즈 라인(20)과 메탈 콘택(75)을 통해 전기적으로 연결된다. 여기서 제2 도전 패 턴막(40)은 셀 영역의 비트라인 형성시 연장되어 형성될 수 있다. Next, a second conductive pattern film 40 intersecting with the first conductive pattern film 30 is formed on the first interlayer insulating film 110. The second conductive pattern layer 40 is electrically connected to the fuse line 20 and the metal contact 75 of the fuse unit. The second conductive pattern layer 40 may be formed to extend when forming the bit line of the cell region.

다음으로, 제2 도전 패턴막(40)을 덮는 제2 층간 절연막(120)을 형성한다. Next, a second interlayer insulating film 120 covering the second conductive pattern film 40 is formed.

이어서, 형성된 제2 층간 절연막(120)을 관통하여 제1 콘택막(50)을 형성한다. 이러한 제1 콘택막(50)은 제1 도전 패턴막(30)의 상면과 연결되며 상기 퓨즈 형성 영역을 둘러싸도록 형성된다. 특히, 제1 콘택막(50)은 제2 도전 패턴막(40) 사이를 매립하여 수분 침투 경로를 차단하도록 형성된다. Subsequently, the first contact layer 50 is formed through the formed second interlayer insulating layer 120. The first contact layer 50 is connected to the top surface of the first conductive pattern layer 30 and is formed to surround the fuse formation region. In particular, the first contact film 50 is formed to fill the gap between the second conductive pattern film 40 to block the moisture penetration path.

이어서, 제1 콘택막(50) 상에 상기 퓨즈 형성 영역(I)을 둘러싸는 폴리실리콘막(60)을 형성한다. 이러한 폴리실리콘막(60)은 셀 영역 또는 주변 회로 영역에 플레이트 폴리실리콘막 또는 레지스터 폴리실리콘막 형성시 함께 형성될 수 있다.Next, a polysilicon film 60 surrounding the fuse formation region I is formed on the first contact film 50. The polysilicon film 60 may be formed together when the plate polysilicon film or the resistor polysilicon film is formed in the cell region or the peripheral circuit region.

다음으로, 형성된 폴리실리콘막(60)을 덮는 제3 층간 절연막(130)을 형성한다. Next, a third interlayer insulating film 130 covering the formed polysilicon film 60 is formed.

이어서, 제3 층간 절연막(130)을 관통하여 상기 폴리실리콘막(60)의 상면과 연결되며, 상기 퓨즈 형성 영역(I)을 둘러싸는 제2 콘택막(70)을 형성한다.Subsequently, a second contact layer 70 is formed through the third interlayer insulating layer 130 to be connected to the top surface of the polysilicon layer 60 and surround the fuse formation region I.

다음으로, 제2 콘택막(70) 상에 퓨즈 형성 영역(I)을 둘러싸는 제1 금속막(80)을 형성한다.Next, a first metal film 80 surrounding the fuse formation region I is formed on the second contact film 70.

추가적으로, 상기 제1 금속막(80)을 덮는 제4 층간 절연막(140)을 형성한 다음, 제4 층간 절연막(140)을 관통하여 상기 제1 금속막과 연결되며, 퓨즈 형성 영역을 둘러싸는 제3 콘택막(90)을 더 형성하고, 제3 콘택막(90) 상에 퓨즈 형성 영역을 둘러싸는 제2 금속막(100)을 더 형성할 수 있다. 이러한 금속막과 콘택막은 필요에 따라 더 형성될 수 있다.In addition, a fourth interlayer insulating layer 140 is formed to cover the first metal layer 80, and then penetrates through the fourth interlayer insulating layer 140 to be connected to the first metal layer and surrounds the fuse formation region. The third contact layer 90 may be further formed, and the second metal layer 100 may be further formed on the third contact layer 90 to surround the fuse formation region. Such a metal film and a contact film may be further formed as necessary.

여기서, 퓨즈 라인(20)은 제1 금속막(80)이나 제2 금속막(100) 등 금속막을 형성할 때 동시에 형성될 수 있다. Here, the fuse line 20 may be simultaneously formed when forming a metal film such as the first metal film 80 or the second metal film 100.

또한, 퓨즈 박스의 최상부에는 패시베이션층(150)을 더 형성할 수 있다.In addition, a passivation layer 150 may be further formed on the top of the fuse box.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although the embodiments of the present invention have been described above with reference to the accompanying drawings, those skilled in the art to which the present invention pertains may be embodied in other specific forms without changing the technical spirit or essential features of the present invention. I can understand that. Therefore, it should be understood that the embodiments described above are exemplary in all respects and not restrictive.

본 발명의 실시예들에 따른 반도체 소자의 퓨즈 박스는 수분 침투 경로를 최소화한 가드링부를 구비하므로, 고온, 고압, 고습 평가시 발생할 수 있는 수분 침투를 최소화할 수 있다. 따라서, 본 발명의 실시예들에 따른 퓨즈박스를 구비한 반도체 소자는 흡습으로 인한 신뢰성 열화를 개선할 수 있다.Since the fuse box of the semiconductor device according to the embodiments of the present invention includes a guard ring portion that minimizes a moisture penetration path, it is possible to minimize moisture penetration that may occur during high temperature, high pressure, and high humidity evaluation. Therefore, a semiconductor device having a fuse box according to embodiments of the present invention may improve reliability deterioration due to moisture absorption.

Claims

A fuse part including a fuse line and a guard ring part surrounding the fuse part, wherein the guard ring part

A first conductive pattern layer formed on the semiconductor substrate and surrounding the fuse part;

A plurality of second conductive pattern layers formed on the first conductive pattern layer and intersecting the upper portions of the first conductive lines;

A polysilicon film formed on the second conductive pattern film and surrounding the fuse part;

A first contact layer connecting the first conductive pattern layer and the polysilicon layer, filling a region between the plurality of second conductive pattern layers, and surrounding the fuse part;

A first metal film formed on the polysilicon film and surrounding the fuse part;

And a second contact film connecting the polysilicon film and the first metal film and surrounding the fuse part.

The method of claim 1,

A second metal film formed on the first metal film and surrounding the fuse part; and

And a third contact film connecting the first metal film and the second metal film and surrounding the fuse part.

The method according to claim 1 or 2,

The fuse line is

A fuse box of a semiconductor device comprising a metal film extending from the first metal film or the second metal film and formed separately from the guard ring portion.

The method of claim 1,

The first conductive pattern layer may include a fuse box of a semiconductor device in which a landing pad in a cell region is extended.

The method of claim 1,

The second conductive pattern layer is a fuse box of a semiconductor device formed by extending a bit line of a cell region.

The method of claim 1,

The polysilicon film is a fuse box of a semiconductor device formed by extending a plate polysilicon film (PP) or a resistor polysilicon film (RP).

Providing a semiconductor substrate with defined fuse formation regions;

Forming a first conductive pattern film surrounding the fuse formation region;

Forming a first interlayer insulating film covering the first conductive pattern film;

Forming a second conductive pattern layer on the first interlayer insulating layer, the second conductive pattern layer crossing the first conductive pattern layer;

Forming a second interlayer insulating film covering the second conductive pattern film;

Forming a first contact layer penetrating through the second interlayer insulating layer and connected to the first conductive pattern layer, surrounding the fuse forming region, and filling the second conductive pattern layer;

Forming a polysilicon film surrounding the fuse formation region on the first contact film;

Forming a third interlayer insulating film covering the polysilicon film;

Forming a second contact layer penetrating the third interlayer insulating layer and connected to the polysilicon layer and surrounding the fuse formation region;

And forming a first metal layer on the second contact layer, the first metal layer surrounding the fuse forming region.

The method of claim 7, wherein

Forming a fourth interlayer insulating film covering the first metal film;

Forming a third contact layer penetrating the fourth interlayer insulating layer and connected to the first metal layer and surrounding the fuse formation region;

And forming a second metal layer on the third contact layer, the second metal layer surrounding the fuse forming region.

The method according to claim 7 or 8,

And forming a fuse line simultaneously in the fuse formation region in the forming of the first metal film or the forming of the second metal film.