KR20070010418A - 2비트 메모리 셀을 포함하는 비휘발성 반도체 집적 회로장치 및 그 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 56
- 238000000034 method Methods 0.000 title claims description 37
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000002159 nanocrystal Substances 0.000 claims abstract description 80
- 239000000758 substrate Substances 0.000 claims abstract description 41
- 230000005641 tunneling Effects 0.000 claims description 30
- 238000005530 etching Methods 0.000 claims description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 13
- 239000004054 semiconductor nanocrystal Substances 0.000 claims description 10
- 238000005468 ion implantation Methods 0.000 claims description 8
- 229910052732 germanium Inorganic materials 0.000 claims description 6
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 6
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 6
- 230000003647 oxidation Effects 0.000 claims description 6
- 238000007254 oxidation reaction Methods 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- 238000002425 crystallisation Methods 0.000 claims description 4
- 230000008025 crystallization Effects 0.000 claims description 4
- BIXHRBFZLLFBFL-UHFFFAOYSA-N germanium nitride Chemical compound N#[Ge]N([Ge]#N)[Ge]#N BIXHRBFZLLFBFL-UHFFFAOYSA-N 0.000 claims description 4
- 238000010438 heat treatment Methods 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 229920002120 photoresistant polymer Polymers 0.000 claims description 3
- 238000003860 storage Methods 0.000 claims description 3
- 238000005121 nitriding Methods 0.000 claims 1
- 238000004381 surface treatment Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 35
- 229910052751 metal Inorganic materials 0.000 description 28
- 239000002184 metal Substances 0.000 description 28
- 238000002347 injection Methods 0.000 description 26
- 239000007924 injection Substances 0.000 description 26
- 239000012535 impurity Substances 0.000 description 14
- 229910021332 silicide Inorganic materials 0.000 description 14
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 14
- 230000000903 blocking effect Effects 0.000 description 13
- 239000002784 hot electron Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 229910052735 hafnium Inorganic materials 0.000 description 6
- 125000006850 spacer group Chemical group 0.000 description 6
- 229910052726 zirconium Inorganic materials 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 229910052746 lanthanum Inorganic materials 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 239000002356 single layer Substances 0.000 description 4
- 229910052715 tantalum Inorganic materials 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 3
- -1 HfxOy Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 239000007943 implant Substances 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- ITWBWJFEJCHKSN-UHFFFAOYSA-N 1,4,7-triazonane Chemical compound C1CNCCNCCN1 ITWBWJFEJCHKSN-UHFFFAOYSA-N 0.000 description 2
- 229910016909 AlxOy Inorganic materials 0.000 description 2
- 229910018509 Al—N Inorganic materials 0.000 description 2
- 229910019044 CoSix Inorganic materials 0.000 description 2
- 229910021193 La 2 O 3 Inorganic materials 0.000 description 2
- 229910005889 NiSix Inorganic materials 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- GEIAQOFPUVMAGM-UHFFFAOYSA-N ZrO Inorganic materials [Zr]=O GEIAQOFPUVMAGM-UHFFFAOYSA-N 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- KHYBPSFKEHXSLX-UHFFFAOYSA-N iminotitanium Chemical compound [Ti]=N KHYBPSFKEHXSLX-UHFFFAOYSA-N 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229910003465 moissanite Inorganic materials 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 229910001000 nickel titanium Inorganic materials 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- VCUFZILGIRCDQQ-KRWDZBQOSA-N N-[[(5S)-2-oxo-3-(2-oxo-3H-1,3-benzoxazol-6-yl)-1,3-oxazolidin-5-yl]methyl]-2-[[3-(trifluoromethoxy)phenyl]methylamino]pyrimidine-5-carboxamide Chemical compound O=C1O[C@H](CN1C1=CC2=C(NC(O2)=O)C=C1)CNC(=O)C=1C=NC(=NC=1)NCC1=CC(=CC=C1)OC(F)(F)F VCUFZILGIRCDQQ-KRWDZBQOSA-N 0.000 description 1
- 229910004541 SiN Inorganic materials 0.000 description 1
- 239000000872 buffer Substances 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- FZLIPJUXYLNCLC-UHFFFAOYSA-N lanthanum atom Chemical compound [La] FZLIPJUXYLNCLC-UHFFFAOYSA-N 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000004807 localization Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 229920001690 polydopamine Polymers 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
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- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42332—Gate electrodes for transistors with a floating gate with the floating gate formed by two or more non connected parts, e.g. multi-particles flating gate
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- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
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- H01L29/42336—Gate electrodes for transistors with a floating gate with one gate at least partly formed in a trench
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Abstract
2 비트 저장이 가능한 비휘발성 반도체 집적 회로 장치가 제공된다. 비휘발성 반도체 집적 회로 장치는 반도체 기판, 반도체 기판 내에 형성된 소오스/드레인, 소오스/드레인 사이에 형성된 스텝 리세스 채널, 스텝 리세스 채널 영역 상의 다수의 전하 저장 나노 크리스탈을 포함하는 트랩 구조물 및 트랩 구조물 상의 게이트를 포함한다.
2 비트, 비휘발성 메모리 셀, 나노 크리스탈
Description
도 1은 도 1은 본 발명의 일 실시예에 따른 비휘발성 반도체 집적 회로 장치를 구성하는 단위 메모리 셀의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 집적 회로 장치를 구성하는 단위 메모리 셀의 프로그램(쓰기) 과정을 설명하기 위한 개략도이다.
도 3은 본 발명의 일 실시예에 따른 비휘발성 집적 회로 장치를 구성하는 단위 메모리 셀의 문턱 전압 분포를 나타내는 개략도이다.
도 4는 본 발명의 일 실시예의 변형예를 나타내는 단면도이다.
도 5는 본 발명의 일 실시예의 다른 변형예를 나타내는 단면도이다.
도 6은 본 발명의 일 실시예의 또 다른 변형예를 나타내는 단면도이다.
도 7은 본 발명의 일 실시예의 또 다른 변형예를 나타내는 단면도이다.
도 8은 본 발명의 일 실시예의 또 다른 변형예를 나타내는 단면도이다.
도 9a 내지 도 9c 는 본 발명의 일 실시예에 의한 비휘발성 집적 회로 장치를 구성하는 비휘발성 메모리 셀의 제조 방법을 설명하기 위한 단면도들이다.
도 10a 및 도 10b는 본 발명의 일 실시예에 의한 비휘발성 집적 회로 장치를 구성하는 비휘발성 메모리 셀의 다른 제조 방법을 설명하기 위한 단면도들이다.
도 11은 본 발명의 다른 실시예에 따른 비휘발성 집적 회로 장치를 구성하는 단위 메모리 셀의 단면도이다.
도 12a 내지 도 12c는 본 발명의 다른 실시예에 따른 비휘발성 집적 회로 장치를 구성하는 단위 메모리 셀의 제조 방법을 설명하기 위한 단면도들이다.
도 13은 본 발명의 실시예들에 따른 메모리 셀 구조가 적용되는 NAND형 비휘발성 반도체 집적 회로 장치의 등가회로도이다.
도 14는 도 13에 도시되어 있는 NAND형 비휘발성 반도체 집적 회로 장치의 셀 어레이 영역의 일부 평면도이다.
도 15는 도 1에 도시되어 있는 메모리 셀 구조가 적용된 NAND형 비휘발성 반도체 집적 회로 장치의 단면도이다.
(도면의 주요 부분에 대한 부호의 설명)
100: 기판 110: 스텝 리세스 채널
120: 전하 트랩 구조 125: 터널링막
135_NC: 전하 트랩 나노 크리스탈 145: 블록킹막
150: 게이트 160S,160D: 소오스, 드레인
본 발명은 비휘발성 반도체 집적 회로 장치에 관한 것으로 2비트 메모리 셀 을 포함하는 비휘발성 반도체 집적 회로 장치 및 그 제조 방법에 관한 것이다.
비휘발성 반도체 집적 회로 장치는 전원 공급이 차단될지라도 저장된 데이터를 유지할 수 있다. 따라서, 비휘발성 반도체 집적 회로 장치는 디지털 카메라, 휴대폰, PDA, MP3 플레이어 등의 정보 통신 장치에 널리 사용된다. 그런데, 정보 통신 장치의 다기능화 및 고기능화에 따라 비휘발성 반도체 집적 회로 장치의 대용량화 및 고집적화가 필수적으로 요구되고 있다. 다시 말하면, 비휘발성 반도체 집적 회로 장치를 구성하는 메모리 셀의 고집적화 및 메가바이트당 제조 단가의 저가화(lower cost per Mbyte) 요구 또한 증대하고 있다. 이와 같은 요구에 부응하기 위하여 멀티 비트(예; 2비트) 비휘발성 메모리 셀이 개발되었다.
최근까지 개발된 2비트 비휘발성 메모리 셀은 4 단계의 문턱 전압 레벨을 설정하고 각각의 문턱 전압 레벨이 각각의 다른 상태를 표현하게 한다. 그런데 2비트 비휘발성 메모리 셀의 게이트 선폭이 감소함에 따라 소오스 쪽 주입과 드레인 쪽 주입이 국부적으로 편재(localized fraction)되지 않고, 단채널 효과가 채널 전체에 영향을 미쳐 이를 이용한 양쪽의 전하의 문턱전압 기여도 차이의 구분도 어려워져 4단계의 문턱 전압 분리가 불가능해진다. 또, 단채널이기 때문에 핫 캐리어의 영향이 커져서 쓰기와 읽기의 싸이클이 반복됨에 따라 터널링막에 전자가 점차적으로 많이 트랩되어 원래 설정된 문턱 전압보다 문턱 전압이 높아져서 상위 단계의 문턱 전압 레벨과 중첩되는 현상인 자기 한계(self limiting) 현상이 쉽게 발생한다. 그 때문에 제작한 칩의 양품율이 저하되고 품질도 저하된다. 만약 프로그램 허용 윈도우를 넓히기 위해서 동작 전압을 높이면 신뢰성의 저하를 가져오고 메모리 셀간의 간섭도 증대시키기 때문에 이 또한 바람직하지 않다.
본 발명이 이루고자 하는 기술적 과제는 안정적인 동작이 가능한 2 비트 비휘발성 반도체 집적 회로 장치를 제공하고자 하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 안정적인 동작이 가능한 2 비트 비휘발성 반도체 집적 회로 장치의 제조 방법을 제공하고자 하는 것이다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 2 비트 비휘발성 반도체 집적 회로 장치는 반도체 기판, 상기 반도체 기판 내에 형성된 소오스/드레인, 상기 소오스/드레인 사이에 형성된 스텝 리세스 채널, 상기 스텝 리세스 채널 영역 상의 다수의 전하 트랩 나노 크리스탈을 포함하는 트랩 구조물 및 상기 트랩 구조물 상의 게이트를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 2 비트 비휘발성 반도체 집적 회로 장치는 반도체 기판, 상기 반도체 기판 내에 형성된 소오스/드레인, 상기 소오스/드레인 사이에 형성된 스텝 리세스 채널, 상기 스텝 리세스 채널 일부 영역 상의 게이트 절연막 및 메인 게이트, 상기 메인 게이트 측벽에 절연되어 형성되고 상기 기판 상으로 연장된 측벽 게이트 및 상기 측벽 게이트와 상기 스텝 리세스 채널 나머지 영역 사이에 개재되고 다수의 전하 트랩 나노 크리스탈을 포함하는 트랩 구조물을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시에에 따른 2 비트 비휘발성 반도체 집적 회로 장치는 반도체 기판에 형성된 다수의 활성 영역, 상기 다수의 활성 영역과 교차하는 다수의 접지 선택 라인 및 스트링 선택 라인, 상기 다수의 접지 선택 라인 및 스트링 선택 라인 사이에 배열되어 상기 활성 영역의 상부를 가로지르는 다수의 평행한 워드 라인, 상기 각 활성 영역에 형성된 다수의 스트링으로, 상기 각 스트링은 스트링 선택 트랜지스터, 다수의 메모리 셀 및 접지 선택 트랜지스터가 직렬로 연결되어 형성되며, 상기 스트링 선택 트랜지스터, 다수의 메모리 셀 및 접지 선택 트랜지스터는 각각 상기 기판 내에 형성된 스텝 리세스 채널 영역, 상기 스텝 리세스 채널 영역 상의 다수의 전하 저장 나노 크리스탈을 포함하는 트랩 구조물, 및 상기 트랩 구조물 상의 게이트를 포함하는 다수의 스트링, 상기 다수의 활성 영역과 교차하며 상기 접지 선택 트랜지스터의 소오스를 연결하는 다수의 공통 소오스 라인 및 상기 각 활성 영역과 평행한 다수의 비트 라인으로, 상기 각 비트 라인은 상기 각 활성 영역별로 형성된 다수의 스트링이 병렬로 연결되는 다수의 비트 라인을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 2 비트 비휘발성 반도체 집적 회로 장치의 제조 방법은 반도체 기판에 스텝 리세스 채널을 형성하는 단계, 상기 스텝 리세스 채널 영역 상에 다수의 전하 트랩 나노 크리스탈을 포함하는 트랩 구조물 및 게이트 전극의 적층 구조를 형성하는 단계 및 상기 적 층 구조가 형성된 기판 내에 소오스/드레인을 형성하는 단계를 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 2 비트 비휘발성 반도체 집적 회로 장치의 제조 방법은 반도체 기판에 스텝 리세스 채널을 형성하는 단계, 상기 스텝 리세스 채널 일부 영역에 게이트 절연막 및 메인 게이트를 형성하는 단계, 상기 메인 게이트 전극 측벽에 절연된 측벽 게이트 전극과 상기 측벽 게이트 전극의 하부와 상기 스텝 리세스 채널의 나머지 영역 사이에 다수의 전하 트랩 나노 크리스탈을 포함하는 트랩구조물을 형성하는 단계, 및 상기 기판 내에 소오스/드레인을 형성하는 단계를 포함한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
소자(elements) 또는 층이 다른 소자 또는 층 위(on), 접속된(connected to) 또는 커플링된(coupled to)이라고 지칭되는 것은 다른 소자 바로 위에, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는" 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소, 영역, 배선, 층 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소, 영역, 배선, 층 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소, 영역, 배선, 층 또는 섹션들을 다른 소자, 구성요소, 영역, 배선, 층 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소, 제1 영역, 제1 배선, 제1 층 또는 제1 섹션은 본 발명의 기술적 사상내에서 제2 소자, 제2 구성요소, 제2 영역, 제2 배선, 제2 층 또는 제2 섹션일 수도 있음은 물론이다.
공간적으로 상대적인 용어인 아래(below, beneath, lower), 위(above, upper) 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 아래(below, beneath)로 기술된 소자는 다른 소자의 위(above, upper)에 놓여질 수 있다. 따라서, 예시적인 용어인 아래는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
나아가, "제1 도전형"과 "제2 도전형"이라는 용어는 N 또는 P-형과 같이 서로 반대되는 도전형을 가리키며, 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는한 복수형도 포함한다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은한 이상적으로 또는 과도하게 해석되지 않는다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하에서는 첨부도면을 참조하여 소오스 쪽 주입 프로그램(source side injection program)과 드레인 쪽 주입 프로그램(drain side injection program)의 프로그램 허용 윈도우가 명확하게 분리될 수 있는 비휘발성 메모리 셀에 대해 개시할 것이다. 이하에서 비휘발성 메모리 셀의 소오스 영역과 드레인 영역을 구분하는 기준은 읽기 동작시 상대적으로 높은 전압이 인가되는 쪽을 드레인 영역으로 지칭한다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 반도체 집적 회로 장치를 구성하는 단위 메모리 셀의 단면도이다.
도 1을 참조하면, 단위 메모리 셀은 스텝 리세스 채널(110)과 다수의 전하 트랩 나노 크리스탈(135_NC)을 포함하는 전하 트랩 구조물(120), 게이트(150) 및 소오스/드레인(160S, 160D)을 포함한다.
구체적으로, 소자 분리 영역(미도시)에 의해 정의된 액티브 영역에 소오스 (160S)와 드레인(160D)이 형성되어 있다. 소오스(160S)와 드레인(160D)은 도면에 도시되어 있는 바와 같이 LDD 형태로 구성될 수 있으나, 메모리 셀의 펀치 스루우가 문제가 될 경우에는 저농도 불순물 영역만으로만 구성될 수도 있다.
소오스(160S)와 드레인(160D) 사이에 스텝 리세스 채널(110)이 정의된다. 스텝 리세스 채널(110)은 기판(100) 내에 소정 깊이와 폭으로 형성된 리세스(R)와 리세스(R)로부터 연장된 스텝(S)을 따라 형성된다. 리세스 채널(110_RC)는 소오스 (160S) 쪽에 인접하여 형성될 수 있다. 소오스(160S) 쪽에 리세스 채널(110_RC)이 형성될 경우 소오스 쪽 주입 프로그램과 드레인 쪽 주입 프로그램의 허용 윈도우를 보다 명확하게 구분할 수 있다. 이는 리세스 채널(110_RC)의 양 코너쪽에서 핫 전자의 주입의 면적이 다르고, 또한 적절한 채널 길이를 유지 하기 때문에 단채널 효과의 영향을 받는 드레인 쪽과 상대적으로 영향이 없는 소오스 쪽의 문턱 전압 차이가 뚜렷해지기 때문이다. 그러나, 이는 소오스 드레인 영역(160S, 160D)의 프로파일을 변화시키는 등 다양한 방법에 의해 셀 특성을 변화시킬 수 있다면 리세스 채널(110_RC)에 인접한 불순물 영역을 드레인 영역으로 동작시킬 수 있음을 배제하는 것은 아니다.
스텝 리세스 채널(110) 영역 상에는 다수의 전하 저장 나노 크리스탈(135_NC)을 포함하는 전하 트랩 구조물(120)이 형성된다. 전하 트랩 구조물(120)은 터널링막(tunneling layer)(125), 다수의 전하 트랩 나노 크리스탈(charge trapping nano crystal)(135_NC) 및 블록킹막(blocking layer)(145)의 적층 구조로 이루어질 수 있다.
터널링막(125)은 SiO2, SiON, La2O3, ZrO2 또는 Al2O3의 단일막, 적층막 또는 이들의 혼합막일 수 있다. 터널링막(125)의 두께는 1 내지 100nm, 예컨대 4.5 내지 5.5nm 정도일 수 있으나, 이에 제한되는 것은 아니다.
다수의 전하 트랩 나노 크리스탈(135_NC)는 직경이 1 내지 15nm크기의 클러스터(cluster) 또는 점(dot) 형태로 형성된 다수의 나노 크리스탈(135_NC)을 포괄하는 의미로 사용될 수 있다. 나노 크리스탈(135_NC) 간의 간격은 수 내지 수십 nm, 예를 들어 1 내지 10nm가 될 수 있으며, 전하의 측면 확산(lateral diffusion) 으로 인한 교란(disturb)현상을 방지하기 위해 5 내지 10nm가 되도록 하는 것이 바람직하다. 나노 크리스탈(135_NC)에 전하가 트랩되기 때문에 연속적인 전하 트랩막(예, SiN막 또는 BN막)을 사용하는 경우에 비해 소오스 쪽 주입 또는 드레인 쪽 주입의 국부적 편재를 보다 효과적으로 달성할 수 있다.
전하 트랩 나노 크리스탈(135_NC)은 단층 구조(원 A) 또는 다층 구조(원 B)일 수 있다. 단층 구조(원 A)는 반도체 나노 크리스탈 또는 유전체 나노 크리스탈일 수 있다. 반도체 나노 크리스탈은 폴리실리콘 나노 크리스탈 또는 게르마늄 나노크리스탈일 수 있다. 유전체 나노 크리스탈은 실리콘 질화물 나노 크리스탈 또는 게르마늄 질화물 나노 크리스탈일 수 있다. 다층 구조(원 B)는 유전체 나노 크리스탈(NC1)과 반도체 나노 크리스탈(NC2)이 적층된 적층 나노 크리스탈로 이루어질 수 있다. 물론 경우에 따라서는 고유전체 나노 크리스탈(NC1)과 반도체 나노 크리스탈(NC2) 사이에 산화물이 개재될 수도 있다. 유전체 나노 크리스탈(NC1)은 SiN, BN, SiC, SiON, Al, Zr, Hf, La 등의 산화물, Al, Zr, Hf, La 등의 산질화물로 이루어질 수 있으며, 반도체 나노 크리스탈(NC2)는 폴리실리콘 나노 크리스탈 또는 게르마늄 나노크리스탈일 수 있다.
블록킹막(145)은 나노 크리스탈(135_NC)에 저장된 전하가 게이트(150)으로 이동하는 것을 차단하기 위해 형성한다. 따라서, 블록킹막(145)은 SiO2, HfxOy, AlxOy, ZrxOy, TaxOy, HfxSi1 - xOy, HfxSi1 - xOyNz 등을 적어도 하나 이상 이용하여 형성한 단일막 또는 복합막일 수 있으나, 이에 한정되는 것은 아니다.
게이트(150)는 불순물이 도우프된 다결정 실리콘막, 금속실리사이드막, 금속막의 단일막 또는 금속막/금속장벽막, 금속막/불순물이 도우프된 다결정 실리콘막, 금속실리사이드막/금속실리사이드막, 금속실리사이드막/불순물이 도우프된 다결정 실리콘막의 다층막으로 이루어질 수 있다. 금속으로는 W, Ni, Co, Ru-Ta, Ni-Ti, Ti-Al-N, Zr, Hf, Ti, Ta, Mo, Ta-Pt, Ta-Ti, W-Ti 등이, 금속 장벽 물질로는 WN, TiN, TaN, TaCN, MoN 등이, 금속 실리사이드로는 WSix, CoSix, NiSix 등이 사용될 수 있으나 이에 한정되는 것은 아니다. 게이트(150) 상면에는 캡핑막(155)이 더 형성되어 있을 수 있다.
게이트(150)의 측벽에는 스페이서(155)가 형성되어 있으며, 스페이서(155)는 게이트(150)의 패터닝후, 패터닝시 생성된 격자 손상 및 불필요한 트랩 사이트를 제거하기 위한 산화 공정시 생성된 산화막 스페이서이거나, 절연막을 형성한 후 에치백하여 형성한 깊은 소오스 드레인 영역 형성을 위한 이온주입마스크로 사용되는 스페이서이거나, 이 둘의 조합일 수도 있다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 집적 회로 장치를 구성하는 단위 메모리 셀의 프로그램(쓰기) 과정을 설명하기 위한 개략도이다. 도 2에 도시되어 있는 바와 같이 프로그램은 핫 전자 주입(hot electron injection)에 의해 이루어진다.
아래 표 1의 기재되어 있는 바와 같이 아무런 프로그램 동작이 행해지지 않은 비휘발성 메모리 셀의 초기 메모리 셀 형성시 설정되었던 제1 레벨 문턱 전압(Vt1)을 가지게 된다.
드레인 쪽 주입의 경우에는 도 2의 첫번째 행에 도시되어 있는 바와 같이 게이트 전극에 OV 이상의 전압, 예컨대 6V를 인가하고 소오스(160S)에는 접지 전압을 인가하고 드레인(160D)에는 OV 이상의 전압, 예컨대 5V를 인가한다. 인가된 전압에 따라 스텝 리세스 채널 영역(110)에 반전(Inversion)영역이, 드레인(160D) 근처에 공핍(Depletion)영역이 형성되며, 반전 영역은 드레인(160D)까지 이어지지 못하고 핀치 오프(pinch-off)된다. 이에 따라 드레인(160D)과 반전 영역 사이에는 공핍 영역이 개재된다. 전자가 스텝 리세스 채널(110)을 따라 형성된 반전 영역을 따라 이동하다가 반전 영역과 공핍 영역의 경계부에 부딪쳐 전자-정공쌍(electron-hole pair)를 생성하게 된다. 이 때, 생성된 핫 전자(hot electron)는 전자를 가속화하는 수평 전계(Eds) 및 수직 전계(Eg)의 영향으로 터널링막(125)의 전위 장벽을 뛰어 넘어 드레인(160D) 쪽에 배열되어 있는 다수의 나노 크리스탈(135_NC)에 주입된다. 따라서, 도 2의 첫번째 행에 좌측 단면도에 도시되어 있는 바와 같이 드레인 영역 근처의 나노 크리스탈(135_NC)에 전자가 트랩핑된다. 따라서, 메모리 셀은 제2 레벨 문턱 전압(Vt2)을 가지게 된다.
소오스 쪽 주입은 도 2의 두번째 행에 도시되어 있는 바와 같이, 드레인 쪽 주입에서 소오스 영역(160S)와 드레인 영역(160D)에 인가하는 전압을 바꾸어 적용하면 드레인 쪽 주입과 실질적으로 동일한 원리에 의해 소오스 쪽 주입이 이루어지게된다. 따라서, 메모리 셀은 제3 레벨 문턱 전압(Vt3)을 가지게 된다.
소오스 및 드레인 쪽 주입은 도 2의 세번째 행에 도시되어 있는 바와 같이, 드레인 영역(160D)과 소오소 영역(160S) 각각의 근처의 나노 크리스탈(135_NC)에 전자가 트랩핑된다. 따라서, 메모리 셀은 제4 레벨 문턱 전압(Vt3)을 가지게 된다.
위와 같은 동작 특성으로 인하여 하나의 메모리 셀에 2 비트의 메모리 저장이 가능해진다.
[표 1]
| VG | VD | VS | Vt | |
| 드레인 쪽 주입 | ≥0V (6V) | ≥0V (5V) | 0V | Vt2 |
| 소오스 쪽 주입 | ≥0V (6V) | OV | ≥0V (5V) | Vt3 |
| 소오스&드레인 쪽 주입 | ≥0V (6V) | ≥0V (5V) | ≥0V (5V) | Vt4 |
상술한 바와 같이 프로그램된 본 발명의 일 실시예에 따른 비휘발성 메모리 셀의 읽기 동작을 도 3을 참조하여 설명한다. 도 3에 도시되어 있는 바와 같이 본 발명은 스텝 리세스 채널을 구비함으로써 단채널 효과의 영향을 받지 않고 전하가 비연속적인 나노 크리스탈에 트랩됨으로써 국부적인 편재가 효과적으로 이루어짐으로써 드레인 쪽 주입과 소오스 쪽 주입의 읽기 동작이 정확하게 이루어진다.
구체적으로, 소오스는 접지시키고, 드레인(160D)에 소정의 전압을 인가한 후, 제1 내지 제4 레벨의 문턱 전압(Vt1, Vt2, Vt3, Vt4) 들 사이의 제1 내지 제3 읽기 전압(Vread1, Vread2, Vread3)을 게이트(150)에 인가하여 프로그램 상태를 확인한다.
도 3을 참고하면, 소오스 쪽 주입 셀의 문턱 전압(Vt3)이 드레인 쪽 주입 셀의 문턱 전압(Vt2)보다 크게 도시되어 있다. 이는 드레인 쪽 주입 셀과 소오스 쪽 주입 셀의 경우 주입되어 국부적으로 편재되어 존재하는 전자의 양이 동일하다 할지라도 순방향 읽기시 스텝 리세스 채널(110)에 강 반전(strong inversion)을 일으 키기 위해서 요구되는 게이트 전압이 다르기 때문이다.
구체적으로, 드레인 쪽 주입 셀에서는 전하가 트랩된 드레인 쪽에서만 임계전압이 낮을 뿐 나머지 영역에서는 임계 전압은 제1 레벨 문턱 전압(Vt1)을 가진다. 따라서, 제1 레벨 문턱 전압(Vt1) 이상의 전압을 인가하면 소오스(160S) 쪽에서는 반전층이 형성되어 드레인 쪽으로 이동 전하가 제공된다. 한편, 드레인 영역에는 소정의 전압이 인가되어 있기 때문에 트랩 전하 영역 하부의 기판(100)에 이미 공핍 영역이 형성되어 있다. 따라서, 나노 크리스탈(135_NC)에 주입된 전하를 보상할 수 있는 정도의 전계를 형성할 수 있는 게이트 전압인 제2 레벨의 문턱 전압(Vt2)만 제공되면 소오스로부터 제공되는 이동 전하가 공핍 영역을 통해 이동하면서 드레인 전류가 흐르게 된다.
반면, 제2 레벨의 문턱 전압(Vt2)과 동일한 게이트 전압을 소오스 쪽 주입 셀의 게이트에 인가하면 소오스 쪽에 트랩된 전하만을 보상할 수 있을 뿐이다. 따라서, 트랩된 전하를 보상할 수 있는 제2 레벨의 문턱 전압과 소오스 근처의 채널에 강반전을 일으킬 수 있는 정도의 전계를 형성할 수 있는 전압이 합하여진 게이트 전압이 가해저야만 메모리 셀이 턴-온되어 드레인 전류가 흐르게 된다. 따라서, 소오스 쪽 주입시 쉬프트되는 제3 레벨의 문턱 전압(Vt3)이 드레인 쪽 주입시 쉬프트되는 제2 레벨의 문턱 전압(Vt2)보다 크다.
따라서, 드레인 쪽 주입 셀과 소오스쪽 주입 셀의 프로그램 상태를 명확하게 구분하기 위해서는 전하 주입 영역이 국부적으로 효과적으로 편재해야 한다. 그런데, 종래의 평판 채널 메모리 셀에 있어서는 채널 길이가 짧아짐에 따라 국부적인 편재 영역(localized fraction area)이 구분되지 않고, 그 결과 제2 레벨의 문턱 전압과 제3 레벨의 문턱 전압의 윈도우가 겹치는 문제가 있다.
반면, 본 발명의 실시예에 따른 비휘발성 메모리 셀에 있어서는 스텝 리세스 채널(110)로 인해 유효 채널 길이(Leff)가 종래의 평판 채널 셀의 유효 채널 길이에 비해 길다. 따라서, 소오스 쪽 주입과 드레인 쪽 주입이 보다 국부적으로 편재되도록 할 수 있다. 특히, 리세스 채널(110_RC)의 깊이(depth)를 조절함으로써 보다 안정적인 국부적 편재가 가능하도록 할 수 있다. 또, 유효 채널 길이(Leff)가 길어 핫 캐리어인 핫 전자의 영향이 단채널인 경우에 비해 적으므로 자기 한계(self limiting) 현상이 발생하지 않는다. 그리고, 전하가 연속적인 막에 트랩되는 것이 아니라 측방 확산이 일어나지 않는 불연속적인 나노 크리스탈내에 트랩되기 때문에 국부적 편재의 효과를 배가시킬 수 있다.
리세스 채널(110_RC)의 경우에는 하단 코너부 포함한 넓은 면적을 통해서 집중적인 핫 전자의 주입이 이루어질 수 있다. 따라서, 스텝 채널(110_S)에 비해 보다 상대적으로 많은 양의 핫 전자의 주입이 이루어 질수 있고, 적절한 채널길이 때문에 소오스 영역(160S)과 드레인 영역(160D)의 문턱 전압 구분이 뚜렷해진다. 따라서, 소오스 영역(160S) 쪽에 리세스 채널(110_RC)을 구비함으로서, 소오스 쪽 주입의 경우 문턱 전압 쉬프트가 종래의 평판형 채널에 비해 더 많이 일어날 수 있다.
소거(erase) 동작은 F-N 터널링 또는 핫-홀 주입에 의해 일어날 수 있으며, 그 방식은 당업자에게 널리 알려진 다양한 방식에 의해 수행될 수 있으므로 그에 대한 설명은 생략한다.
도 4는 본 발명의 일 실시예의 변형예를 나타내는 단면도이다.
도 4를 참조하면, 리세스 채널(100_RC)을 구성하는 리세스(R)의 상단부가 모따기되어 리세스 채널(110_RC)과 스텝 채널(110_S)의 연결부(점원 C)가 전계가 집중되는 수직한 프로파일을 가지지 않는다는 점에 있어서 도 1의 일 실시예와 차이가 있으며, 나머지 구성요소는 실질적으로 동일하다. 모따기는 일직선으로 이루어진 형태뿐만 아니라 라운딩된 형태등을 모두 포함한다.
도 5는 본 발명의 일 실시예의 다른 변형예를 나타내는 단면도이다.
도 5를 참조하면, 리세스 채널(100_RC)을 구성하는 리세스(R')의 하부가 구 형상이라는 점에 있어서 도 1의 일 실시예와 차이가 있으며 나머지 구성요소는 실질적으로 동일하다. 리세스(R)의 하부가 구 형상을 가짐으로써 유효 채널 길이(Leff)를 보다 더 효과적으로 증대시킬 수 있다.
도 6은 본 발명의 일 실시예의 또 다른 변형예를 나타내는 단면도이다.
도 6을 참조하면, 스텝 리세스 채널이(110)이 리세스(R)와, 리세스(R)로부터 연장되어 형성된 제1 및 제2 스텝(S1, S2)으로 이루어져 있다는 점에 있어서, 도 1의 일 실시예와 차이가 있으며 나머지 구성 요소는 실질적으로 동일하다. 투 스텝 채널로 이루어짐으로써 유효 채널 길이(Leff)를 보다 더 효과적으로 증대시킬 수 있다.
도 7은 본 발명의 일 실시예의 또 다른 변형예를 나타내는 단면도이다.
도 7을 참조하면, 트랩 구조물(120)의 양측이 게이트(150) 안쪽으로 리세스( 점원 D)되어 형성되어 있으며, 스페이서(155')가 리세스된 부분을 충진하고 있다는 점에 있어서, 도 1의 일 실시예와 차이가 있으며 나머지 구성 요소는 실질적으로 동일하다. 리세스를 통해 트랩 구조물(120)이 측면으로 확산된 소오스 및 드레인 영역(160S, 160D)과 오버랩되지 않도록 할 수 있다. 따라서, 소오스 및 드레인 영역(160S, 160D)과 오버랩되는 영역의 나노 크리스탈에 트랩된 전하가 소거 동작시 용이하게 소거되지 않는 현상을 방지할 수 있다.
도 8은 본 발명의 일 실시예의 또 다른 변형예를 나타내는 단면도이다.
도 8을 참조하면, 리세스 채널(110_RC) 상의 터널링막(125_RC)의 두께(t1)가 스텝 채널(110_S) 상의 터널링막(120_S)의 두께(t2)보다 얇다는 점에 있어서, 도 1의 일 실시예와 차이가 있으며 나머지 구성 요소는 실질적으로 동일하다. 터널링 절연막(120_RC)이 얇은 소오스 쪽으로 보다 많은 핫 전자들이 효과적으로 주입될 수 있다. 따라서, 소오스 쪽 주입에 의한 문턱 전압 쉬프트와 드레인 쪽 주입에 의한 문턱 전압 쉬프트의 정도를 확실하게 차별화하여 프로그램 허용 윈도우를 보다 확실하게 할 수 있다.
도 4 내지 도 8에 도시되어 있는 변형 실시예들은 단독으로 또는 이들을 서로 조합하여 적용될 수 있다. 예를 들어 리세스의 상부는 모따기되고 하부는 구형을 가지도록 형성할 수 있다.
도 9a 내지 도 9c 는 본 발명의 일 실시예에 의한 비휘발성 집적 회로 장치를 구성하는 비휘발성 메모리 셀의 제조 방법을 설명하기 위한 단면도들이다.
도 9a를 참조하면, 반도체 기판(100)에 리세스(R )를 형성한다.
좌측에 도시되어 있는 바와 같이, 소자 분리 영역(미도시)에 의해 정의된 활성 영역에 리세스(R )를 정의하는 식각 마스크(102)를 형성한 후 식각 공정을 진행하여 리세스(R)를 형성한다.
필요에 따라서는 리세스(R) 형성 후, 식각 마스크(102)에 의해 노출되는 영역의 폭이 넓어지도록 식각 마스크를 일부 제거하여 등방성 식각 특성을 나타내는 화학 건식 식각(Chemical Dry Etch) 또는 습식 식각액을 사용하여 노출된 리세스(R )의 상단부를 모따기할 수도 있다(도 4 참고).
또는 리세스(R)를 형성한 후 식각마스크(102)를 제거하지 않은 상태에서 등방성 식각 특성을 나타내는 화학 건식 식각(Chemical Dry Etch) 또는 습식 식각액을 사용하여 리세스(R )의 하부를 구형으로 만들수도 있다(도 5 참고).
또는 우측에 도시되어 있는 바와 같이, 리세스(R)를 형성하기 위한 식각 마스크(103)를 기판(100)의 일부분을 노출시키며 노출영역의 일측에 두께가 서로 다른 부분을 가지는 포토레지스트 패턴으로 형성하는 단계 및 상기 식각 마스크(103)를 사용하여 기판(100)을 식각하여 투 스텝 리세스 영역(R, S1, S2)을 형성할 수도 있다.
도면에는 도시되어 있지 않으나, 리세스(R) 형성 후 웰 형성을 위한 이온 주입 및 채널 이온 주입을 실시할 수 있다.
도 9b를 참조하면, 터널링막(125), 전하 트랩 나노크리스탈(135_NC), 블록킹막(145)을 차례대로 형성한다.
터널링막(125)은 SiO2, SiON, La2O3, ZrO2 또는 Al2O3의 단일막, 적층막 또 는 이들의 혼합막을 CVD, ALD 등의 방법을 사용하여 1 내지 100nm 두께, 바람직하기로는 4.5 내지 5.5nm 정도로 형성한다.
터널링막(125) 형성시 1차로 터널링막을 형성한 후, 리세스(R ) 영역 상의 터널링막을 제거한 후 2차로 터널링막을 형성하면 리세스(R ) 영역 상의 터널링막의 두께가 스텝(S) 영역 상의 터널링막의 두께보다 얇도록 할 수 있다.
전하 트랩 나노 크리스탈(135_NC)을 단층 구조로 형성할 경우에는 반도체 나노 크리스탈 또는 유전체 나노 크리스탈로 형성할 수 있다. 예를 들어, LPCVD 등의 공정을 통하여 실리콘 소오스 가스와 H2 를 반응 가스로 500 ~ 620 ℃에서 10 내지 15초간 반응시킬 경우 폴리 실리콘 나노 크리스탈을 형성할 수 있다. LPCVD 전에 터널링막(125) 표면을 1 % HF 액으로 처리하는 단계를 더 수행하면 초고밀도(예, 5×1011 내지 1×1011/㎠ )로 서로 격리된 나노 크리스탈의 형성이 보다 용이할 수 있다.
또는 동일한 방식으로 실리콘 소오스 가스 대신 게르마늄 소오스 가스를 반응가스로 사용하여 게르마늄 나노 크리스탈을 형성할 수 있다. 한편, 반도체 나노 크리스탈을 질화(nitridation)시키면 실리콘 질화물 나노 크리스탈 또는 게르마늄 질화물 나노 크리스탈을 형성할 수 있다. 또, SiN, BN, SiC, SiON, Al, Zr, Hf, La 등의 산화물, Al, Zr, Hf, La 등의 산질화물로 이루어진 유전막을 형성한 후, 그 위에 반도체 나노 크리스탈(도 1의 NC2)을 형성하고 이를 식각마스크로 사용하여 유전막을 식각하여 유전막 나노 크리스탈(도 1의 NC1)을 형성하여 전하 트랩 나노 크리스탈을 다층 구조로 형성할수 있다.
블록킹막(145)은 SiO2, HfxOy, AlxOy, ZrxOy, TaxOy, HfxSi1 - xOy, HfxSi1 - xOyNz 등을 적어도 하나 이상 이용하여 형성한 단일막 또는 복합막을 사용하여 형성할 수 있다. 블록킹막은 CVD 또는 LPCVD 등의 공정을 통하여 약 5 ~ 15 nm 두께로 형성할 수 있다.
이어서 블록킹막(145), 전하 트랩 나노 크리스탈(135_NC), 터널링막(125)을 활성 영역별로 분리하여 프리 트랩 구조물(119)을 형성한다.
도 9c를 참고하면, 게이트를 형성하기 위한 도전막, 캡핑막을 차레대로 형성한 후, 패터닝하여 게이트(150), 캡핑막 패턴(152) 및 전하 트랩 구조(120)를 완성한다.
게이트(150)를 형성하기 위한 도전막은 불순물이 도우프된 다결정 실리콘막, 금속실리사이드막, 금속막의 단일막 또는 금속막/금속장벽막, 금속막/불순물이 도우프된 다결정 실리콘막, 금속실리사이드막/금속실리사이드막, 금속실리사이드막/불순물이 도우프된 다결정 실리콘막의 다층막으로 형성할 수 있다. 금속으로는 W, Ni, Co, Ru-Ta, Ni-Ti, Ti-Al-N, Zr, Hf, Ti, Ta, Mo, Ta-Pt, Ta-Ti, W-Ti 등이, 금속 장벽 물질로는 WN, TiN, TaN, TaCN, MoN 등이, 금속 실리사이드로는 WSix, CoSix, NiSix 등이 사용될 수 있으나 이에 한정되는 것은 아니다.
캡핑막 패턴(152)은 질화막, 고온 저압 증착 산화막, 또는 이들의 적층막을 사용하여 형성할 수 있다.
이후, 패터닝시 생성된 격자 손상 및 불필요한 트랩 사이트를 제거하기 위한 산화 공정을 실시한다. 스텝 채널(110_SC)의 길이가 산화 공정시 터널링막(125)의 버즈빅 길이와 실질적으로 동일한 경우에는 산화 공정후에 스텝 채널(110_SC) 상의 터널링막의 두께가 리세스 채널(110_RC) 상의 터널링막의 두께보다 두꺼울 수 있다.
이온 주입 전에 습식 식각 등을 실시하여 도 9c의 우측에 도시되어 있는 바와 같이 전하 트랩 구조물(120)을 리세스시킬 수도 있다.
마지막으로, 소오스/드레인(160S, 160D) 형성을 위한 이온을 주입한다. 소오스/드레인(160S, 160D) 형성은 메모리 셀의 특성에 따라 저농도 불순물 영역만으로 형성할 수도 있고, 산화 공정 후에 저농도 불순물 영역을 형성하고 절연막을 형성한 후 스페이서를 형성한 후 고농도 불순물 영역을 형성하여 소오스/드레인을 형성할 수도 있다.
이후, 반도체 소자의 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 공정 단계들에 따라 메모리 셀에 전기적 신호의 입출력이 가능하도록 하는 배선들을 형성하는 단계, 기판상에 패시베이션층을 형성하는 단계 및 상기 기판을 패키지하는 단계를 더 수행하여 비휘발성 반도체 집적 회로 장치를 완성한다. 이와 같은 후속단계들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 개략적으로 설명한다.
도 10a 및 도 10b는 본 발명의 일 실시예에 의한 비휘발성 집적 회로 장치를 구성하는 비휘발성 메모리 셀의 다른 제조 방법을 설명하기 위한 단면도들이다.
도 10a를 참고하면, 도 9a를 참고하여 설명한 바와 같이 리세스(R)를 형성한 후, 기판(100) 전면에 산화막(112)을 형성한다. 이 때 산화막(112)의 두께는 최종 전하 트랩 구조(도 1의 120 참고)를 구성하는 터널링막(125), 나노 크리스탈(135_NC), 및 블록킹막(145)의 전체 두께가 되도록 형성한다. 이어서, 반도체 이온 주입(114) 공정을 실시한다. 산화막(112) 내의 미세원(○)은 이온 주입을 개략적으로 표시하기 위한 것이다.
도 10b를 참고하면, 결정화 열처리(116)를 수행하여 주입된 반도체 이온을 결정화시켜 다수의 나노 크리스탈(135_NC)을 형성한다. 결정화 열처리(116)는 질소 분위기에서 약 950℃ 온도에서 실시할 수 있으나, 이에 제한되는 것은 아니다. 결정화 열처리(116)의 조건에 따라 나노 크리스탈(135_NC)의 크기, 밀도 등이 조절될 수 있다.
후속 공정은 도 9c를 참조하여 설명한 바와 실질적으로 동일하게 수행될 수 있으므로 그에 대한 설명은 생략한다.
도 11은 본 발명의 다른 실시예에 따른 비휘발성 집적 회로 장치를 구성하는 단위 메모리 셀의 단면도이다.
도 11을 참조하면, 단위 메모리 셀은 메인 게이트(215)의 양 측벽에 측벽 게이트(215)를 구비하고 측벽 게이트(215)와 채널 영역을 구성하는 기판(200) 사이에 트랩 구조물(220)을 구비한다는 점에 있어서 일 실시예와 차이가 있다. 트랩 구조물(220)이 스텝 리세스 채널(210)의 양 측에만 존재하므로 소오스 쪽 주입과 드레인 쪽 주입의 국부적 편재 효과가 보다 강화된다.
구체적으로, 기판(200)에 형성된 스텝 리세스 채널(210)의 일부 영역에 게이트 절연막(212)을 개재하여 메인 게이트(215)가 형성되어 있다. 메인 게이트(215)의 측벽에 측벽 게이트(215)가 형성되며 측벽 게이트(250)와 메인 게이트(215)의 사이 및 측벽 게이트(250)와 스텝 리세스 채널(210)의 나머지 일부 영역 사이에 트랩 구조물(220)이 개재된다. 트랩 구조물(220)은 일 실시예와 마찬가지로 터널링막(225), 전합 트랩 나노 크리스탈(235_NC) 및 블록킹막(245)을 포함한다. 측벽 게이트(250)에 정렬되어 기판(200) 내에 소오스(260S) 및 드레인(260D)이 형성되어 있다.
도 4 내지 도 8에 도시되어 있는 변형예들은 도 11에 도시되어 있는 비휘발성 반도체 집적 회로 장치에도 동일하게 변형되어 적용될 수 있으며, 이에 대한 설명은 중복을 피하기 위하여 생략한다.
도 12a 내지 도 12c는 본 발명의 다른 실시예에 따른 비휘발성 집적 회로 장치를 구성하는 단위 메모리 셀의 제조 방법을 설명하기 위한 단면도들이다.
도 12a를 참조하면, 일 실시예의 제조 방법에 설명한 방법을 사용하여 기판(200) 내에 리세스(R) 및 스텝(S)을 형성한 후, 게이트 절연막(212) 및 메인 게이트(215)를 형성한다.
게이트 절연막(212)은 SiO2, SiON, SiN, Si3N4, ZrO2 HfO2, Ta2O5, Al2O3, 란탄(La) 산화물 등의 물질을 사용하여 10 내지 100 두께로 형성할 수 있다.
메인 게이트(215)는 불순물이 도우프된 다결정 실리콘막, 금속실리사이드막, 금속막의 단일막 또는 금속막/금속장벽막, 금속막/불순물이 도우프된 다결정 실리콘막, 금속실리사이드막/금속실리사이드막, 금속실리사이드막/불순물이 도우프된 다결정 실리콘막의 다층막으로 이루어질 수 있다.
도 12b를 참조하면, 메인 게이트(215)가 형성된 기판 전면에 터널링막(225), 전하 트랩 나노 크리스탈(235_NC), 블록킹막(245)을 차례대로 형성한다. 각 물질의 종류, 두께, 형성 방법 등에 대해서는 도 9a 내지 도 10b에서의 설명으로 대신한다.
도 12c를 참조하면, 메인 게이트(215) 측벽에 측벽 게이트(250)를 형성한다. 측벽 게이트(250)는 메인 게이트(215)와 동일한 도전막을 전면에 형성한 후 에치백 방법에 의해 형성할 수 있다.
이후 측벽 게이트(250)를 식각 마스크로 사용하여 터널링막(225), 전하 트랩 나노 크리스탈(235_NC), 블록킹막(245)을 차례대로 식각하여 전하 트랩 구조(도 11의 220 참고)를 완성한다. 이 때, 메인 게이트(215) 상면의 터널링막(225), 전하 트랩 나노 크리스탈(235_NC), 블록킹막(245)도 함께 제거될 수 있다. 계속해서 소오스(260S), 드레인(260D) 형성을 위한 이온 주입 공정을 실시하여 도 11에 도시되어 있는 바와 같은 비휘발성 메모리 셀을 완성한다.
이하 도 13 내지 도 15를 참조하여 본 발명의 실시예들에 따른 메모리 셀 구조가 NAND형 비휘발성 반도체 집적 회로 장치에 적용되어 구현된 경우를 예시한다.
도 13은 본 발명의 실시예들에 따른 메모리 셀 구조가 적용되는 NAND형 비휘발성 반도체 집적 회로 장치의 등가회로도이고, 도 14는 도 13에 도시되어 있는 NAND형 비휘발성 반도체 집적 회로 장치의 셀 어레이 영역의 일부 평면도이다.
도 13 및 도 14를 참조하면, NAND형 비휘발성 반도체 집적 회로 장치의 셀 어레이 영역(A)에는 다수의 셀 블록(Cell_Block) 들이 반복하여 배열된다. 각 셀 블록(Cell_Block)마다 복수의 활성 영역(AR)이 배열되고, 활성 영역(AR)과 수직하게 스트링 선택 라인(SSL), 접지 선택 라인(GSL) 및 공통 소오스 라인(CSL)이 배열된다. 스트링 선택 라인(SSL)과 접지 선택 라인(GSL) 사이에는 다수의 워드 라인(WL0~WLm-1) 배열된다. 그리고, 다수의 비트 라인(BL0~BLn-1)이 다수의 워드 라인(WL0~WLm-1)과 교차하도록 배열된다. 비트 라인(BL)과 워드 라인(WL)이 교차하는 영역에는 각각 메모리 셀(MC0~MCm-1ｘn-1)이 정의되고, 비트 라인(BL)과 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)이 교차하는 영역에는 각각 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST)가 정의된다. 스트링 선택 트랜지스터(SST), 다수의 메모리 셀(MC0~MCm-1ｘn-1) 및 접지 선택 트랜지스터(GST)가 직렬로 연결되어 하나의 스트링(S)을 구성한다. 비트 라인(BL)별로 각 셀 블록(Cell_Block)마다 형성된 스트링이 병렬로 연결된다. 즉, 각 스트링(S)의 스트링 선택 트랜지스터(SST)의 드레인이 비트 라인 콘택(BLC)을 통해 비트 라인(BL)과 연결된다. 접지 선택 트랜지스터(GST)의 소오스(55)는 공통 소오스 라인(CSL)에 연결된다. 주변 회로 영역(B)의 상, 하부에는 페이지 버퍼(P/B)가 좌우측에는 행 디코더(R/D)등이 배열된다.
도 15는 본 발명의 일 실시예에 따른 메모리 셀 구조가 적용된 NAND형 비휘발성 반도체 집적 회로 장치의 단면도이다.
도 15를 참고하면, 기판(100)에 형성된 얕은 트렌치 소자 분리 영역에 의해 다수의 활성 영역(AR)이 정의된다. 기판(100)에는 셀 어레이 영역과 주변 회로 영역에 형성되는 트랜지스터들의 특성이 최적화되도록 하기 위한 웰들(미도시)이 형성되어 있을 수 있다. 예를 들어, 셀 어레이 영역에는 포켓형 p웰이 형성되고 주변 회로 영역에는 n 웰 및 p웰이 각각 형성되어 있을 수 있다.
각 활성 영역(AR)에는 스트링 선택 트랜지스터(SST), 다수의 메모리 셀(MC0~MCm-1) 및 접지 선택 트랜지스터(GST)가 서로 소오스/드레인 영역(55)을 공유하는 형태로 직렬로 연결되어 스트링(S)을 구성한다. 그리고 스트링(S)은 비트라인콘택(BLC)을 통해 비트 라인(BL)에 연결된다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)에, 메모리 셀(MC0~MCm -1)은 각 워드 라인(WL0~WLm -1)에, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 각각 커플링된다. 스트링 선택 트랜지스터(SST), 다수의 메모리 셀(MC0~MCm -1) 및 접지 선택 트랜지스터(GST)는 모두 도 1의 실시예에서 설명한 바와 같이, 스텝 리세스 채널 영역에 형성된 전하 트랩 구조(120)와 게이트(150), 캡핑막(152) 및 스페이서(155)를 포함한다.
공통 소오스 라인(CSL)은 접지 선택 트랜지스터(GST)의 소오스와 접속하며, 비트 라인(BL)은 비트 라인 콘택(BLC)을 통해 스트링 선택 트랜지스터(SST)의 드레인과 접속한다. 미설명부호 170은 층간 절연막을 나타낸다.
도면을 예시하여 설명하지는 않았으나, 본 발명의 실시예들은 NOR형 비휘발 성 반도체 집적 회로 장치에도 적용될 수 있음은 물론이다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
본 발명에 따르면, 다음과 같은 효과가 하나 또는 그 이상 있을수 있다.
첫째, 스텝 리세스 채널로 인해 유효 채널 길이가 증가하여 안정된 국부적 프로그램이 가능하여 2 비트의 정보를 안정적으로 저장할 수 있다.
둘째, 스텝 리세스 채널로 인해 유효 채널 길이가 증가하여 핫 캐리어 프로그램시 발생하는 자기 한계 현상이 감소한다.
셋째, 전하 트랩 구조를 나노 크리스탈로 형성함으로써 소오스 쪽 주입된 전자 또는 드레인 쪽 주입된 전자가 측면 확산하는 것을 방지할 수 있다. 따라서, 메모리 셀의 크기를 나노급 또는 그 이하의 크기로 용이하게 축소(scale down)할 수 있다.
Claims (22)
- 반도체 기판;상기 반도체 기판 내에 형성된 소오스/드레인;상기 소오스/드레인 사이에 형성된 스텝 리세스 채널;상기 스텝 리세스 채널 영역 상의 다수의 전하 트랩 나노 크리스탈을 포함하는 트랩 구조물; 및상기 트랩 구조물 상의 게이트를 포함하는 비휘발성 반도체 집적 회로 장치.
- 반도체 기판;상기 반도체 기판 내에 형성된 소오스/드레인;상기 소오스/드레인 사이에 형성된 스텝 리세스 채널;상기 스텝 리세스 채널 일부 영역 상의 게이트 절연막 및 메인 게이트;상기 메인 게이트 측벽에 절연되어 형성되고 상기 기판 상으로 연장된 측벽 게이트; 및상기 측벽 게이트와 상기 스텝 리세스 채널 나머지 영역 사이에 개재되고 다수의 전하 트랩 나노 크리스탈을 포함하는 트랩 구조물을 포함하는 비휘발성 반도체 집적 회로 장치.
- 제1 항 또는 제2 항에 있어서, 상기 리세스 채널은 읽기 동작시의 소오스 측 에 형성된 비휘발성 반도체 집적 회로 장치.
- 제1 항 또는 제2 항에 있어서, 상기 리세스형 채널을 정의하는 리세스의 상부 모서리는 모따기된 비휘발성 반도체 집적 회로 장치.
- 제1 항 또는 제2 항에 있어서, 상기 리세스형 채널을 정의하는 리세스의 하부는 구 형상인 비휘발성 반도체 집적 회로 장치.
- 제1 항 또는 제2 항에 있어서, 상기 스텝 리세스형 채널은 원(one) 스텝 채널 또는 투(two) 스텝 채널인 비휘발성 반도체 집적 회로 장치.
- 제1 항 또는 제2 항에 있어서, 상기 트랩 구조물의 양측은 상기 게이트의 안쪽으로 리세스된 비휘발성 반도체 집적 회로 장치.
- 제1 항 또는 제2 항에 있어서, 상기 트랩 구조물을 구성하는 터널링막은 상기 리세스 채널 상의 두께가 상기 스텝 채널 상의 두께보다 얇은 비휘발성 반도체 집적 회로 장치.
- 제1 항에 있어서, 상기 스텝 채널의 길이는 산화 공정시 상기 트랩 구조물을 구성하는 터널링막의 버즈빅 길이와 실질적으로 동일한 비휘발성 반도체 집적 회로 장치.
- 제1 항 또는 제2 항에 있어서, 상기 나노 크리스탈은 폴리실리콘 나노 크리스탈, 게르마늄 나노 크리스탈, 실리콘 질화물 나노 크리스탈 또는 게르마늄 질화물 나노 크리스탈인 비휘발성 반도체 집적 회로 장치.
- 제1 항 또는 제2 항에 있어서, 상기 나노 크리스탈은 유전체 나노 크리스탈과 반도체 나노 크리스탈이 적층된 적층 나노 크리스탈로 이루어진 비휘발성 반도체 집적 회로 장치.
- 반도체 기판에 형성된 다수의 활성 영역;상기 다수의 활성 영역과 교차하는 다수의 접지 선택 라인 및 스트링 선택 라인;상기 다수의 접지 선택 라인 및 스트링 선택 라인 사이에 배열되어 상기 활성 영역의 상부를 가로지르는 다수의 평행한 워드 라인;상기 각 활성 영역에 형성된 다수의 스트링으로, 상기 각 스트링은 스트링 선택 트랜지스터, 다수의 메모리 셀 및 접지 선택 트랜지스터가 직렬로 연결되어 형성되며, 상기 스트링 선택 트랜지스터, 다수의 메모리 셀 및 접지 선택 트랜지스터는 각각 상기 기판 내에 형성된 스텝 리세스 채널 영역, 상기 스텝 리세스 채널 영역 상의 다수의 전하 저장 나노 크리스탈을 포함하는 트랩 구조물, 및 상기 트랩 구조물 상의 게이트를 포함하는 다수의 스트링;상기 다수의 활성 영역과 교차하며 상기 접지 선택 트랜지스터의 소오스를 연결하는 다수의 공통 소오스 라인; 및상기 각 활성 영역과 평행한 다수의 비트 라인으로, 상기 각 비트 라인은 상기 각 활성 영역별로 형성된 다수의 스트링이 병렬로 연결되는 다수의 비트 라인을 포함하는 비휘발성 반도체 집적 회로 장치.
- 반도체 기판에 스텝 리세스 채널을 형성하는 단계;상기 스텝 리세스 채널 영역 상에 다수의 전하 트랩 나노 크리스탈을 포함하는 트랩 구조물 및 게이트 전극의 적층 구조를 형성하는 단계; 및상기 적층 구조가 형성된 기판 내에 소오스/드레인을 형성하는 단계를 포함하는 비휘발성 반도체 집적 회로 장치의 제조 방법.
- 반도체 기판에 스텝 리세스 채널을 형성하는 단계;상기 스텝 리세스 채널 일부 영역에 게이트 절연막 및 메인 게이트를 형성하는 단계;상기 메인 게이트 전극 측벽에 절연된 측벽 게이트 전극과 상기 측벽 게이트 전극의 하부와 상기 스텝 리세스 채널의 나머지 영역 사이에 다수의 전하 트랩 나노 크리스탈을 포함하는 트랩구조물을 형성하는 단계; 및상기 기판 내에 소오스/드레인을 형성하는 단계를 포함하는 비휘발성 반도체 집적 회로 장치의 제조 방법.
- 제13 항 또는 제14 항에 있어서, 상기 스텝 리세스 채널을 형성하는 단계는상기 기판에 리세스를 형성하는 단계; 및상기 리세스의 상부 모서리를 모따기하는 단계를 포함하는 비휘발성 반도체 집적 회로 장치의 제조 방법.
- 제13 항 또는 제14 항에 있어서, 상기 스텝 리세스 채널을 형성하는 단계는상기 기판에 리세스를 형성하는 단계; 및등방성 식각을 실시하여 상기 리세스의 하부를 구 형상으로 형성하는 단계를 포함하는 비휘발성 반도체 집적 회로 장치의 제조 방법.
- 제13 항 또는 제14 항에 있어서, 상기 스텝 리세스형 채널을 형성하는 단계는상기 기판의 일부분을 노출시키며 노출영역의 일측에 두께가 서로 다른 부분을 가지는 포토레지스트 패턴을 형성하는 단계; 및상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 기판을 식각하여 투 스텝 리세스 영역을 형성하는 단계를 포함하는 비휘발성 반도체 집적 회로 장치의 제조 방법.
- 제13 항에 있어서, 상기 트랩구조물을 구성하는 터널링막은 상기 리세스 채널 상의 두께가 상기 스텝 채널 상의 두께보다 얇도록 형성하는 비휘발성 반도체 집적 회로 장치의 제조 방법.
- 제13 항 또는 제14 항에 있어서, 상기 트랩구조물의 양측은 상기 게이트 또는 상기 측벽 게이트의 안쪽으로 리세스되도록 형성하는 비휘발성 반도체 집적 회로 장치의 제조 방법.
- 제13 항 또는 제14 항에 있어서, 상기 나노 크리스탈은 폴리실리콘 나노 크리스탈, 게르마늄 나노 크리스탈, 실리콘 질화물 나노 크리스탈 또는 게르마늄 질화물 나노 크리스탈인 비휘발성 반도체 집적 회로 장치의 제조 방법.
- 제13 항 또는 제14 항에 있어서, 상기 나노 크리스탈은 유전체 나노 크리스탈과 반도체 나노 크리스탈이 적층된 적층 나노 크리스탈인 비휘발성 반도체 집적 회로 장치의 제조 방법.
- 제13 항 또는 제14 항에 있어서, 상기 나노 크리스탈은 저압화학기상증착법, HF 표면 처리와 저압화학기상증착법의 조합, 저압화학기상증착법과 질화법의 조합, 이온주입과 열처리결정화법의 조합등으로 형성되는 비휘발성 반도체 집적 회로 장치의 제조 방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050064963A KR100690911B1 (ko) | 2005-07-18 | 2005-07-18 | 2비트 메모리 셀을 포함하는 비휘발성 반도체 집적 회로장치 및 그 제조 방법 |
| US11/458,128 US7732853B2 (en) | 2005-07-18 | 2006-07-18 | Multi-bit nonvolatile memory devices including nano-crystals and trench |
| JP2006196048A JP2007027759A (ja) | 2005-07-18 | 2006-07-18 | ナノクリスタルとトレンチを含むマルチビット不揮発性メモリ装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050064963A KR100690911B1 (ko) | 2005-07-18 | 2005-07-18 | 2비트 메모리 셀을 포함하는 비휘발성 반도체 집적 회로장치 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20070010418A true KR20070010418A (ko) | 2007-01-24 |
| KR100690911B1 KR100690911B1 (ko) | 2007-03-09 |
Family
ID=37788006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050064963A KR100690911B1 (ko) | 2005-07-18 | 2005-07-18 | 2비트 메모리 셀을 포함하는 비휘발성 반도체 집적 회로장치 및 그 제조 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7732853B2 (ko) |
| JP (1) | JP2007027759A (ko) |
| KR (1) | KR100690911B1 (ko) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US8686490B2 (en) | 2006-12-20 | 2014-04-01 | Sandisk Corporation | Electron blocking layers for electronic devices |
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| KR20090017128A (ko) * | 2007-08-14 | 2009-02-18 | 삼성전자주식회사 | 고분자 박막 안에 포함된 나노입자가 전하 포획영역으로작용하는 비휘발성 유기 쌍안정성 기억소자 제조방법 |
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| JP5519154B2 (ja) * | 2009-01-09 | 2014-06-11 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6252969A (ja) * | 1985-08-30 | 1987-03-07 | Nippon Texas Instr Kk | 絶縁ゲ−ト型電界効果半導体装置 |
| JPH05129630A (ja) * | 1991-10-31 | 1993-05-25 | Rohm Co Ltd | 不揮発性半導体記憶装置の製造方法 |
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| JP2002100687A (ja) | 2000-09-21 | 2002-04-05 | Toshiba Corp | 半導体記憶素子 |
| KR100386614B1 (ko) | 2000-11-17 | 2003-06-02 | 주식회사 하이닉스반도체 | 실리콘 양자점의 형성방법 및 그를 이용한 비휘발성메모리 소자의 제조방법 |
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-
2005
- 2005-07-18 KR KR1020050064963A patent/KR100690911B1/ko not_active IP Right Cessation
-
2006
- 2006-07-18 JP JP2006196048A patent/JP2007027759A/ja active Pending
- 2006-07-18 US US11/458,128 patent/US7732853B2/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US20070057313A1 (en) | 2007-03-15 |
| JP2007027759A (ja) | 2007-02-01 |
| US7732853B2 (en) | 2010-06-08 |
| KR100690911B1 (ko) | 2007-03-09 |
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Legal Events
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|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
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| FPAY | Annual fee payment |
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|
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