KR20070010366A - 화상형성장치의 저전력 아날로그 디지털 변환시스템 및시스템 에러 검출방법 - Google Patents

화상형성장치의 저전력 아날로그 디지털 변환시스템 및시스템 에러 검출방법 Download PDF

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Abstract

본 발명은 적어도 하나 이상의 채널을 통해 전송되어 디지털로 변환되는 아날로그/디지털 출력값이 기설정된 기준범위를 벗어나거나, 채널별로 일정 횟수만큼 샘플링되는 아날로그/디지털 평균값이 기설정된 기준범위를 벗어나거나, 아날로그/디지털 변환 클럭에 따라 주기적으로 발생되는 아날로그/디지털 변환 종료신호가 기설정된 시간내에 발생하지 않는 경우, 시스템을 자동으로 초기화하여 정상 상태로 복구하는 화상형성장치의 저전력 아날로그 디지털 변환시스템 및 시스템 에러 검출방법에 관한 것이다.

Description

화상형성장치의 저전력 아날로그 디지털 변환시스템 및 시스템 에러 검출방법{LOW POWER ANALOG DIGITAL CONVERSION SYSTEM AND ERROR RECOVERY METHOD IN IMAGE FORMING DEVICE}
도 1은 일반적인 ADC 제어장치의 구성을 나타내는 도면.
도 2는 본 발명에 따른 ADC 제어장치의 구성을 나타내는 도면.
도 3은 본 발명에 따른 ADC 제어장치의 에러 검출 및 복구 과정을 나타내는 도면.
도 4는 본 발명에 따른 ADC 제어장치의 슬립 신호에 따른 ADC 클럭의 동작 과정을 나타내는 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : ADC
200 : ADC 제어장치
300 : CPU
본 발명은 화상형성장치의 저전력 아날로그 디지털 변환시스템 및 시스템 에러 검출 방법에 관한 것이다.
일반적으로 프린터는 컴퓨터가 처리한 결과를 확인 및 보관하며 타인에게 전달하기 위해 문서 형태로 출력하는 가장 보편화된 수단이다.
최근 들어 프린터는 날로 발전하고 있는 스캐너 및 팩시밀리 등과 같은 사무 자동화 기기들과 더불어 수요가 급증하고 있음에 따라, 각각의 사무자동화 기기들은 각기 고유의 기능을 확장하기 위해 고성능으로 개발되고 있다.
이와 더불어, 독자적으로 사용되던 각각의 사무 자동화 기기를 일체형으로 개발하여 사용자에게 경제적 부담과 설치 공간을 경감시켜주면서 동시에 복합 문서 출력 기능을 수행하는 제품이 생산, 판매되고 있는 추세이다.
특히, SoC(System On Chip)에서 ADC(Analog Dgital Conversion)는 프린터 콘트롤러에 집적화된 형태로 존재한다.
이러한 ADC는 동작을 위해 샘플링 클럭(Sampling Clock) 신호와, STC(STart Conversion) 신호를 입력받음으로써 아날로그 포트(Analog port)로 들어오는 아날로그 신호 변환(Analog Signal Conversion)을 시작하고 변환(Conversion)이 끝나면 EOC(End Of Conversion) 신호를 발생시킴으로서 디지털(Digital) 신호로 변환(Conversion)되었음을 알리게 된다.
즉, ADC는 일정한 ADC 샘플링 클럭(Sampling Clock) 횟수마다 입력된 아날로 그(Analog) 값을 디지털(Digital) 값으로 채널을 변경하면서 자동으로 변환하게 된다.
그러나, 이러한 종래의 ADC는 AD 변환(Convrsion)된 값을 단지 저장할 뿐 센서(Sensor)를 통한 아날로그 입력(Analog Input)이 비정상적인 값을 가질 경우 검출할 수 있는 방법이 없다는 문제점이 있었다.
따라서, 본 발명의 목적은 상기와 같은 문제점을 해결하기 위한 것으로서, ADC의 동작상 오류 발생시 발생된 오류를 검출하여 자동 복구할 수 있도록 하고, 채널별 Clock 주기 가변으로 저전력 소모가 가능한 화상형성장치의 저전력 아날로그 디지털 변환시스템 및 시스템 에러 검출 방법을 제공함에 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 화상형성장치의 저전력 아날로그 디지털 변환시스템 및 시스템의 일 측면에 따르면, 적어도 하나 이상의 채널을 통해 전송되어 디지털로 변환되는 아날로그/디지털 출력값이 기설정된 기준범위를 벗어나거나, 채널별로 일정 횟수만큼 샘플링되는 아날로그/디지털 평균값이 기설정된 기준범위를 벗어나거나, 아날로그/디지털 변환 클럭에 따라 주기적으로 발생되는 아날로그/디지털 변환 종료신호가 기설정된 시간내에 발생하지 않는 경우, 상기 시스템을 자동으로 초기화하여 정상 상태로 복구하는 제어부를 포함한다.
상기 제어부는 상기 아날로그/디지털 출력값이 기설정된 기준범위내의 값인지를 체크하는 아날로그/디지털 출력값 비교부와, 상기 아날로그/디지털 출력값 비교부를 통해 전송되는 채널별 아날로그/디지털 출력값을 일정 횟수만큼 샘플링하여 아날로그/디지털 평균값을 산출하는 아날로그/디지털 평균값 산출부와, 상기 아날로그/디지털 평균값 산출부로부터 산출된 아날로그/디지털 평균값이 기설정된 기준범위내의 값인지를 체크하는 아날로그/디지털 평균값 비교부와, 상기 아날로그/디지털 변환 클럭에 따라 주기적으로 발생되는 아날로그/디지털 변환 종료신호가 기설정된 시간내에 발생하는지를 모니터링하는 아날로그/디지털 변환 종료신호 모니터링부 및 상기 아날로그/디지털 출력값이 기설정된 기준범위내의 값을 벗어나거나, 상기 아날로그/디지털 평균값이 기설정된 기준범위내의 값을 벗어나거나, 상기 아날로그/디지털 변환 종료신호가 기설정된 시간내에 발생하지 않는 경우, 상기 시스템을 자동으로 초기화하여 정상 상태로 복구하는 정상상태 복구부를 포함한다.
상기 제어부는 일정한 카운터 값에 따라 슬립(Sleep) 신호를 발생시키는 슬립신호 발생부와, 상기 슬립신호 발생부로부터 발생되는 슬립(Sleep) 신호에 따라 상기 아날로그/디지털 변환 클럭의 주기를 인에이블(Enable) 또는 디스에이블(Disable)시키는 클럭 슬립 제어부를 포함한다.
상기 클럭 슬립 제어부는 상기 아날로그/디지털 변환 클럭의 주기를 채널별로 다르게 설정한다.
한편, 상기한 목적을 달성하기 위한 본 발명에 따른 화상형성장치의 저전력 아날로그 디지털 변환시스템의 에러검출방법의 일 측면에 따르면, 아날로그/디지털 변환 클럭에 따라 주기적으로 발생되는 아날로그/디지털 변환 종료신호가 기설정된 시간내에 발생하지 않는 경우, 아날로그/디지털 변환종료 에러를 표시하는 단계와, 적어도 하나 이상의 채널을 통해 전송되어 디지털로 변환되는 아날로그/디지털 출력값이 기설정된 기준범위를 벗어나는 경우, 아날로그/디지털 출력값 에러를 표시하는 단계 및 채널별로 일정 횟수만큼 샘플링되는 아날로그/디지털 평균값이 기설정된 기준범위를 벗어나는 경우, 아날로그/디지털 평균값 에러를 표시하는 단계를 포함한다.
이하, 본 발명의 바람직한 실시예의 상세한 설명이 첨부된 도면들을 참조하여 설명될 것이다. 도면들 중 참조번호들 및 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조번호들 및 부호들로 나타내고 있음에 유의해야 한다. 하기에서 본 발명을 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
도 1은 일반적인 ADC 제어장치의 구성을 나타내는 도면이다.
도 1에 도시된 바와 같이, ADC(10)는 ADC 입력 포트(ADC Input Port)를 통해서 센서(Sensor) 등을 통해 아날로그(Analog) 값을 입력받아 일정 샘플링 타임(Sampling time) 이후에 컨버젼(Conversion)된 디지털(Digital) 값을 출력하고 그 값을 CPU(40)에 전달 가능하도록 레지스터(Register) 형태로 저장한다.
ADC(10)는 동작을 위해 CPU(40)에 의해 Write되는 SFR(Special Function Resister) 비트의 내용을 확인하는 ADC 제어유닛(30)으로부터 주기적으로 전송되는 ADC 샘플링 클럭(Sampling Clock)과 함께 STC(STart Conversion) 신호를 입력받음으로써 아날로그 포트(Analog port)로 입력되어지는 아날로그 신호(Analog Signal)의 변환(Conversion)을 시작하게 된다.
이에 따라, ADC(10)는 STC(STart Conversion) 신호에 의해 아날로그 신호에서 디지털 신호로 변환된 값을 출력(ADO[m:0])하게 되며, 이와 같이 컨버젼(Conversion)된 디지털(Digital) 값은 CPU(40)에 전달 가능하도록 레지스터(Register) 형태로 ADO 래치 레지스터 유닛(20)에 저장되어진다.
이 후, 입력되는 아날로그 신호의 변환(Conversion)이 종료되면 ADC(10)는 EOC(End Of Conversion) 신호를 발생시킴으로서 입력된 아날로그 신호(Analog Signal)가 디지털 신호(Digital Signal)로 변환되었음을 ADC 제어유닛(30)을 통해 CPU(40)로 알리게 된다.
또한, ADC(10)는 입력되는 채널이 다채널인 경우 일정한 ADC 샘플링 클럭(Sampling Clock) 횟수마다 입력되는 아날로그 값을 채널을 변경하면서 디지털 값으로 자동 변환하게 된다.
도 2는 본 발명에 따른 ADC 제어장치의 구성을 나타내는 도면이다.
도 2에 도시된 바와 같이, 본 발명은 크게 ADC(100)와, ADC 제어장치(ADC Controller)(200)와, CPU(300)을 포함하여 구성된다.
ADC(100)는 ADC 입력 포트(ADC Input Port)를 통해 입력되는 다채널 아날로그(Analog) 신호를 입력받아 일정한 샘플링 타임(Sampling time) 이후에 변환 (Conversion)되는 디지털(Digital) 값을 ADC 제어장치(ADC Controller)(200)로 출력하게 된다.
ADC 제어장치(ADC Controller)(200)는 ADC(100)로부터 디지털로 변환되어 전달되는 ADO 값을 입력받아 CPU(300)로 전달하며, 특히 내부에서 발생되는 여러 가지 에러들을 체크하여 에러가 발생되면 시스템을 초기화하여 시스템이 재시작될 수 있도록 한다.
또한, ADC 제어장치(ADC Controller)(200)는 Sleep Enable되면 ADC Clock을 Disable시키고, Sleep Disable되면 ADC Clock을 Enable시킴으로써, ADC는 ADC Clock이 Enable되는 동안은 자동으로 채널을 변경해 가면서 ADC 동작을 수행하게 된다. 이때는 각 채널별로 원래 설정된 주기에 해당하는 ADC Clock을 입력받음으로써 ADC는 정상적인 동작이 가능하게 된다.
한편, Sleep 구간동안은 ADC가 그 변환(Conversion) 동작을 수행하지 않으므로 전력 절감(Power Save)을 할 수 있게 되며, 또한 ADC Clock의 주파수를 채널마다 다르게 하거나 일정한 구간동안 여러 단계로 변화되도록 하여 전력 절감(Power Save)을 할 수 있게 된다.
이와 같은 ADC 제어장치(ADC Controller)(200)는 구체적으로 Latch Register Unit(201)와, Peak Min-Max Comparator Unit(202)와, ADO Averaging Unit(203)와, Average Min-Max Comparator Unit(204)와, EOC monitoring Unit(205)와, ADC Operation Control Unit(206)와, Sleep Control Timer Unit(207)와, ADC Clock Sleep Control Unit(208)와, Failure Detection, Recovery & Sleep Control Unit(209)를 포함하여 구성된다.
Latch Register Unit(201)는 ADC(100)로부터 변환(Conversion)되어 출력되는 ADO[m:0] 값을 저장한 후 Failure Detection, Recovery & Sleep Control Unit(209)를 통해 CPU(300)로 전송하게 된다.
Peak Min-Max Comparator Unit(202)는 ADC(100)로부터 변환(Conversion)되어 출력되는 ADO[m:0] 값이 CPU(300)로부터 통보되는 Peak Min-Max 값의 범위내에 있는지를 비교하게 된다.
비교 결과, 만약 ADC(100)로부터 변환(Conversion)되어 출력되는 ADO[m:0] 값이 CPU(300)로부터 통보되는 Peak Min-Max 값의 범위를 벗어난 경우, Peak Min-Max Comparator Unit(202)는 Peak Error Flag를 Failure Detection, Recovery & Sleep Control Unit(209)를 통해 CPU(300)로 통보하게 된다.
ADO Averaging Unit(203)는 채널별로 입력되어 변환되는 ADO값을 여러번 샘플링(Sampling)하여 평균값을 구하여 Average Min-Max Comparator Unit(204)로 전달하게 된다.
Average Min-Max Comparator Unit(204)는 ADO Averaging Unit(203)로부터 전달되는 채널별로 평균한 값이 CPU(300)로부터 통보되는 Average Min-Max 값의 범위내에 있는지를 비교하게 된다.
비교 결과, 만약 ADO Averaging Unit(203)로부터 전달되는 채널별 평균값이 CPU(300)로부터 통보되는 Average Min-Max 값의 범위를 벗어난 경우, Average Min-Max Comparator Unit(204)는 Averaging Error Flag를 Failure Detection, Recovery & Sleep Control Unit(209)를 통해 CPU(300)로 통보하게 된다.
EOC monitoring Unit(205)는 일정한 주기로 ADC(100)로부터 EOC(End Of Conversion)신호가 발생하여 전송되는지를 확인한다. 확인 결과, 만약 에러가 발생하면 EOC Error 신호를 Failure Detection, Recovery & Sleep Control Unit(209)를 통해 CPU(300)로 통보하게 된다.
ADC Operation Control Unit(206)는 본 발명의 ADC 제어장치가 비정상적인 동작에 빠졌을 때 복구(Recovery)하는 기능을 수행하게 된다. 이러한 복구(Recovery) 명령은 CPU(300)로부터 Failure Detection, Recovery & Sleep Control Unit(209)를 통해 전달받게 된다.
즉, ADC Operation Control Unit(206)는 변환(Conversion) 종료를 알리는 EOC 신호가 자동모드에서 비정상적인 동작에 의해 더 이상 동작을 하지 않거나, 입력된 ADO 값이 Min, Max값을 벗어나거나, 평균을 취한 값이 Min, Max값을 벗어났을 경우, Failure Detection, Recovery & Sleep Control Unit(209)로부터 전달되는 복구(Recovery) 명령에 따라 자동으로 모든 내부 레지스터(Register)를 초기화하고 시스템이 재시작될 수 있도록 제어하게 된다.
Sleep Control Timer Unit(207)은 일정한 카운터(Counter) 값에 따라 Sleep 신호를 발생시키게 된다.
즉, Sleep Control Timer Unit(207)은 Failure Detection, Recovery & Sleep Control Unit(209)로부터 Sleep Enable 신호가 입력되면 Sleep 신호를 발생시켜 ADC Clock Sleep Control Unit(208)로 전달한다.
ADC Clock Sleep Control Unit(208)은 Sleep Control Timer Unit(207)로부터 Sleep 신호를 전달받게 되면 Sleep 모드로 진입하게 된다. 이와 같이, Sleep 모드로 진입하게 되면 ADC Clock의 주기를 조정하거나 Disable하고 각 채널마다 Clock의 주기를 가변시키게 된다.
Failure Detection, Recovery & Sleep Control Unit(209)는 ADC(100)로부터 변환(Conversion)되어 래치 레지스터 유닛(Latch Register Unit)(201)을 통해 전달되는 ADO[m:0] 값을 CPU(300)로 전달한다.
또한, Failure Detection, Recovery & Sleep Control Unit(209)는 Peak Min-Max Comparator Unit(202)로부터 Peak Error Flag 신호가 입력되거나, Average Min-Max Comparator Unit(204)로부터 Averaging Error Flag 신호가 입력되거나, EOC monitoring Unit(205)로부터 EOC Error 신호가 입력되는 경우 CPU(300)의 제어에 따라 시스템 초기화를 위한 복구(Recovery) 명령을 ADC Operation Control Unit(206)로 전달하게 된다.
또한, Failure Detection, Recovery & Sleep Control Unit(209)는 상술한 바와 같이 Sleep Enable 신호를 발생시켜 Sleep Control Timer Unit(207)로 전달하게 된다.
도 3은 본 발명에 따른 ADC 제어장치의 에러 검출 및 복구 과정을 나타내는 도면이다.
도 3에 도시된 바와 같이, ADC는 컨버전 시작을 알리는 STC 신호가 입력되는지를 확인(S10)한다.
확인 결과, ADC는 STC 신호가 입력되면 아날로그 신호를 디지털 신호로 변환하게 되며 변환이 종료되면 변환이 종료되었음을 알리는 EOC 신호를 출력하게 된다.
이때, EOC 모니터링 유닛은 EOC 신호가 자동모드에서 비정상적인 동작에 의해 EOC 에러가 발생되는지를 확인(S20)한다.
확인 결과, EOC 모니터링 유닛은 EOC 에러가 발생되면 EOC 에러 신호를 CPU로 통보(S30)하게 된다.
그러나, EOC 에러가 발생되지 않은 경우 Peak Min-Max Comparator Unit(202)에서는 입력된 ADO 값이 Min, Max값을 벗어나 에러가 발생되는지를 확인(S40)한다.
확인 결과, Peak Min-Max Comparator Unit(202)은 입력된 ADO 값이 Min, Max값을 벗어나 Peak 에러가 발생되면 Peak 에러를 CPU로 통보(S50)하게 된다.
그러나, Peak 에러가 발생되지 않은 경우 Average Min-Max Comparator Unit(204)에서는 입력된 ADO 값의 평균값이 Min, Max값을 벗어나 에러가 발생되는지를 확인(S60)한다.
확인 결과, Average Min-Max Comparator Unit(204)은 입력된 ADO 값의 평균값이 Min, Max값을 벗어나 Average 에러가 발생되면 Average 에러를 CPU로 통보(S70)하게 된다.
이와 같이, ADC 제어장치에서 EOC 에러, Peak 에러, Average 에러 등의 에러가 발생되어지면 CPU의 제어에 의한 복구(Recovery) 명령에 의해 ADC 제어장치는 자동으로 모든 내부 레지스터(Register)를 초기화하고 재 시작되도록 제어하게 된 다.
도 4는 본 발명에 따른 ADC 제어장치의 슬립 신호에 따른 ADC 클럭의 동작 과정을 나타내는 도면이다.
도 4에 도시된 바와 같이, ADC 제어장치는 Sleep Enable 신호가 입력되는지를 확인(S10)한다.
확인 결과, Sleep Enable 신호가 입력되면 Sleep Enable 상태가 지속되는 Enable 구간만큼 ADC Clock을 Disable(S20)하게 된다.
이어서, 다시 Sleep Disable되는지를 확인(S30)하여 Sleep Disable되면 ADC Clock은 Enable(S40)된다.
즉, ADC는 ADC Clock이 Enable되는 동안은 자동으로 채널을 변경해 가면서 ADC 동작을 수행하게 된다. 이때는 각 채널별로 원래 설정된 주기에 해당하는 ADC Clock을 입력받으므로 ADC는 정상적인 동작이 가능하다.
그러나, 슬립(Sleep) 구간동안은 ADC가 그 변환 동작을 수행하지 않으므로 전력을 절감(Power Save)할 수 있게 된다.
또한, ADC Clock의 주파수를 채널마다 다르게 하거나 일정한 구간동안 여러 단계로 변화되도록 하여 전력을 절감(Power Save)을 할 수도 있다.
이상 본 발명에서는 레이저 프린터의 저전력 아날로그 디지털 변환시스템 및 시스템 에러 복구방법에 관한 실시예에 대해서만 도시하고 설명하였지만, 본 발명은 상술한 실시예에 한정되지 아니하며, 화상을 형성하여 이미지를 디스플레이하기 위한 모든 시스템에 적용 가능하다.
본 발명에 따르면, 변환된 ADO값이 예상했던 정상 값과 비교하여 정상 또는 비정상인지 여부와, 평균값을 비교하여 정상 또는 비정상인지 여부를 상태 비트(Status bit)로 나타냄으로서 CPU가 ADC의 정상 동작상태 여부를 파악할 수 있다.
또한, EOC 신호가 STC 이후 자동으로 발생되지 않는 비정상적인 동작상태에 빠졌을 때 자동으로 다시 초기화 과정을 진행할 수 있는 유닛을 둠으로서 시스템의 신속한 자동 복구가 가능하다.
또한, Sleep 신호에 의해 ADC Clock이 자동 Enable 또는 Disable 될 수 있으므로 Clock이 Disable되는 구간 만큼은 저전력 소모 구현이 가능하다는 잇점이 있다.
또한, 각 채널별로 다른 ADC Clock을 생성함으로서 저전력 소모 구현이 가능하다는 잇점이 있다.

Claims (5)

  1. 화상형성장치의 저전력 아날로그 디지털 변환 시스템에 있어서,
    적어도 하나 이상의 채널을 통해 전송되어 디지털로 변환되는 아날로그/디지털 출력값이 기설정된 기준범위를 벗어나거나, 채널별로 일정 횟수만큼 샘플링되는 아날로그/디지털 평균값이 기설정된 기준범위를 벗어나거나, 아날로그/디지털 변환 클럭에 따라 주기적으로 발생되는 아날로그/디지털 변환 종료신호가 기설정된 시간내에 발생하지 않는 경우, 상기 시스템을 자동으로 초기화하여 정상 상태로 복구하는 제어부를 포함하는 화상형성장치의 저전력 아날로그 디지털 변환시스템.
  2. 제 1항에 있어서,
    상기 제어부는,
    상기 아날로그/디지털 출력값이 기설정된 기준범위내의 값인지를 체크하는 아날로그/디지털 출력값 비교부;
    상기 아날로그/디지털 출력값 비교부를 통해 전송되는 채널별 아날로그/디지털 출력값을 일정 횟수만큼 샘플링하여 아날로그/디지털 평균값을 산출하는 아날로그/디지털 평균값 산출부;
    상기 아날로그/디지털 평균값 산출부로부터 산출된 아날로그/디지털 평균값이 기설정된 기준범위내의 값인지를 체크하는 아날로그/디지털 평균값 비교부;
    상기 아날로그/디지털 변환 클럭에 따라 주기적으로 발생되는 아날로그/디지털 변환 종료신호가 기설정된 시간내에 발생하는지를 모니터링하는 아날로그/디지털 변환 종료신호 모니터링부; 및
    상기 아날로그/디지털 출력값이 기설정된 기준범위내의 값을 벗어나거나, 상기 아날로그/디지털 평균값이 기설정된 기준범위내의 값을 벗어나거나, 상기 아날로그/디지털 변환 종료신호가 기설정된 시간내에 발생하지 않는 경우, 상기 시스템을 자동으로 초기화하여 정상 상태로 복구하는 정상상태 복구부를 포함하는 화상형성장치의 저전력 아날로그 디지털 변환시스템.
  3. 제 1항에 있어서,
    상기 제어부는,
    일정한 카운터 값에 따라 슬립(Sleep) 신호를 발생시키는 슬립신호 발생부와,
    상기 슬립신호 발생부로부터 발생되는 슬립(Sleep) 신호에 따라 상기 아날로그/디지털 변환 클럭의 주기를 인에이블(Enable) 또는 디스에이블(Disable)시키는 클럭 슬립 제어부를 포함하는 화상형성장치의 저전력 아날로그 디지털 변환시스템.
  4. 제 3항에 있어서,
    상기 클럭 슬립 제어부는,
    상기 아날로그/디지털 변환 클럭의 주기를 채널별로 다르게 설정하는 화상형성장치의 저전력 아날로그 디지털 변환시스템.
  5. 화상형성장치의 저전력 아날로그 디지털 변환시스템의 에러검출방법에 있어서,
    아날로그/디지털 변환 클럭에 따라 주기적으로 발생되는 아날로그/디지털 변환 종료신호가 기설정된 시간내에 발생하지 않는 경우, 아날로그/디지털 변환종료 에러를 표시하는 단계;
    적어도 하나 이상의 채널을 통해 전송되어 디지털로 변환되는 아날로그/디지털 출력값이 기설정된 기준범위를 벗어나는 경우, 아날로그/디지털 출력값 에러를 표시하는 단계; 및
    채널별로 일정 횟수만큼 샘플링되는 아날로그/디지털 평균값이 기설정된 기준범위를 벗어나는 경우, 아날로그/디지털 평균값 에러를 표시하는 단계를 포함하는 화상형성장치의 저전력 아날로그 디지털 변환시스템의 에러검출방법.
KR1020050064879A 2005-07-18 2005-07-18 화상형성장치의 저전력 아날로그 디지털 변환시스템 및시스템 에러 검출방법 KR20070010366A (ko)

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* Cited by examiner, † Cited by third party
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KR101129291B1 (ko) * 2011-03-11 2012-03-26 경보전기 주식회사 디지털 변환기 및 그 제어방법
KR101129290B1 (ko) * 2011-03-11 2012-03-27 경보전기 주식회사 디지털 변환기 및 그 제어방법

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