KR20070005397A - Flat panel display and method for fabricating the same - Google Patents

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Abstract

A flat panel display and a fabrication method thereof are provided to simplify a process by forming a gate insulation film comprising an aperture confining a pixel by using an ink jet method. A source/drain electrode(121,125), a pixel electrode and a semiconductor layer(130) contacted with the source/drain electrode are formed on a substrate(110). An insulation film comprising an aperture defining a pixel electrode is formed by using an ink jet method. A gate is formed on the insulation film corresponding to the semiconductor layer. The insulation film acts as a gate insulation film and a pixel separation film confining the pixel electrode.

Description

평판표시장치 및 그의 제조방법{Flat panel display and method for fabricating the same}Flat panel display and manufacturing method thereof {Flat panel display and method for fabricating the same}

도 1은 본 발명의 일 실시예에 따른 유기전계 발광표시장치의 단면도,1 is a cross-sectional view of an organic light emitting display device according to an embodiment of the present invention;

도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 유기전계 발광표시장치의 제조방법을 설명하기 위한 단면도,2A to 2D are cross-sectional views illustrating a method of manufacturing an organic light emitting display device according to an embodiment of the present invention;

도 3은 본 발명의 다른 실시예에 따른 유기전계 발광표시장치의 단면도,3 is a cross-sectional view of an organic light emitting display device according to another embodiment of the present invention;

도 4a 내지 도 4d는 본 발명의 다른 실시예에 따른 유기전계 발광표시장치의 제조방법을 설명하기 위한 단면도,4A to 4D are cross-sectional views illustrating a method of manufacturing an organic light emitting display device according to another embodiment of the present invention;

도 5는 본 발명의 또 다른 실시예에 따른 유기전계 발광표시장치의 단면도,5 is a cross-sectional view of an organic light emitting display device according to another embodiment of the present invention;

도 6a 내지 도 6d는 본 발명의 또 다른 실시예에 따른 유기전계 발광표시장치의 제조방법을 설명하기 위한 단면도,6A through 6D are cross-sectional views illustrating a method of manufacturing an organic light emitting display device according to another embodiment of the present invention;

도 7a 내지 도 7c는 본 발명의 실시예에 따른 유기전계 발광표시장치에 있어서, 게이트 절연막의 개구부 패턴의 일 예를 도시한 도면,7A to 7C are diagrams illustrating an example of an opening pattern of a gate insulating layer in an organic light emitting display device according to an embodiment of the present invention;

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100, 200, 300 : 유기전계 발광표시장치 100, 200, 300: organic light emitting display device

110, 210, 310 : 기판 130, 230, 330 : 반도체층110, 210, 310: substrate 130, 230, 330: semiconductor layer

121, 125, 221, 225, 321, 325 : 소오스/드레인 전극121, 125, 221, 225, 321, 325: source / drain electrodes

140, 240, 340 : 게이트 절연막 145, 245, 345 : 개구부140, 240, 340: gate insulating film 145, 245, 345: opening

150, 250, 350 : 게이트 160, 260, 360 : 하부전극150, 250, 350: gate 160, 260, 360: lower electrode

170, 270, 370 : 유기막층 180, 280, 380 : 상부전극170, 270, 370: organic layer 180, 280, 380: upper electrode

본 발명은 평판표시장치에 관한 것으로서, 보다 구체적으로는 화소를 한정하는 개구부를 구비하는 게이트 절연막을 잉크젯방식으로 형성한 유기전계 발광표시장치 및 그의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a flat panel display, and more particularly, to an organic light emitting display device in which a gate insulating film having an opening defining a pixel is formed by an inkjet method, and a manufacturing method thereof.

유기 박막 트랜지스터는 차세대 디스플레이장치의 구동소자로서 활발한 연구가 진행되고 있다. 유기 박막 트랜지스터(OTFT, organic thin film transistor)는 반도체층으로 실리콘막 대신에 유기막을 사용하는 것으로서, 유기막의 재료에 따라 올리고티오펜(oligothiophene), 펜타센(pentacene) 등과 같은 저분자 유기물과 폴리티오펜(polythiophene) 계열 등과 같은 고분자 유기물로 분류된다. Organic thin film transistors are being actively researched as driving elements of next generation display devices. Organic thin film transistors (OTFTs) use organic films instead of silicon films as semiconductor layers. Depending on the materials of the organic films, low molecular weight organic materials such as oligothiophene, pentacene, and polythiophene may be used. It is classified into high molecular organic substance such as (polythiophene) series.

통상적으로, 플렉서블 유기전계 발광표시장치는 기판으로 플렉서블 기판을 사용하고, 상기 플렉서블 기판은 플라스틱 기판 등을 포함한다. 플라스틱 기판은 열안정성이 매우 취약하여 저온공정을 이용하여 유기 전계 발광표시장치를 제조하는 것이 요구되고 있다.In general, a flexible organic light emitting display device uses a flexible substrate as a substrate, and the flexible substrate includes a plastic substrate. Since plastic substrates have very poor thermal stability, it is required to manufacture organic light emitting display devices using low temperature processes.

이에 따라 반도체층으로 유기막을 사용하는 유기 박막 트랜지스터는 저온공정이 가능하므로, 플렉서블 유기전계 발광표시장치의 스위칭소자로서 각광을 받고 있다.Accordingly, an organic thin film transistor using an organic film as a semiconductor layer is capable of a low temperature process, and thus has been in the spotlight as a switching element of a flexible organic light emitting display device.

종래의 유기 박막 트랜지스터를 구비한 유기전계 발광표시장치는 기판상에 소오스/드레인 전극, 반도체층 및 게이트를 구비하는 박막 트랜지스터가 형성되고, 상기 박막 트랜지스터상부에 보호막이 형성되며, 보호막상에 하부전극, 유기막층 및 상부전극을 구비하는 유기발광소자가 형성되는 구조를 갖는다. In a conventional organic light emitting display device having an organic thin film transistor, a thin film transistor including a source / drain electrode, a semiconductor layer, and a gate is formed on a substrate, a protective film is formed on the thin film transistor, and a lower electrode is formed on the protective film. , An organic light emitting device including an organic layer and an upper electrode is formed.

상기 박막 트랜지스터의 소오스/드레인 전극과 게이트사이에는 게이트절연막이 형성된다. 상기 하부전극은 보호막에 형성된 비어홀을 통해 상기 박막 트랜지스터의 소오스/드레인 전극중 하나에 연결된다. 화소분리막은 하부전극의 일부분을 노출시켜 주는 개구부를 구비하며, 상기 개구부의 화부전극상에 유기막층이 형성되고 그위에 상부전극이 형성된다.A gate insulating film is formed between the source / drain electrodes and the gate of the thin film transistor. The lower electrode is connected to one of the source / drain electrodes of the thin film transistor through a via hole formed in the passivation layer. The pixel isolation layer has an opening that exposes a portion of the lower electrode, and an organic layer is formed on the bud electrode of the opening, and an upper electrode is formed thereon.

상기한 바와같은 종래의 유기전계 발광표시장치는 유기막층으로부터의 광이 발광되는 경로에 따라 배면발광구조, 전면발광구조 그리고 양면발광구조를 갖는다. 배면발광형 유기전계 발광표시장치에서는 유기발광층으로부터 발광되는 광이 기판쪽으로 방출되고, 전면발광형 유기전계 발광표시장치에서는 유기발광층으로부터 발광되는 광이 기판반대방향으로 방출되며, 양면발광형 유기전계 발광표시장치에서는 유기발광층으로부터 광이 기판과 기판반대방향으로 동시에 방출된다.The conventional organic light emitting display device as described above has a back light emitting structure, a top light emitting structure, and a double light emitting structure according to a path from which light from an organic layer is emitted. In the bottom emission type organic light emitting display device, light emitted from the organic light emitting layer is emitted toward the substrate. In the top emission type organic light emitting display device, the light emitted from the organic light emitting layer is emitted to the opposite side of the substrate. In the display device, light is simultaneously emitted from the organic light emitting layer in a direction opposite to the substrate.

상기한 바와같은 유기전계 발광표시장치는 소오스/드레인 전극, 반도체층 및 게이트를 구비하는 박막 트랜지스터를 형성하는 공정과, 보호막을 형성한 다음 마스크공정을 통해 비어홀을 형성하는 공정과, 보호막상에 비어홀을 통해 박막 트랜지스터에 연결되는 하부전극을 형성하는 공정과, 상기 하부전극상에 화소분리 막을 증착한 다음 마스크공정을 통해 화소전극을 노출시키기 위한 개구부를 형성하는 공정과, 유기막 및 상부전극을 형성하는 공정을 포함하므로, 공정이 매우 복잡한 문제점이 있었다.The organic light emitting display device as described above includes a process of forming a thin film transistor including a source / drain electrode, a semiconductor layer, and a gate, a process of forming a via hole through a mask process after forming a passivation layer, and a via hole on the passivation layer. Forming a lower electrode connected to the thin film transistor through a thin film transistor, depositing a pixel separation film on the lower electrode, and then forming an opening for exposing the pixel electrode through a mask process, and forming an organic layer and an upper electrode Since the process is included, there was a problem that the process is very complicated.

또한, 상기 화소분리막에 개구부를 형성할 때 사진식각공정을 통하여 형성하는 경우에는 포토레지스트의 잔존물이 남게 되고, 이로 인하여 패턴불량등을 유발하는 문제점이 있었다. In addition, when the opening is formed in the pixel isolation layer through the photolithography process, a residue of the photoresist remains, which causes a pattern defect.

본 발명은 상기한 바와 같은 종래기술의 문제점을 해결하기 위한 것으로서, 화소를 한정하는 개구부를 구비하는 게이트 절연막을 잉크젯방식으로 형성하여 공정을 단순화한 평판표시장치 및 그의 제조방법을 제공하는 데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the problems of the prior art as described above, and to provide a flat panel display device and a manufacturing method thereof which simplify the process by forming a gate insulating film having an opening defining a pixel by an inkjet method. There is this.

상기 목적을 달성하기 위하여, 본 발명은 기판상에 소오스/드레인 전극 및 화소전극과 상기 소오스/드레인 전극과 콘택되는 반도체층을 형성하는 단계와; 잉크젯방식을 이용하여 상기 화소전극을 한정하는 개구부를 구비하는 절연막을 형성하는 단계와; 상기 반도체층에 대응하는 절연막상에 게이트를 형성하는 단계를 포함하는 평판표시장치의 제조방법을 제공하는 것을 특징으로 한다.In order to achieve the above object, the present invention comprises the steps of forming a source / drain electrode and a pixel electrode on the substrate and a semiconductor layer in contact with the source / drain electrode; Forming an insulating film having an opening defining the pixel electrode by an inkjet method; A method of manufacturing a flat panel display device, the method comprising: forming a gate on an insulating layer corresponding to the semiconductor layer.

본 발명의 평판표시장치의 제조방법은 상기 절연막을 형성하는 단계전에 기판표면을 플라즈마 처리하는 단계를 더 포함한다. 상기 플라즈마 처리단계는 상기 개구부에 대응하는 기판표면을 Ar 및 O2 플라즈마를 이용하여 플라즈마 처리하거나 또는 상기 개구부를 제외한 기판표면을 CF4 또는 C3F8를 이용한 불소계 플라즈마를 이용하여 플라즈마 처리한다.The manufacturing method of the flat panel display device of the present invention further includes the step of performing a plasma treatment on the substrate surface before forming the insulating film. In the plasma treatment step, the substrate surface corresponding to the opening is plasma-treated using Ar and O 2 plasma or the substrate surface except the opening is plasma-processed using fluorine-based plasma using CF4 or C3F8.

일 실시예에 따르면, 상기 화소전극은 소오스/드레인 전극중 하나의 전극으로부터 연장형성되거나 또는 소오스/드레인 전극중 하나의 전극과 전기적으로 콘택되도록 형성된다. 상기 반도체층은 유기반도체물질을 포함하며, 상기 소오스/드레인 전극은 서로 다른 물질로 이루어진다. In example embodiments, the pixel electrode extends from one of the source / drain electrodes or is in electrical contact with one of the source / drain electrodes. The semiconductor layer includes an organic semiconductor material, and the source / drain electrodes are made of different materials.

상기 소오스 전극/드레인 전극중 하나의 전극은 ITO, IZO, ZnO 및 In2O3 으로부터 선택되는 투과전극을 포함하거나 또는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물로부터 선택되는 반사물질과 ITO, IZO, ZnO 및 In2O3 로부터 선택되는 투명도전물질의 적층막을 구비하는 반사전극을 포함한다. 상기 소오스 전극/드레인 전극중 다른 하나의 전극은 Au, Pd 및 Pt 로부터 선택되는, 유기반도체층과의 일함수를 맞추기 위한 전극물질을 포함한다.One electrode of the source electrode / drain electrode comprises a transmissive electrode selected from ITO, IZO, ZnO and In 2 O 3 or Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr and compounds thereof And a reflective electrode having a laminated film of a reflective material selected from and a transparent conductive material selected from ITO, IZO, ZnO, and In 2 O 3. The other electrode of the source electrode / drain electrode includes an electrode material for matching the work function with the organic semiconductor layer selected from Au, Pd and Pt.

다른 실시예에 따르면, 상기 반도체층은 유기반도체물질을 포함하며, 상기 소오스/드레인 전극과 화소전극은 서로 다른 물질을 포함한다. 상기 소오스 전극/드레인 전극은 Au, Pd 및 Pt 로부터 선택되는, 상기 반도체층과의 일함수를 맞추기 위한 전극물질을 포함하고, 상기 하부전극은 ITO, IZO, ZnO 및 In2O3 으로부터 선택되는 투과전극을 포함하거나 또는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물로부터 선택되는 반사물질과 ITO, IZO, ZnO 및 In2O3 로부터 선택되는 투명도전물질의 적층막을 구비하는 반사전극을 포함한다. In example embodiments, the semiconductor layer may include an organic semiconductor material, and the source / drain electrodes and the pixel electrode may include different materials. The source electrode / drain electrode includes an electrode material for matching the work function with the semiconductor layer, selected from Au, Pd, and Pt, and the lower electrode includes a transmissive electrode selected from ITO, IZO, ZnO, and In 2 O 3. Or a reflection having a lamination film of a transparent material selected from ITO, IZO, ZnO and In 2 O 3 and a reflective material selected from Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, and compounds thereof. An electrode.

또 다른 실시예에 따르면, 상기 화소전극은 소오스/드레인 전극중 하나의 전극으로부터 연장형성되는 반사막과; 상기 반사막과 오버랩되도록 형성된 투명전극 층을 구비한다. 상기 반도체층은 유기반도체물질을 포함하며, 상기 화소전극의 반사막은 상기 소오스/드레인 중 하나의 전극과 동일한 물질로 이루어진다. According to another embodiment, the pixel electrode may include a reflection film extending from one of the source / drain electrodes; A transparent electrode layer is formed to overlap with the reflective film. The semiconductor layer includes an organic semiconductor material, and the reflective film of the pixel electrode is made of the same material as one of the source / drain electrodes.

상기 반사막은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물로부터 선택되는 반사물질을 포함하며, 투명전극층은 상기 ITO, IZO, ZnO 및 In2O3 으로부터 선택되는 투명도전막을 포함한다. The reflective film includes a reflective material selected from Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, and compounds thereof, and the transparent electrode layer is transparent selected from ITO, IZO, ZnO, and In 2 O 3. It includes a conductive film.

상기 소오스 전극/드레인 전극중 다른 하나의 전극은 상기 반도체층과의 일함수를 맞추기 위한 전극물질로서, Au, Pd, Pt, 산화 MoW 및 PEDOT 으로부터 선택되는 도전성 물질을 포함한다. The other electrode of the source electrode / drain electrode is an electrode material for matching the work function with the semiconductor layer, and includes a conductive material selected from Au, Pd, Pt, MoW oxide, and PEDOT.

상기 게이트 절연막(140)은 PI/Al2O3, 폴리이미드(polyimide), 폴리비닐페놀(PVP, poly vinyl phenol), 파릴렌(parylene), PVA(polyvinyl alcohol), PVC(polyvinyl chloride), PMMA(poly methylmethacrylate)을 포함하는 그룹으로 선택되는 막을 포함한다. 상기 게이트 절연막(140)은 잉크젯이 용이하게 되도록 표면처리가 된 기판상에 형성되는 것이 바람직하다. 상기 표면처리는 CF4 또는 C3F8 과 같은 불소계 개스를 이용하여 수행하거나 또는 Ar, O2 플라즈마 개스를 이용하여 수행된다. The gate insulating layer 140 is PI / Al 2 O 3, polyimide, polyvinyl phenol (PVP, poly vinyl phenol), parylene, polyvinyl alcohol (PVA), polyvinyl chloride (PVC), polymethylmethacrylate (PMMA). The film is selected from the group containing). The gate insulating layer 140 is preferably formed on a surface-treated substrate to facilitate inkjet. The surface treatment is performed using a fluorine-based gas such as CF4 or C3F8 or by using an Ar or O2 plasma gas.

본 발명은 기판과; 상기 기판상에 형성된 소오스전극 및 드레인 전극과; 상기 소오스/드레인 전극과 콘택되는 반도체층과; 기판상에 형성된 게이트와; 상기 소오스/드레인 전극과 게이트사이에 형성되고, 개구부를 구비하는 절연막과; 상기 절연막의 개구부에 의해 일부분이 노출되는 화소전극을 포함하며, 상기 절연막은 잉크젯방식에 의해 형성된 평판표시장치를 제공하는 것을 특징으로 한다.The present invention is a substrate; A source electrode and a drain electrode formed on the substrate; A semiconductor layer in contact with the source / drain electrode; A gate formed on the substrate; An insulating film formed between the source / drain electrode and the gate and having an opening; And a pixel electrode partially exposed by the opening of the insulating film, wherein the insulating film provides a flat panel display device formed by an inkjet method.

본 발명의 평판표시장치는 기판상에 서로 교차하도록 배열되는 다수의 게이트라인 및 데이터라인과; 상기 다수의 게이트라인 및 데이터라인에 의해 한정되는 다수의 화소영역을 더 포함하며, 각 화소영역에는 소오스/드레인 전극, 반도체층 및 게이트를 구비하는 박막 트랜지스터와; 상기 박막 트랜지스터에 연결되는 화소전극이 배열되며, 상기 절연막의 개구부는 각 화소영역에 배열된 화소전극의 일부분을 노출시키도록 메쉬형태를 갖거나 또는 다수의 화소영역중 게이트라인을 따라 배열되는 화소전극의 일부분을 노출시키는 라인형태 또는 데이터라인을 따라 배열되는 화소전극의 일부분을 노출시키는 라인형태를 갖는다.A flat panel display of the present invention includes a plurality of gate lines and data lines arranged to cross each other on a substrate; A plurality of pixel regions defined by the plurality of gate lines and data lines, each pixel region having a source / drain electrode, a semiconductor layer, and a gate; Pixel electrodes connected to the thin film transistors are arranged, and the openings of the insulating layer have a mesh shape to expose a portion of the pixel electrodes arranged in each pixel region or are arranged along a gate line among a plurality of pixel regions. And a line form exposing a portion of the pixel electrode or a line portion exposing a portion of the pixel electrode arranged along the data line.

이하 본 발명의 실시예를 첨부된 도면을 참조하여 설명하면 다음과 같다.Hereinafter, an embodiment of the present invention will be described with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 유기전계 발광표시장치의 단면도를 도시한 것이다. 본 발명의 일 실시예에 따른 유기전계 발광표시장치(100)는 기판상에 매트릭스형태로 배열되는 다수의 화소를 구비하며, 각 화소는 2개의 박막 트랜지스터, 스위칭 박막 트랜지스터와 구동 박막 트랜지스터 그리고 캐패시터와 유기발광소자를 구비한다. 도 1에는 유기발광소자와 상기 유기발광소자를 구동하기 위한 구동박막트랜지스터에 대하여 한정 도시한 것이다.1 is a cross-sectional view of an organic light emitting display device according to an embodiment of the present invention. The organic light emitting display device 100 according to an embodiment of the present invention includes a plurality of pixels arranged in a matrix form on a substrate, and each pixel includes two thin film transistors, a switching thin film transistor, a driving thin film transistor, and a capacitor. An organic light emitting element is provided. 1 shows an organic light emitting diode and a driving thin film transistor for driving the organic light emitting diode.

도 1을 참조하면, 기판(110)상에 소오스/드레인 전극(121), (125)이 형성되고, 하부전극(160)이 상기 소오스/드레인 전극(121), (125)중 하나의 전극, 예를 들어 드레인 전극(125)으로부터 연장형성된다. 상기 하부전극(160)은 각 화소의 화소전극으로 작용한다. 상기 소오스/드레인 전극(121), (125)과 콘택되도록 반도체층(130)이 형성된다. Referring to FIG. 1, source / drain electrodes 121 and 125 are formed on a substrate 110, and a lower electrode 160 includes one electrode of the source / drain electrodes 121 and 125. For example, it extends from the drain electrode 125. The lower electrode 160 serves as a pixel electrode of each pixel. The semiconductor layer 130 is formed to contact the source / drain electrodes 121 and 125.

기판상에 게이트 절연막(140)이 형성되고, 상기 게이트 절연막(140)상에 게이트(150)가 형성된다. 상기 게이트 절연막(140)은 상기 하부전극(160)에 대응하는 부분에 개구부(145)를 구비하여 하부전극(160)을 한정하는 화소분리막의 역할을 한다.A gate insulating layer 140 is formed on the substrate, and a gate 150 is formed on the gate insulating layer 140. The gate insulating layer 140 has an opening 145 in a portion corresponding to the lower electrode 160 to serve as a pixel isolation layer to define the lower electrode 160.

상기 개구부(145)의 하부전극(160)상에 유기막층(170)이 형성되고, 기판상에 상부전극(180)이 형성된다. 상기 유기막층(170)은 정공주입층, 정공수송층, 발광층, 전자수송층, 전자주입층 및 정공억제층으로부터 선택되는 하나이상의 유기막을 포함한다. 본 발명의 실시예에서는, 상기 유기막층(170)이 절연막(140)의 개구부(145)내에 형성되는 것을 예시하였으나, 이에 반드시 한정되는 것이 아니라 각 화소의 발광층(도면상에는 도시되지 않음)은 개구부(145)내에 형성되어 이웃하는 화소의 발광층과는 분리되도록 형성되고, 공통층인 전하수송층은 기판전면에 형성되도록 형성할 수도 있다. The organic layer 170 is formed on the lower electrode 160 of the opening 145, and the upper electrode 180 is formed on the substrate. The organic layer 170 may include at least one organic layer selected from a hole injection layer, a hole transport layer, a light emitting layer, an electron transport layer, an electron injection layer and a hole suppression layer. In the exemplary embodiment of the present invention, the organic layer 170 is formed in the opening 145 of the insulating layer 140, but the present invention is not limited thereto, and the emission layer (not shown) of each pixel may include the opening ( 145 may be formed to be separated from the light emitting layers of neighboring pixels, and the charge transport layer, which is a common layer, may be formed on the entire surface of the substrate.

상기 기판(110)은 글라스기판, 플라스틱기판 또는 금속기판을 포함한다. 상기 금속기판은 바람직하게는 SUS(steel use stainless)를 포함한다. 상기 플라스틱기판은 폴리에테르술폰(PES, polyethersulphone), 폴리아크릴레이트(PAR, polyacrylate), 폴리에테르 이미드(PEI, polyetherimide), 폴리에틸렌 나프탈레이트(PEN, polyethyelenen napthalate), 폴리에틸렌 테레프탈레이드(PET, polyethyeleneterepthalate), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide), 폴리카보네이트(PC), 셀룰로오스 트리 아세테이트(TAC), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propinonate: CAP)로 이루어진 그룹으로부터 선택되는 플라스틱 필름을 포함한다. The substrate 110 may include a glass substrate, a plastic substrate, or a metal substrate. The metal substrate preferably includes SUS (steel use stainless). The plastic substrate is polyethersulphone (PES), polyacrylate (PAR, polyacrylate), polyetherimide (PEI, polyetherimide), polyethylene naphthalate (PEN, polyethyelenen napthalate), polyethylene terephthalate (PET, polyethyeleneterepthalate) , Polyphenylene sulfide (PPS), polyallylate, polyimide, polycarbonate (PC), cellulose tri acetate (TAC), cellulose acetate propinonate (CAP) It includes a plastic film selected from the group consisting of.

상기 반도체층(130)은 유기 반도체층을 포함하며, 펜타센(pentacene), 테트라센(tetracene), 안트라센(anthracene), 나프탈렌(naphthalene), 알파-6-티오펜, 페릴렌(perylene) 및 그 유도체, 루브렌(rubrene) 및 그 유도체, 코로넨(coronene) 및 그 유도체, 페릴렌 테트라카르복실릭디이미드(perylene tetracarboxylic diimide) 및 그 유도체, 페릴렌테트라카르복실릭 디안하이드라이드(perylene tetracarboxylic dianhydride) 및 그 유도체, 폴리티오펜 및 그 유도체, 폴리파라페릴렌비닐렌 및 그 유도체, 폴리플로렌 및 그 유도체, 폴리티오펜비닐렌 및 그 유도체, 폴리파라페닐렌 및 그 유도체, 폴리티오펜-헤테로고리방향족 공중합체 및 그 유도체, 나프탈렌의 올리고아센 및 이들의 유도체, 알파-5-티오펜의 올리고티오펜 및 이들의 유도체, 금속을 함유하거나 함유하지 않은 프탈로시아닌 및 이들의 유도체, 파이로멜리틱 디안하이드라이드 및 그 유도체, 파이로멜리틱 디이미드 및 이들의 유도체, 퍼릴렌테트라카르복실산 디안하이드라이드 및 그 유도체, 나프탈렌 테트라카르복시산 디이미드 및 이들의 유도체, 나프탈렌 테트라카르복시산 디안하이드라이드 및 이들의 유도체로부터 선택되는 유기막을 포함한다.The semiconductor layer 130 may include an organic semiconductor layer, and may include pentacene, tetracene, anthracene, naphthalene, alpha-6-thiophene, perylene, and the like. Derivatives, rubrene and derivatives thereof, coronene and derivatives thereof, perylene tetracarboxylic diimide and derivatives thereof, perylene tetracarboxylic dianhydride ) And derivatives thereof, polythiophene and derivatives thereof, polyparaperylenevinylene and derivatives thereof, polyfluorene and derivatives thereof, polythiophenevinylene and derivatives thereof, polyparaphenylene and derivatives thereof, polythiophene- Heterocyclic aromatic copolymers and derivatives thereof, oligoacenes and derivatives thereof of naphthalene, oligothiophenes and derivatives thereof of alpha-5-thiophene, phthalocyanines with or without metals and oils thereof Conductor, pyromellitic dianhydride and derivatives thereof, pyromellitic diimide and derivatives thereof, perylenetetracarboxylic dianhydride and derivatives thereof, naphthalene tetracarboxylic acid diimide and derivatives thereof, naphthalene tetracarboxylic acid Organic membranes selected from dianhydrides and derivatives thereof.

한편, 상기 반도체층(130)은 비정질 실리콘막 또는 다결정 실리콘막과 같은 실리콘막을 포함하며, 상기 소오스/드레인 전극(121), (125)과 콘택되는 부분에 고농도 불순물이 도핑된 소오스/드레인 영역을 포함할 수도 있다.Meanwhile, the semiconductor layer 130 may include a silicon film such as an amorphous silicon film or a polycrystalline silicon film, and may include a source / drain region doped with a high concentration of impurities in a portion contacting the source / drain electrodes 121 and 125. It may also include.

상기 게이트 절연막(140)은 PI/Al2O3, 폴리이미드(polyimide), 폴리비닐페놀 (PVP, poly vinyl phenol), 파릴렌(parylene), PVA(polyvinyl alcohol), PVC(polyvinyl chloride), PMMA(poly methylmethacrylate)을 포함하는 그룹으로 선택되는 막을 포함한다. 상기 게이트 절연막(140)은 잉크젯이 용이하게 되도록 표면처리가 된 기판상에 형성되는 것이 바람직하다. 상기 표면처리는 CF4 또는 C3F8 과 같은 불소계 개스를 이용하여 수행하거나 또는 Ar, O2 플라즈마 개스를 이용하여 수행된다. The gate insulating layer 140 may be formed of PI / Al 2 O 3, polyimide, polyvinyl phenol (PVP, poly vinyl phenol), parylene, polyvinyl alcohol (PVA), polyvinyl chloride (PVC), and poly methylmethacrylate (PMMA). The film is selected from the group containing). The gate insulating layer 140 is preferably formed on a surface-treated substrate to facilitate inkjet. The surface treatment is performed using a fluorine-based gas such as CF4 or C3F8 or by using an Ar or O2 plasma gas.

일 실시예에 따른 유기전계 발광표시장치(100)에서, 소오스전극(121)과 드레인 전극(125)은 서로 다른 물질로 이루어진다. 소오스전극(121)은 반도체층(130)과의 콘택저항이 중요하므로, 상기 반도체층(130)과 일함수가 맞는 물질을 포함한다. 즉, 상기 소오스전극(121)은 유기반도체층(130)보다 일함수가 큰 전극물질을 포함하며, Au, Pt 및 Pd 으로부터 선택되는 금속전극물질을 포함한다. In the organic light emitting display device 100 according to an embodiment, the source electrode 121 and the drain electrode 125 are made of different materials. Since the source electrode 121 is important in contact resistance with the semiconductor layer 130, the source electrode 121 includes a material having a work function that matches the semiconductor layer 130. That is, the source electrode 121 includes an electrode material having a larger work function than the organic semiconductor layer 130 and includes a metal electrode material selected from Au, Pt, and Pd.

한편, 상기 드레인 전극(125)은 게이트 절연막(140)에 의해 노출되는 부분이 하부전극(160) 즉, 애노드전극으로 작용하므로, 드레인 전극은 하부전극물질을 포함하는 것이 바람직하다.Meanwhile, since the portion of the drain electrode 125 exposed by the gate insulating layer 140 serves as the lower electrode 160, that is, the anode electrode, the drain electrode 125 preferably includes the lower electrode material.

예를 들어, 상기 유기전계 발광표시장치(100)가 배면발광구조를 갖는 경우, 상기 하부전극(160)은 투과전극을 포함하는 것이 바람직하다. 하부전극(160)은 ITO, IZO, ZnO, 또는 In2O3 와 같은 투명도전막을 포함하는 것이 바람직하다. 한편, 전면발광구조를 갖는 경우에는, 상기 하부전극(160)은 반사전극을 포함하며, 바람직하게는 하부전극(160)은 투명도전막과, 상기 투명도전막의 하부에 반사율이 우수한 반사막을 구비한다. 상기 하부전극(160)을 위한 투명도전막은 ITO, IZO, ZnO, 또는 In2O3 등을 포함하고, 반사막으로는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 또는 이들의 화합물 등을 포함한다. For example, when the organic light emitting display device 100 has a bottom emission structure, the lower electrode 160 preferably includes a transmissive electrode. The lower electrode 160 preferably includes a transparent conductive film such as ITO, IZO, ZnO, or In 2 O 3. On the other hand, when having a top light emitting structure, the lower electrode 160 includes a reflective electrode, preferably, the lower electrode 160 includes a transparent conductive film, and a reflective film having excellent reflectance under the transparent conductive film. The transparent conductive film for the lower electrode 160 includes ITO, IZO, ZnO, or In 2 O 3, and the like, and the reflective film is Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, or a compound thereof. And the like.

상기 상부전극(180)은 배면발광구조를 갖는 경우에는 반사전극을 포함하며, Li, Ca, LiF/Ca, LiF/Al, Al, Mg 또는 이들의 화합물 등을 포함한다. 한편, 전면발광구조를 갖는 경우에는 상부전극(180)은 투과전극을 포함하며, 금속막과 투명도전막의 적층구조를 갖는다. 상기 상부전극(180)을 위한 금속막은 Li, Ca, LiF/Ca, LiF/Al, Al, Mg 또는 이들의 화합물 등을 포함하고, 투명도전막은 ITO, IZO, ZnO, 또는 In2O3 등을 포함한다.The upper electrode 180 includes a reflective electrode when the back light emitting structure is formed, and includes Li, Ca, LiF / Ca, LiF / Al, Al, Mg, or a compound thereof. On the other hand, in the case of having a top light emitting structure, the upper electrode 180 includes a transmissive electrode, and has a stacked structure of a metal film and a transparent conductive film. The metal film for the upper electrode 180 may include Li, Ca, LiF / Ca, LiF / Al, Al, Mg, or a compound thereof, and the transparent conductive film may include ITO, IZO, ZnO, In2O3, or the like.

도 7a 내지 도 7c는 본 발명의 일 실시예에 따른 유기전계 발광표시장에 있어서, 게이트 절연막(140)의 개구부(145)의 패턴예를 도시한 것이다. 본 발명의 유기전계 발광표시장치(100)는 다수의 게이트라인(101)과 다수의 데이트라인(103)이 기판(110)상에 배열되고, 상기 다수의 게이트라인(101)과 다수의 데이터라인(103)에 의해 한정되는 다수의 화소영역(105)을 구비한다. 7A to 7C illustrate examples of patterns of the openings 145 of the gate insulating layer 140 in the organic light emitting display according to the exemplary embodiment of the present invention. In the organic light emitting display device 100 according to the present invention, a plurality of gate lines 101 and a plurality of data lines 103 are arranged on a substrate 110, and the plurality of gate lines 101 and a plurality of data lines are provided. A plurality of pixel regions 105 defined by 103 are provided.

각 화소영역(105)에는 도 1에 도시된 바와같은 하부전극(160)인 화소전극을 구비하는 유기발광소자와, 상기 유기발광소자를 구동하기 위한 박막 트랜지스터가 배열된다. 또한, 전원전압을 공급하기 위한 전원라인(도면상에는 도시되지 않음) 이 배열되는데, 상기 게이트라인(105)과는 교차하고 상기 데이터라인과는 나란하게 배열될 수 있다.In each pixel region 105, an organic light emitting diode including a pixel electrode as the lower electrode 160 as illustrated in FIG. 1, and a thin film transistor for driving the organic light emitting diode are arranged. In addition, a power line (not shown in the drawing) for supplying a power voltage is arranged, which may be arranged to cross the gate line 105 and be parallel to the data line.

도 7a 내지 도 7c에는 게이트라인(101), 데이터라인(103) 및 화소영역(105)에 배열되는 화소전극(160)에 한정하여 개략적으로 도시한 것이다. 본 발명의 실시 예에서는 각 화소영역(105)에 화소전극(160)을 구동하기 위한 하나의 박막 트랜지스터에 대하여만 도시한 것이다.7A through 7C schematically illustrate the pixel electrode 160 arranged in the gate line 101, the data line 103, and the pixel region 105. In the exemplary embodiment of the present invention, only one thin film transistor for driving the pixel electrode 160 in each pixel region 105 is illustrated.

도 7a를 참조하면, 게이트 절연막(140)은 기판상에 형성되고, 각 화소영역(105)에 배열되는 화소전극(160)의 일부분을 각각 노출시키는 메쉬형태의 개구부(145)를 갖는다. Referring to FIG. 7A, the gate insulating layer 140 is formed on a substrate and has a mesh opening 145 exposing a portion of the pixel electrode 160 arranged in each pixel region 105.

도 7b를 참조하면, 게이트 절연막(140)은 기판상에 형성되고, 다수의 화소영역(105)에 배열되는 화소전극(160)중 일방향으로 배열되는 화소전극, 즉 데이터라인을 따라 배열되는 화소전극의 일부분을 노출시키도록 라인형태의 개구부(145)를 갖는다. Referring to FIG. 7B, the gate insulating layer 140 is formed on a substrate and is arranged in one direction among the pixel electrodes 160 arranged in the plurality of pixel regions 105, that is, the pixel electrodes arranged along the data line. It has a line opening 145 to expose a portion of the.

도 7c를 참조하면, 상기 게이트 절연막(140)은 기판상에 형성되고, 다수의 화소영역에 배열되는 화소전극(160)중 일방향으로 배열되는 화소전극, 즉 게이트라인을 따라 배열되는 화소전극의 일부분을 노출시키도록 라인형태의 개구부(145)를 갖는다.Referring to FIG. 7C, the gate insulating layer 140 is formed on a substrate and includes a pixel electrode arranged in one direction among the pixel electrodes 160 arranged in the plurality of pixel regions, that is, a part of the pixel electrode arranged along the gate line. It has a line-shaped opening 145 to expose.

도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 잉크젯방식을 이용한 유기전계 발광표시장치의 제조방법을 설명하기 위한 단면도를 도시한 것이다.2A to 2D are cross-sectional views illustrating a method of manufacturing an organic light emitting display device using an inkjet method according to an embodiment of the present invention.

도 2a를 참조하면, 기판(110)상에 소오스전극(121)과 드레인 전극(125)을 형성하고, 상기 소오스전극(121) 및 드레인 전극(125)과 콘택되도록 반도체층(130)을 형성한다. 기판(110)은 플라스틱기판, 글라스기판 또는 금속기판을 사용한다. 상기 반도체층(130)은 유기반도체층을 포함한다. 또한, 상기 반도체층(130)은 실리콘막을 포함할 수도 있다.Referring to FIG. 2A, the source electrode 121 and the drain electrode 125 are formed on the substrate 110, and the semiconductor layer 130 is formed to be in contact with the source electrode 121 and the drain electrode 125. . The substrate 110 uses a plastic substrate, a glass substrate, or a metal substrate. The semiconductor layer 130 includes an organic semiconductor layer. In addition, the semiconductor layer 130 may include a silicon film.

상기 소오스전극(121)은 반도체층(130)과의 콘택저항을 감소시키기 위한 물질, 예를 들어 Au, Pd 또는 Pt 등을 포함한다. 상기 드레인 전극(125)은 유기전계 발광소자의 하부전극으로 사용되므로, 투과전극물질을 포함하거나 또는 반사전극물질을 포함한다. 예를 들어, 드레인 전극(125)은 투과전극으로 ITO, IZO, ZnO, 또는 In2O3 등을 포함하거나, 또는 반사전극으로서 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 또는 이들의 화합물 등의 반사전극물질과 ITO, IZO, ZnO, 또는 In2O3 등의 투명도전막의 적층막을 포함한다. The source electrode 121 includes a material for reducing contact resistance with the semiconductor layer 130, for example, Au, Pd, or Pt. Since the drain electrode 125 is used as a lower electrode of the organic light emitting diode, the drain electrode 125 includes a transmissive electrode material or a reflective electrode material. For example, the drain electrode 125 includes ITO, IZO, ZnO, In2O3, or the like as a transmissive electrode, or Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, or the like as a reflective electrode. Lamination films of reflective electrode materials such as these compounds and transparent conductive films such as ITO, IZO, ZnO, or In 2 O 3.

도 2b를 참조하면, 상기 소오스/드레인 전극(121), (125)중 하나의 전극, 예를 들어 드레인 전극(125)의 일부분을 표면처리한다. 이때, 표면처리공정은 불소계 플라스마를 사용하여 표면을 소수성으로 만들어준다. 이때, 불소계 플라즈마를 이용한 표면처리공정은 CF4 또는 C3F8 과 같은 불소계 개스를 이용한다.Referring to FIG. 2B, one of the source / drain electrodes 121 and 125, for example, a portion of the drain electrode 125 is surface treated. At this time, the surface treatment process makes the surface hydrophobic using fluorine-based plasma. At this time, the surface treatment process using a fluorine-based plasma uses a fluorine-based gas such as CF4 or C3F8.

도 2c를 참조하면, 기판상에 게이트 절연막을 위한 절연물질을 포함하는 용액을 잉크젯헤드(도면상에는 도시되지 않음)로부터 토출시켜 게이트 절연막(140)을 형성한다. 이때, 상기 드레인 전극(125)중 표면처리된 부분에는 게이트 절연막(140)이 형성되지 않고 상기 드레인 전극(125)을 노출시키는 개구부(145)가 형성된다. Referring to FIG. 2C, a solution including an insulating material for a gate insulating film is discharged from an inkjet head (not shown) to form a gate insulating layer 140 on a substrate. In this case, the gate insulating layer 140 is not formed in the surface-treated portion of the drain electrode 125, and an opening 145 is formed to expose the drain electrode 125.

상기 게이트 절연막(140)은 도 7a 내지 도 7c에 도시된 바와같은 형태의 개구부(145)를 구비한다. 상기 드레인 전극(125)중 게이트 절연막(140)의 개구부(145)에 노출되는 부분은 애노드전극인 하부전극(160)이 된다. 따라서, 상기 게이트 절연막(140)은 개구부(145)에 의해 하부전극(160)을 한정하는 화소정의막으로도 작용한다.The gate insulating layer 140 has an opening 145 having a shape as shown in FIGS. 7A to 7C. A portion of the drain electrode 125 exposed to the opening 145 of the gate insulating layer 140 becomes the lower electrode 160 as an anode electrode. Accordingly, the gate insulating layer 140 also functions as a pixel defining layer defining the lower electrode 160 by the opening 145.

다른 예로서, 기판표면과 잉크와의 접착력이 양호하지 않은 경우에는, 즉 기판표면이 소수성을 띠는 경우에는, 드레인 전극(125)의 일부분을 노출시키는 개구부(145)에 대응하는 부분을 제외한 기판표면을 표면처리하여 개구부(145)를 구비하는 게이트 절연막(140)을 형성하는 것도 가능하다.As another example, when the adhesion between the substrate surface and the ink is not good, that is, when the substrate surface is hydrophobic, the substrate except for the portion corresponding to the opening 145 exposing a portion of the drain electrode 125 is exposed. It is also possible to surface-treat the surface to form a gate insulating film 140 having an opening 145.

즉, 개구부(145)에 대응하는 드레인 전극(125)의 표면을 제외한 기판전면에 대한 Ar 및 O2 플라즈마를 이용한 표면처리공정을 수행하여, 기판의 표면을 친수성으로 개질하여 접착력을 향상시켜 준다. 이어서, 게이트 절연물질을 포함하는 잉크를 기판표면에 토출하게 되면 표면처리되어 접착력이 향상된 부분에만 게이트 절연막(140)이 코팅된다. 따라서, 플라즈마 표면처리되지 않는 드레인 전극(125)의 표면에는 게이트 절연막(140)이 형성되지 않는 개구부(145)를 구비한 게이트 절연막(140)이 형성된다. That is, a surface treatment process using Ar and O 2 plasma is performed on the entire surface of the substrate except for the surface of the drain electrode 125 corresponding to the opening 145, thereby improving the adhesion by modifying the surface of the substrate to be hydrophilic. Subsequently, when the ink including the gate insulating material is discharged to the surface of the substrate, the gate insulating layer 140 is coated only on the portion where the surface treatment is performed and the adhesion is improved. Therefore, the gate insulating layer 140 having the opening 145 in which the gate insulating layer 140 is not formed is formed on the surface of the drain electrode 125 which is not subjected to the plasma surface treatment.

상기 게이트 절연막(140)은 PI/Al2O3, 폴리이미드(polyimide), 폴리비닐페놀(PVP, poly vinyl phenol), 파릴렌(parylene), PVA(polyvinyl alcohol), PVC(polyvinyl chloride), PMMA(poly methylmethacrylate)을 포함하는 그룹으로 선택되는 막을 포함한다. The gate insulating layer 140 is PI / Al 2 O 3, polyimide, polyvinyl phenol (PVP, poly vinyl phenol), parylene, polyvinyl alcohol (PVA), polyvinyl chloride (PVC), polymethylmethacrylate (PMMA). The film is selected from the group containing).

도 2d를 참조하면, 상기 게이트 절연막(140)중 반도체층(130)에 대응하는 부분에 게이트(150)를 형성한다. 이어서, 기판상에 유기막층(170)과 상부전극(180)을 형성하면 도 1에 도시된 바와같은 일 실시예에 따른 유기전계 발광표시장치(100)가 제조된다. Referring to FIG. 2D, a gate 150 is formed in a portion of the gate insulating layer 140 corresponding to the semiconductor layer 130. Subsequently, when the organic layer 170 and the upper electrode 180 are formed on the substrate, the organic light emitting display device 100 according to the exemplary embodiment as shown in FIG. 1 is manufactured.

도 3은 본 발명의 다른 실시예에 따른 유기전계 발광표시장치의 단면도를 도시한 것이다. 본 발명의 다른 실시예에 따른 유기전계 발광표시장치(200)는 기판상에 매트릭스형태로 배열되는 다수의 화소를 구비하며, 각 화소는 2개의 박막 트랜지스터, 스위칭 박막 트랜지스터와 구동 박막 트랜지스터 그리고 캐패시터와 유기발광소자를 구비한다. 도 3에는 유기발광소자와 유기발광소자를 구동하기 위한 구동 박막 트랜지스터에 한정하여 도시한 것이다.3 is a cross-sectional view of an organic light emitting display device according to another embodiment of the present invention. According to another exemplary embodiment, an organic light emitting display device 200 includes a plurality of pixels arranged in a matrix form on a substrate, and each pixel includes two thin film transistors, a switching thin film transistor, a driving thin film transistor, and a capacitor. An organic light emitting element is provided. FIG. 3 shows only an organic light emitting diode and a driving thin film transistor for driving the organic light emitting diode.

도 3을 참조하면, 기판(210)상에 소오스/드레인 전극(221), (225)이 형성되고, 하부전극(260)이 상기 소오스/드레인 전극(221), (225)중 하나의 전극, 예를 들어 드레인 전극(225)에 연결되도록 기판상에 형성된다. 상기 하부전극(360)은 각 화소의 화소전극으로 작용한다. 상기 소오스/드레인 전극(221), (225)과 콘택되도록 반도체층(230)이 형성된다. Referring to FIG. 3, the source / drain electrodes 221 and 225 are formed on the substrate 210, and the lower electrode 260 is one of the source / drain electrodes 221 and 225. For example, it is formed on the substrate to be connected to the drain electrode 225. The lower electrode 360 serves as a pixel electrode of each pixel. The semiconductor layer 230 is formed to contact the source / drain electrodes 221 and 225.

기판상에 게이트 절연막(240)이 형성되고, 상기 게이트 절연막(240)상에 게이트(250)가 형성된다. 상기 게이트 절연막(240)은 상기 하부전극(260)에 대응하는 부분에 개구부(245)를 구비하여 하부전극(260)을 한정하는 화소분리막의 역할한다.A gate insulating layer 240 is formed on the substrate, and a gate 250 is formed on the gate insulating layer 240. The gate insulating layer 240 has an opening 245 in a portion corresponding to the lower electrode 260 to serve as a pixel isolation layer to define the lower electrode 260.

상기 개구부(245)의 하부전극(260)상에 유기막층(270)이 형성되고, 기판상에 상부전극(280)이 형성된다. 상기 유기막층(270)은 정공주입층, 정공수송층, 발광층, 전자수송층, 전자주입층 및 정공억제층으로부터 선택되는 하나이상의 유기막을 포함한다.The organic layer 270 is formed on the lower electrode 260 of the opening 245, and the upper electrode 280 is formed on the substrate. The organic layer 270 may include at least one organic layer selected from a hole injection layer, a hole transport layer, a light emitting layer, an electron transport layer, an electron injection layer, and a hole suppression layer.

상기 기판(210)은 일 실시예에서와 마찬가지로 글라스기판, 플라스틱기판 또는 금속기판을 포함하며, 상기 반도체층(230)은 유기반도체막 또는 실리콘막을 포 함한다. As in the exemplary embodiment, the substrate 210 includes a glass substrate, a plastic substrate, or a metal substrate, and the semiconductor layer 230 includes an organic semiconductor film or a silicon film.

상기 게이트 절연막(240)은 상기 하부전극(260)을 노출시키기 위한 개구부(245)를 구비한다. 개구부(245)는 도 7a 내지 도 7c에 도시된 바와 같이 메쉬형태 또는 라인형태의 구조를 갖는다. The gate insulating layer 240 includes an opening 245 for exposing the lower electrode 260. The opening 245 has a mesh or line structure as shown in FIGS. 7A to 7C.

상기 게이트 절연막(140)은 PI/Al2O3, 폴리이미드(polyimide), 폴리비닐페놀(PVP, poly vinyl phenol), 파릴렌(parylene), PVA(polyvinyl alcohol), PVC(polyvinyl chloride), PMMA(poly methylmethacrylate)을 포함하는 그룹으로 선택되는 막을 포함한다. 상기 게이트 절연막(140)은 잉크젯이 용이하게 되도록 표면처리가 된 기판상에 형성되는 것이 바람직하다. 상기 표면처리는 CF4 또는 C3F8 과 같은 불소계 개스를 이용하여 수행하거나 또는 Ar, O2 플라즈마 개스를 이용하여 수행된다. The gate insulating layer 140 is PI / Al 2 O 3, polyimide, polyvinyl phenol (PVP, poly vinyl phenol), parylene, polyvinyl alcohol (PVA), polyvinyl chloride (PVC), polymethylmethacrylate (PMMA). The film is selected from the group containing). The gate insulating layer 140 is preferably formed on a surface-treated substrate to facilitate inkjet. The surface treatment is performed using a fluorine-based gas such as CF4 or C3F8 or by using an Ar or O2 plasma gas.

상기 소오스/드레인 전극(221), (225)은 반도체층(230)과의 콘택저항이 중요하므로, 상기 반도체층(230)과 일함수가 맞는 물질을 포함한다. 상기 소오스/드레인 전극(221), (225)은 유기반도체층(230)보다 일함수가 큰 전극물질을 포함하며, Au, Pt 및 Pd 으로부터 선택되는 금속전극물질을 포함한다. Since the source / drain electrodes 221 and 225 have important contact resistance with the semiconductor layer 230, the source / drain electrodes 221 and 225 include a material having a work function that matches the semiconductor layer 230. The source / drain electrodes 221 and 225 include an electrode material having a larger work function than the organic semiconductor layer 230 and include a metal electrode material selected from Au, Pt, and Pd.

상기 하부전극(260)은 상기 유기전계 발광표시장치(200)가 배면발광구조를 갖는 경우, 투과전극을 포함하는 것이 바람직하다. 하부전극(260)은 ITO, IZO, ZnO, 또는 In2O3 와 같은 투명도전막을 포함하는 것이 바람직하다. 한편, 전면발광구조를 갖는 경우에는, 상기 하부전극(260)은 반사전극을 포함하며, 바람직하게는 하부전극(260)은 투명도전막과, 상기 투명도전막의 하부에 반사율이 우수한 반사막 을 구비한다. 상기 하부전극(260)을 위한 투명도전막은 ITO, IZO, ZnO, 또는 In2O3 등을 포함하고, 반사막으로는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 또는 이들의 화합물 등을 포함한다. The lower electrode 260 may include a transmissive electrode when the organic light emitting display device 200 has a bottom light emitting structure. The lower electrode 260 preferably includes a transparent conductive film such as ITO, IZO, ZnO, or In 2 O 3. On the other hand, when having a top light emitting structure, the lower electrode 260 includes a reflective electrode, preferably, the lower electrode 260 is provided with a transparent conductive film, and a reflective film having excellent reflectance under the transparent conductive film. The transparent conductive film for the lower electrode 260 includes ITO, IZO, ZnO, or In 2 O 3, and the like, and the reflective film is Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, or a compound thereof. And the like.

상기 상부전극(280)은 배면발광구조를 갖는 경우에는 반사전극을 포함하며, Li, Ca, LiF/Ca, LiF/Al, Al, Mg 또는 이들의 화합물 등을 포함한다. 한편, 전면발광구조를 갖는 경우에는 상부전극(280)은 투과전극을 포함하며, 금속막과 투명도전막의 적층구조를 갖는다. 상기 상부전극(280)을 위한 금속막은 Li, Ca, LiF/Ca, LiF/Al, Al, Mg 또는 이들의 화합물 등을 포함하고, 투명도전막은 ITO, IZO, ZnO, 또는 In2O3 등을 포함한다.When the upper electrode 280 has a back light emitting structure, it includes a reflective electrode, and includes Li, Ca, LiF / Ca, LiF / Al, Al, Mg, or a compound thereof. On the other hand, in the case of having a top light emitting structure, the upper electrode 280 includes a transmissive electrode, and has a stacked structure of a metal film and a transparent conductive film. The metal film for the upper electrode 280 may include Li, Ca, LiF / Ca, LiF / Al, Al, Mg, or a compound thereof, and the transparent conductive film may include ITO, IZO, ZnO, or In 2 O 3.

도 4a 내지 도 4d는 본 발명의 다른 실시예에 따른 잉크젯방식을 이용하여 유기전계 발광표시장치의 제조방법을 설명하기 위한 단면도를 도시한 것이다.4A through 4D are cross-sectional views illustrating a method of manufacturing an organic light emitting display device using an inkjet method according to another embodiment of the present invention.

도 4a를 참조하면, 기판(210)상에 소오스전극(221)과 드레인 전극(225)을 형성하고, 상기 소오스/드레인 전극(221), (225)중 하나의 전극, 예를 들어 드레인 전극(225)에 연결되는 하부전극(260)과, 상기 소오스전극(221) 및 드레인 전극(225)과 콘택되도록 반도체층(230)을 형성한다. 기판(210)은 플라스틱기판, 글라스기판 또는 금속기판을 사용한다. 상기 반도체층(230)은 유기반도체층을 포함한다. 또한, 상기 반도체층(230)은 실리콘막을 포함할 수도 있다.Referring to FIG. 4A, a source electrode 221 and a drain electrode 225 are formed on the substrate 210, and one of the source / drain electrodes 221 and 225, for example, a drain electrode ( The semiconductor layer 230 is formed to be in contact with the lower electrode 260 connected to the 225 and the source electrode 221 and the drain electrode 225. The substrate 210 may be a plastic substrate, a glass substrate, or a metal substrate. The semiconductor layer 230 includes an organic semiconductor layer. In addition, the semiconductor layer 230 may include a silicon film.

상기 소오스/드레인 전극(221), (225)은 반도체층(230)과의 콘택저항을 감소시키기 위한 물질, 예를 들어 Au, Pd 또는 Pt 등을 포함한다. 상기 하부전극(260)은 투과전극물질을 포함하거나 또는 반사전극물질을 포함한다. 예를 들어, 하부전 극(260)은 투과전극으로 ITO, IZO, ZnO, 또는 In2O3 등을 포함하거나, 또는 반사전극으로서 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 또는 이들의 화합물 등의 반사전극물질과 ITO, IZO, ZnO, 또는 In2O3 등의 투명도전막의 적층막을 포함한다. The source / drain electrodes 221 and 225 include a material for reducing contact resistance with the semiconductor layer 230, for example, Au, Pd, or Pt. The lower electrode 260 includes a transmissive electrode material or a reflective electrode material. For example, the lower electrode 260 includes ITO, IZO, ZnO, or In 2 O 3 as a transmissive electrode, or Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr as a reflective electrode. Or a laminated film of a reflective electrode material such as a compound thereof and a transparent conductive film such as ITO, IZO, ZnO, or In 2 O 3.

도 4b를 참조하면, 상기 하부전극(260)의 일부분을 표면처리한다. 이때, 표면처리공정은 불소계 플라스마를 사용하여 표면을 소수성으로 만들어준다. 이때, 불소계 플라즈마를 이용한 표면처리공정은 CF4 또는 C3F8 과 같은 불소계 개스를 이용한다.Referring to FIG. 4B, a portion of the lower electrode 260 is surface treated. At this time, the surface treatment process makes the surface hydrophobic using fluorine-based plasma. At this time, the surface treatment process using a fluorine-based plasma uses a fluorine-based gas such as CF4 or C3F8.

도 4c를 참조하면, 기판상에 게이트 절연막을 위한 절연물질을 포함하는 용액을 잉크젯헤드(도면상에는 도시되지 않음)로부터 토출시켜 게이트 절연막(240)을 형성한다. 이때, 상기 하부전극(260)중 표면처리된 부분에는 게이트 절연막(240)이 형성되지 않고 상기 하부전극(260)을 노출시키는 개구부(245)가 형성된다. Referring to FIG. 4C, a gate insulating film 240 is formed by discharging a solution including an insulating material for a gate insulating film onto a substrate from an inkjet head (not shown). In this case, the gate insulating layer 240 is not formed in the surface-treated portion of the lower electrode 260, and an opening 245 is formed to expose the lower electrode 260.

상기 게이트 절연막(240)은 도 7a 내지 도 7c에 도시된 바와같은 형태의 개구부(245)를 구비한다. 따라서, 상기 게이트 절연막(240)은 개구부(245)에 의해 하부전극(260)을 한정하는 화소정의막으로도 작용한다.The gate insulating layer 240 has an opening 245 having a shape as shown in FIGS. 7A to 7C. Therefore, the gate insulating layer 240 also functions as a pixel defining layer defining the lower electrode 260 by the opening 245.

다른 예로서, 다른 예로서, 기판표면과 잉크와의 접착력이 양호하지 않은 경우에는, 즉 기판표면이 소수성을 띠는 경우에는, 하부전극(260)의 일부분을 노출시키는 개구부(245)에 대응하는 부분을 제외한 기판표면을 표면처리하여 개구부(245)를 구비하는 게이트 절연막(240)을 형성하는 것도 가능하다.As another example, in another example, when the adhesion between the substrate surface and the ink is not good, that is, when the substrate surface is hydrophobic, it corresponds to the opening 245 exposing a portion of the lower electrode 260. It is also possible to form a gate insulating film 240 having an opening 245 by surface treatment of the substrate surface excluding the portion.

즉, 개구부(245)에 대응하는 하부전극(260)의 표면을 제외한 기판전면에 대한 Ar 및 O2 플라즈마를 이용한 표면처리공정을 수행하여, 기판의 표면을 친수성으 로 개질하여 접착력을 향상시켜 준다. 이어서, 게이트 절연물질을 포함하는 잉크를 기판표면에 토출하게 되면 표면처리되어 접착력이 향상된 부분에만 게이트 절연막(240)이 코팅된다. 따라서, 플라즈마 표면처리되지 않는 하부전극(260)의 표면에는 게이트 절연막(240)이 형성되지 않는 개구부(245)를 구비한 게이트 절연막(240)이 형성된다. That is, a surface treatment process using Ar and O 2 plasma is performed on the entire surface of the substrate except for the surface of the lower electrode 260 corresponding to the opening 245, thereby improving the adhesion by modifying the surface of the substrate to be hydrophilic. Subsequently, when the ink including the gate insulating material is discharged onto the surface of the substrate, the gate insulating layer 240 is coated only on a portion where the surface treatment is performed and the adhesion is improved. Accordingly, the gate insulating layer 240 having the opening 245 in which the gate insulating layer 240 is not formed is formed on the surface of the lower electrode 260 which is not subjected to the plasma surface treatment.

상기 게이트 절연막(140)은 PI/Al2O3, 폴리이미드(polyimide), 폴리비닐페놀(PVP, poly vinyl phenol), 파릴렌(parylene), PVA(polyvinyl alcohol), PVC(polyvinyl chloride), PMMA(poly methylmethacrylate)을 포함하는 그룹으로 선택되는 막을 포함한다. The gate insulating layer 140 is PI / Al 2 O 3, polyimide, polyvinyl phenol (PVP, poly vinyl phenol), parylene, polyvinyl alcohol (PVA), polyvinyl chloride (PVC), polymethylmethacrylate (PMMA). The film is selected from the group containing).

도 4d를 참조하면, 상기 절연막(240)중 반도체층(230)에 대응하는 부분에 게이트(250)를 형성한다. 이어서, 기판상에 유기막층(270)과 상부전극(280)을 형성하면 도 3에 도시된 바와같은 다른 실시예에 따른 유기전계 발광표시장치(200)가 제조된다. 상부전극(280)은 투과전극 또는 반사전극을 포함한다.Referring to FIG. 4D, a gate 250 is formed in a portion of the insulating layer 240 corresponding to the semiconductor layer 230. Subsequently, when the organic layer 270 and the upper electrode 280 are formed on the substrate, an organic light emitting display device 200 according to another exemplary embodiment as shown in FIG. 3 is manufactured. The upper electrode 280 includes a transmissive electrode or a reflective electrode.

도 5은 본 발명의 또 다른 실시예에 따른 유기전계 발광표시장치의 단면도를 도시한 것이다. 본 발명의 또 다른 실시예에 따른 유기전계 발광표시장치(300)는 기판상에 매트릭스형태로 배열되는 다수의 화소를 구비하며, 각 화소는 2개의 박막 트랜지스터, 스위칭 박막 트랜지스터와 구동 박막 트랜지스터 그리고 캐패시터와 유기발광소자를 구비한다. 도 5에는 유기발광소자와 유기발광소자를 구동하기 위한 구동 박막 트랜지스터에 한정하여 도시한 것이다.5 is a cross-sectional view of an organic light emitting display device according to another embodiment of the present invention. The organic light emitting display device 300 according to another embodiment of the present invention includes a plurality of pixels arranged in a matrix form on a substrate, and each pixel includes two thin film transistors, a switching thin film transistor, a driving thin film transistor, and a capacitor. And an organic light emitting device. FIG. 5 shows only the organic light emitting diode and the driving thin film transistor for driving the organic light emitting diode.

도 5를 참조하면, 기판(310)상에 소오스/드레인 전극(321), (325)이 형성되 고, 하부전극(360)이 상기 소오스/드레인 전극(321), (325)중 하나의 전극, 예를 들어 드레인 전극(325)에 연결되도록 기판상에 형성된다. 상기 소오스/드레인 전극(321), (325)과 콘택되도록 반도체층(330)이 형성된다. Referring to FIG. 5, source / drain electrodes 321 and 325 are formed on a substrate 310, and a lower electrode 360 includes one electrode of the source / drain electrodes 321 and 325. For example, it is formed on the substrate to be connected to the drain electrode 325. The semiconductor layer 330 is formed to contact the source / drain electrodes 321 and 325.

기판상에 게이트 절연막(340)이 형성되고, 상기 게이트 절연막(340)상에 게이트(350)가 형성된다. 상기 게이트 절연막(340)은 상기 하부전극(360)에 대응하는 부분에 도 7a 내지 도 7c에 도시된 바와같은 메쉬 또는 라인형태의 개구부(345)를 구비한다. 따라서, 상기 게이트 절연막(340)은 하부전극(360)의 발광영역을 한정하는 화소분리막의 역할을 한다.A gate insulating film 340 is formed on the substrate, and a gate 350 is formed on the gate insulating film 340. The gate insulating layer 340 has an opening 345 having a mesh or line shape as shown in FIGS. 7A to 7C in a portion corresponding to the lower electrode 360. Accordingly, the gate insulating layer 340 serves as a pixel isolation layer that defines a light emitting region of the lower electrode 360.

상기 개구부(345)의 하부전극(360)상에 유기막층(370)이 형성되고, 기판상에 상부전극(380)이 형성된다. 상기 유기막층(370)은 정공주입층, 정공수송층, 발광층, 전자수송층, 전자주입층 및 정공억제층으로부터 선택되는 하나이상의 유기막을 포함한다.The organic layer 370 is formed on the lower electrode 360 of the opening 345, and the upper electrode 380 is formed on the substrate. The organic layer 370 includes one or more organic layers selected from a hole injection layer, a hole transport layer, a light emitting layer, an electron transport layer, an electron injection layer, and a hole suppression layer.

상기 기판(310)은 일 실시예에서와 마찬가지로 글라스기판, 플라스틱기판 또는 금속기판을 포함하며, 상기 반도체층(230)은 유기반도체막 또는 실리콘막을 포함한다. As in the exemplary embodiment, the substrate 310 includes a glass substrate, a plastic substrate, or a metal substrate, and the semiconductor layer 230 includes an organic semiconductor film or a silicon film.

상기 게이트 절연막(140)은 PI/Al2O3, 폴리이미드(polyimide), 폴리비닐페놀(PVP, poly vinyl phenol), 파릴렌(parylene), PVA(polyvinyl alcohol), PVC(polyvinyl chloride), PMMA(poly methylmethacrylate)을 포함하는 그룹으로 선택되는 막을 포함한다. 상기 게이트 절연막(140)은 잉크젯이 용이하게 되도록 표면처리가 된 기판상에 형성되는 것이 바람직하다. 상기 표면처리는 CF4 또는 C3F8 과 같은 불소계 개스를 이용하여 수행하거나 또는 Ar, O2 플라즈마 개스를 이용하여 수행된다. The gate insulating layer 140 may include PI / Al 2 O 3, polyimide, polyvinyl phenol (PVP, poly vinyl phenol), parylene, polyvinyl alcohol (PVA), polyvinyl chloride (PVC), and poly methylmethacrylate (PMMA). The film is selected from the group containing). The gate insulating layer 140 is preferably formed on a surface-treated substrate to facilitate inkjet. The surface treatment is performed using a fluorine-based gas such as CF4 or C3F8 or by using an Ar or O2 plasma gas.

상기 소오스전극(321)과 드레인 전극(325)은 서로 다른 물질로 이루어지고, 상기 소오스전극(321)은 반도체층(330)과의 콘택저항이 중요하므로, 유기반도체층(330)보다 일함수가 큰 전극물질을 포함하며, Au, Pt, Pd, 산화 MoW 및 PEDOT 으로부터 선택되는 도전성물질을 포함한다. 상기 드레인 전극(325)은 하부전극(360)의 반사막(361)으로도 작용하므로, 반사율이 우수한 물질, 예를 들어 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 또는 이들의 화합물 등을 포함한다.The source electrode 321 and the drain electrode 325 are made of different materials, and since the contact resistance of the source electrode 321 with the semiconductor layer 330 is important, a work function is greater than that of the organic semiconductor layer 330. It includes a large electrode material and includes a conductive material selected from Au, Pt, Pd, MoW oxide and PEDOT. Since the drain electrode 325 also acts as a reflective film 361 of the lower electrode 360, a material having excellent reflectivity, for example, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, or These compounds etc. are included.

다른 실시예에 따른 전면발광형 유기전계 발광표시장치(300)에서, 상기 하부전극(360)은 각 화소의 화소전극으로 작용하며, 반사막(361)과 투명전극층(365)을 구비한다. 하부전극(360)중 반사막(361)은 상기한 바와같이 반사율이 우수한 물질로서 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 또는 이들의 화합물 등을 포함하고, 상기 투명전극층(365)은 ITO, IZO, ZnO, 또는 In2O3 등과 같은 투명도전막을 포함한다.In the top emission type organic light emitting display device 300 according to another embodiment, the lower electrode 360 serves as a pixel electrode of each pixel, and includes a reflective film 361 and a transparent electrode layer 365. The reflective film 361 of the lower electrode 360 includes Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, or a compound thereof as the material having excellent reflectivity as described above. The electrode layer 365 includes a transparent conductive film such as ITO, IZO, ZnO, or In 2 O 3.

한편, 전면발광구조를 갖는 경우에는, 상부전극(380)은 투과전극을 포함하며, 금속막과 투명도전막의 적층구조를 갖는다. 상기 상부전극(380)을 위한 금속막은 Li, Ca, LiF/Ca, LiF/Al, Al, Mg 또는 이들의 화합물 등을 포함하고, 투명도전막은 ITO, IZO, ZnO, 또는 In2O3 등을 포함한다.On the other hand, in the case of having a top light emitting structure, the upper electrode 380 includes a transmissive electrode, and has a stacked structure of a metal film and a transparent conductive film. The metal film for the upper electrode 380 may include Li, Ca, LiF / Ca, LiF / Al, Al, Mg, or a compound thereof, and the transparent conductive film may include ITO, IZO, ZnO, In 2 O 3, or the like.

도 6a 내지 도 6d는 본 발명의 또 다른 실시예에 따른 잉크젯방식을 이용한 유기전계 발광표시장치의 제조방법을 설명하기 위한 단면도를 도시한 것이다.6A through 6D are cross-sectional views illustrating a method of manufacturing an organic light emitting display device using an inkjet method according to another embodiment of the present invention.

도 6a를 참조하면, 기판(310)상에 소오스전극(321)과 드레인 전극(325)을 형성하고, 상기 소오스/드레인 전극(321), (325)중 하나의 전극, 예를 들어 드레인 전극(325)과 오버랩되도록 투과전극(365)과 상기 소오스전극(321) 및 드레인 전극(325)과 콘택되도록 반도체층(330)을 형성한다.Referring to FIG. 6A, a source electrode 321 and a drain electrode 325 are formed on a substrate 310, and one of the source / drain electrodes 321 and 325, for example, a drain electrode ( The semiconductor layer 330 is formed to contact the transmissive electrode 365, the source electrode 321, and the drain electrode 325 to overlap the 325.

기판(310)은 플라스틱기판, 글라스기판 또는 금속기판을 사용한다. 상기 반도체층(330)은 유기반도체층을 포함한다. 또한, 상기 반도체층(330)은 실리콘막을 포함할 수도 있다.The substrate 310 may be a plastic substrate, a glass substrate, or a metal substrate. The semiconductor layer 330 includes an organic semiconductor layer. In addition, the semiconductor layer 330 may include a silicon film.

상기 소오스 전극(321)은 반도체층(330)과의 콘택저항을 감소시키기 위한 물질, 예를 들어 Au, Pd, Pd, 산화 MoW 또는 PEDOT 등과 같은 도전성물질을 포함한다. 상기 드레인 전극(325)중 상기 투과전극(365)과 오버랩되는 부분(361)은 반사막으로 작용하여 상기 투과전극(365)과 함께 하부전극(360)을 형성한다. 따라서, 하부전극(360)은 ITO, IZO, ZnO, 또는 In2O3 등과 같은 투명전극층(365)과 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 또는 이들의 화합물 등과 같은 반사막(361)을 포함한다.The source electrode 321 includes a material for reducing contact resistance with the semiconductor layer 330, for example, a conductive material such as Au, Pd, Pd, MoW oxide, or PEDOT. A portion 361 of the drain electrode 325 overlapping with the transmissive electrode 365 serves as a reflective film to form a lower electrode 360 together with the transmissive electrode 365. Accordingly, the lower electrode 360 may include a transparent electrode layer 365 such as ITO, IZO, ZnO, or In 2 O 3, and a reflective film such as Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, or a compound thereof. 361.

도 6b를 참조하면, 상기 하부전극(360)의 일부분을 표면처리한다. 이때, 표면처리공정은 불소계 플라스마를 사용하여 표면을 소수성으로 만들어후속의 잉크젯공정시 잉크와의 접착력을 감소시켜 준다. 이때, 불소계 플라즈마를 이용한 표면처리공정은 CF4 또는 C3F8 과 같은 불소계 개스를 이용한다.Referring to FIG. 6B, a portion of the lower electrode 360 is surface treated. At this time, the surface treatment process makes the surface hydrophobic by using a fluorine-based plasma to reduce the adhesion to the ink in the subsequent inkjet process. At this time, the surface treatment process using a fluorine-based plasma uses a fluorine-based gas such as CF4 or C3F8.

도 6c를 참조하면, 기판상에 게이트 절연막을 위한 절연물질을 포함하는 용액을 잉크젯헤드(도면상에는 도시되지 않음)로부터 토출시켜 게이트 절연막(340)을 형성한다. 이때, 상기 하부전극(360)중 표면처리된 부분에는 게이트 절연막(340)이 형성되지 않고 상기 하부전극(360)을 노출시키는 개구부(345)가 형성된다. Referring to FIG. 6C, a gate insulating film 340 is formed by discharging a solution including an insulating material for a gate insulating film onto a substrate from an inkjet head (not shown). In this case, the gate insulating layer 340 is not formed in the surface-treated portion of the lower electrode 360, and an opening 345 is formed to expose the lower electrode 360.

상기 게이트 절연막(340)은 도 7a 내지 도 7c에 도시된 바와같은 형태의 개구부(345)를 구비한다. 따라서, 상기 게이트 절연막(340)은 개구부(345)에 의해 하부전극(360)을 한정하는 화소정의막으로도 작용한다.The gate insulating layer 340 has an opening 345 having a shape as shown in FIGS. 7A to 7C. Therefore, the gate insulating layer 340 also functions as a pixel defining layer defining the lower electrode 360 by the opening 345.

다른 예로서, 기판표면과 잉크와의 접착력이 양호하지 않은 경우에는, 즉 기판표면이 소수성을 띠는 경우에는, 화소전극(360)을 노출시키는 개구부(345)에 대응하는 부분을 제외한 기판표면을 표면처리하여 개구부(345)를 구비하는 게이트 절연막(340)을 형성하는 것도 가능하다.As another example, when the adhesion between the substrate surface and the ink is not good, that is, when the substrate surface is hydrophobic, the substrate surface except for the portion corresponding to the opening 345 exposing the pixel electrode 360 is removed. It is also possible to form the gate insulating film 340 having the opening 345 by surface treatment.

즉, 개구부(345)에 대응하는 화소전극(360)의 표면을 제외한 기판전면에 대한 Ar 및 O2 플라즈마를 이용한 표면처리공정을 수행하여, 기판의 표면을 친수성으로 개질하여 접착력을 향상시켜 준다. 이어서, 게이트 절연물질을 포함하는 잉크를 기판표면에 토출하게 되면 표면처리되어 접착력이 향상된 부분에만 게이트 절연막(340)이 코팅된다. 따라서, 플라즈마 표면처리되지 않는 화소전극(360)의 표면에는 게이트 절연막(340)이 형성되지 않은 게이트 절연막(340)이 형성된다. That is, a surface treatment process using Ar and O 2 plasma is performed on the entire surface of the substrate except for the surface of the pixel electrode 360 corresponding to the opening 345, thereby improving the adhesion by modifying the surface of the substrate to be hydrophilic. Subsequently, when the ink including the gate insulating material is discharged to the surface of the substrate, the gate insulating layer 340 is coated only on a portion where the surface treatment is performed and the adhesion is improved. Therefore, the gate insulating layer 340 without the gate insulating layer 340 is formed on the surface of the pixel electrode 360 which is not plasma-treated.

상기 게이트 절연막(140)은 PI/Al2O3, 폴리이미드(polyimide), 폴리비닐페놀(PVP, poly vinyl phenol), 파릴렌(parylene), PVA(polyvinyl alcohol), PVC(polyvinyl chloride), PMMA(poly methylmethacrylate)을 포함하는 그룹으로 선택되는 막을 포함한다. The gate insulating layer 140 is PI / Al 2 O 3, polyimide, polyvinyl phenol (PVP, poly vinyl phenol), parylene, polyvinyl alcohol (PVA), polyvinyl chloride (PVC), polymethylmethacrylate (PMMA). The film is selected from the group containing).

도 6d를 참조하면, 상기 절연막(340)중 반도체층(330)에 대응하는 부분에 게 이트(350)를 형성한다. 이어서, 기판상에 유기막층(370)과 상부전극(380)을 형성하면 도 3에 도시된 바와같은 다른 실시예에 따른 유기전계 발광표시장치(300)가 제조된다. 상부전극(380)은 투과전극을 포함한다.Referring to FIG. 6D, the gate 350 is formed in a portion of the insulating layer 340 corresponding to the semiconductor layer 330. Subsequently, when the organic layer 370 and the upper electrode 380 are formed on the substrate, an organic light emitting display device 300 according to another exemplary embodiment as shown in FIG. 3 is manufactured. The upper electrode 380 includes a transmission electrode.

본 발명의 실시예에서는 게이트 절연막이 화소분리막으로 작용하므로, 게이트 전극상에 바로 상부전극이 콘택되는 구조를 예시하였으나, 도면상에는 도시되지 않았으나, 게이트전극과 상부전극사이에 절연막을 형성하는 방법 등을 이용하여 이들을 전기적으로 분리시켜 준다.In the exemplary embodiment of the present invention, since the gate insulating layer serves as the pixel isolation layer, a structure in which the upper electrode is directly contacted on the gate electrode is illustrated. However, although not shown in the drawing, a method of forming an insulating layer between the gate electrode and the upper electrode is illustrated. To electrically separate them.

본 발명의 실시예에서는 유기 박막 트랜지스터를 구비하는 유기전계 발광표시장치에 있어서, 게이트절연막을 화소전극을 한정하는 화소분리막으로 사용하는 구조를 예시하였으나, 이에 반드시 국한되는 것이 아니라 박막 트랜지스터를 스위칭소자로서 사용하는 액정표시장치 등과 같은 평판표시장치에도 적용할 수 있음은 물론이다.In the exemplary embodiment of the present invention, in the organic light emitting display device having the organic thin film transistor, a structure in which the gate insulating film is used as the pixel isolation layer defining the pixel electrode is illustrated, but the present invention is not necessarily limited thereto. Of course, the present invention can also be applied to a flat panel display such as a liquid crystal display.

본 발명의 실시예에서는 탑게이트방식의 박막 트랜지스터를 구비하는 유기전계 발광표시장치에 대하여 설명하였으나, 이에 반드시 한정되는 것이 아니라 게이트 절연막을 화소정의막으로 공유하는 구조에는 모두 적용가능하다.In the exemplary embodiment of the present invention, the organic light emitting display device including the top gate thin film transistor has been described. However, the present invention is not limited thereto, and the organic light emitting display device is not limited thereto.

또한, 본 발명은 화소영역에 배열되는 하나의 화소구조로 구동 박막 트랜지스터 및 유기발광소자만을 예시하였으나, 이에 반드시 국한되는 것이 아니라 다양한 형태의 화소구조를 갖는 유기전계 발광표시장치에 적용할 수 있다.Further, the present invention exemplifies only the driving thin film transistor and the organic light emitting device as one pixel structure arranged in the pixel region. However, the present invention is not limited thereto, and the present invention can be applied to an organic light emitting display device having various pixel structures.

상기한 바와같은 본 발명의 실시예의 유기전계 발광표시장치와 그의 제조방 법에 따르면, 게이트 절연막이 상기 화소전극을 한정하는 화소분리막으로 작용하므로, 화소전극과 박막 트랜지스터의 소오스/드레인 전극중 하나의 전극과의 연결시켜주는 비어홀을 형성하기 위한 마스크공정과 화소전극의 발광영역을 한정하는 화소정의막을 형성하기 위한 공정이 배재된다. 이로써 소자의 구조 및 공정이 단순화할 수 있다. According to the organic light emitting display device and the manufacturing method thereof according to the embodiment of the present invention as described above, since the gate insulating film acts as a pixel separation film defining the pixel electrode, one of the source electrode and the drain electrode of the pixel electrode and the thin film transistor A mask process for forming a via hole connecting the electrode and a process for forming a pixel definition layer defining a light emitting area of the pixel electrode are excluded. This can simplify the structure and process of the device.

또한, 본 발명에서는 레이저 전사법을 이용하여 게이트 절연막에 화소전극을 정의하기 위한 개구부를 형성하므로, 통상적인 화소분리막의 개구부를 형성하기 위한 사진식각공정이 배제되므로, 감광성 물질의 잔존물이 남게 되고, 이로 인하여 패턴불량을 방지할 수 있다.Further, in the present invention, since an opening for defining the pixel electrode is formed in the gate insulating film by using a laser transfer method, since a photolithography process for forming the opening of a conventional pixel separation film is excluded, a residue of the photosensitive material remains. As a result, pattern defects can be prevented.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to a preferred embodiment of the present invention, those skilled in the art will be able to variously modify and change the present invention without departing from the spirit and scope of the invention as set forth in the claims below. It will be appreciated.

Claims (18)

기판상에 소오스/드레인 전극 및 화소전극과 상기 소오스/드레인 전극과 콘택되는 반도체층을 형성하는 단계와;Forming a source / drain electrode and a pixel electrode on the substrate and a semiconductor layer in contact with the source / drain electrode; 잉크젯방식을 이용하여 상기 화소전극을 한정하는 개구부를 구비하는 절연막을 형성하는 단계와;Forming an insulating film having an opening defining the pixel electrode by an inkjet method; 상기 반도체층에 대응하는 절연막상에 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 평판표시장치의 제조방법.And forming a gate on the insulating film corresponding to the semiconductor layer. 제1항에 있어서, The method of claim 1, 상기 절연막은 게이트절연막으로 작용함과 동시에 상기 화소전극을 한정하는 화소분리막으로 작용하는 것을 특징으로 하는 평판표시장치의 제조방법.And the insulating film serves as a gate insulating film and at the same time serves as a pixel separation film for defining the pixel electrode. 제1항에 있어서, The method of claim 1, 상기 게이트 절연막은 PI/Al2O3, 폴리이미드(polyimide), 폴리비닐페놀(PVP, poly vinyl phenol), 파릴렌(parylene), PVA(polyvinyl alcohol), PVC(polyvinyl chloride), PMMA(poly methylmethacrylate)을 포함하는 그룹으로 선택되는 막을 포함하는 것을 특징으로 하는 평판표시장치의 제조방법.The gate insulating layer may include PI / Al 2 O 3, polyimide, polyvinyl phenol (PVP, poly vinyl phenol), parylene, polyvinyl alcohol (PVA), polyvinyl chloride (PVC), and poly methylmethacrylate (PMMA). A flat panel display device comprising a film selected from the group consisting of. 제1항에 있어서, The method of claim 1, 상기 절연막을 형성하는 단계전에 기판표면을 플라즈마 처리하는 단계를 더 포함하는 것을 특징으로 하는 평판표시장치의 제조방법.And plasma-treating the surface of the substrate before forming the insulating film. 제4항에 있어서, The method of claim 4, wherein 상기 플라즈마 처리단계는 상기 개구부에 대응하는 기판표면을 Ar 및 O2 플라즈마를 이용하여 플라즈마 처리하는 것을 특징으로 하는 평판표시장치의 제조방법.In the plasma processing step, the substrate surface corresponding to the opening is plasma-treated using Ar and O 2 plasma. 제4항에 있어서, The method of claim 4, wherein 상기 플라즈마 처리단계는 상기 개구부를 제외한 기판표면을 CF4 또는 C3F8를 이용한 불소계 플라즈마를 이용하여 플라즈마 처리하는 것을 특징으로 하는 평판표시장치의 제조방법.In the plasma processing step, the surface of the substrate excluding the opening is plasma treated using fluorine-based plasma using CF4 or C3F8. 제1항에 있어서, The method of claim 1, 상기 화소전극은 소오스/드레인 전극중 하나의 전극으로부터 연장형성되거나 또는 하나의 전극과 연결되는 것을 특징으로 하는 평판표시장치의 제조방법.And the pixel electrode extends from one of the source / drain electrodes or is connected to one electrode. 제7항에 있어서, The method of claim 7, wherein 상기 반도체층은 유기반도체물질을 포함하며, 상기 소오스/드레인 전극은 서로 다른 물질로 이루어지는 것을 특징으로 하는 평판표시장치의 제조방법.The semiconductor layer includes an organic semiconductor material, and the source / drain electrodes are formed of different materials. 제8항에 있어서, The method of claim 8, 상기 소오스 전극/드레인 전극중 하나의 전극은 ITO, IZO, ZnO 및 In2O3 으로부터 선택되는 투과전극을 포함하거나 또는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물로부터 선택되는 반사물질과 ITO, IZO, ZnO 및 In2O3 로부터 선택되는 투명도전물질의 적층막을 구비하는 반사전극을 포함하며,One electrode of the source electrode / drain electrode comprises a transmissive electrode selected from ITO, IZO, ZnO and In 2 O 3 or Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr and compounds thereof It includes a reflective electrode having a reflective film selected from and a transparent conductive material selected from ITO, IZO, ZnO and In2O3, 상기 소오스 전극/드레인 전극중 다른 하나의 전극은 Au, Pd 및 Pt 로부터 선택되는, 유기반도체층과의 일함수를 맞추기 위한 전극물질을 포함하는 것을 특징으로 하는 평판표시장치의 제조방법.And the other electrode of the source electrode / drain electrode comprises an electrode material selected from Au, Pd, and Pt to match a work function with the organic semiconductor layer. 제7항에 있어서, The method of claim 7, wherein 상기 반도체층은 유기반도체물질을 포함하며, 상기 소오스/드레인 전극과 화소전극은 서로 다른 물질을 포함하는 것을 특징으로 하는 평판표시장치의 제조방법.The semiconductor layer may include an organic semiconductor material, and the source / drain electrode and the pixel electrode may include different materials. 제10항에 있어서, The method of claim 10, 상기 소오스 전극/드레인 전극은 Au, Pd 및 Pt 로부터 선택되는, 상기 반도체층과의 일함수를 맞추기 위한 전극물질을 포함하고, The source electrode / drain electrode includes an electrode material for matching a work function with the semiconductor layer, selected from Au, Pd and Pt, 상기 하부전극은 ITO, IZO, ZnO 및 In2O3 으로부터 선택되는 투과전극을 포함하거나 또는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물로부터 선택되는 반사물질과 ITO, IZO, ZnO 및 In2O3 로부터 선택되는 투명도전물질의 적층막을 구비하는 반사전극을 포함하는 것을 특징으로 하는 평판표시장치의 제조방법.The lower electrode includes a transmissive electrode selected from ITO, IZO, ZnO, and In 2 O 3, or a reflective material selected from Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, and a compound thereof, and ITO. And a reflective electrode having a lamination film of a transparent conductive material selected from IZO, ZnO, and In 2 O 3. 제1항에 있어서, The method of claim 1, 상기 화소전극은 소오스/드레인 전극중 하나의 전극으로부터 연장형성되는 반사막과; 상기 반사막과 오버랩되도록 형성된 투명전극층을 구비하는 것을 특징으로 하는 평판표시장치의 제조방법.The pixel electrode may include a reflective film extending from one of the source / drain electrodes; And a transparent electrode layer formed to overlap the reflective film. 제12항에 있어서, The method of claim 12, 상기 반도체층은 유기반도체물질을 포함하며, The semiconductor layer includes an organic semiconductor material, 상기 화소전극의 반사막은 상기 소오스/드레인 중 하나의 전극과 동일한 물질로 이루어지고,The reflective film of the pixel electrode is made of the same material as the one of the source / drain electrodes, 상기 반사막은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물로부터 선택되는 반사물질을 포함하며,The reflective film includes a reflective material selected from Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, and compounds thereof. 투명전극층은 상기 ITO, IZO, ZnO 및 In2O3 으로부터 선택되는 투명도전막을 포함하는 것을 특징으로 하는 평판표시장치의 제조방법.The transparent electrode layer includes a transparent conductive film selected from ITO, IZO, ZnO, and In2O3. 제13항에 있어서, The method of claim 13, 상기 소오스 전극/드레인 전극중 다른 하나의 전극은 상기 반도체층과의 일 함수를 맞추기 위한 전극물질로서, Au, Pd, Pt, 산화 MoW 및 PEDOT 으로부터 선택되는 도전성 물질을 포함하는 것을 특징으로 하는 평판표시장치의 제조방법.The other electrode of the source electrode / drain electrode is an electrode material for matching a work function with the semiconductor layer, and includes a conductive material selected from Au, Pd, Pt, MoW oxide, and PEDOT. Method of manufacturing the device. 기판과; A substrate; 상기 기판상에 형성된 소오스전극 및 드레인 전극과; A source electrode and a drain electrode formed on the substrate; 상기 소오스/드레인 전극과 콘택되는 반도체층과; A semiconductor layer in contact with the source / drain electrode; 기판상에 형성된 게이트와; 상기 소오스/드레인 전극과 게이트사이에 형성되고, 개구부를 구비하는 절연막과; A gate formed on the substrate; An insulating film formed between the source / drain electrode and the gate and having an opening; 상기 소오스/드레인 전극중 하나의 전극에 연결되며, 상기 절연막의 개구부에 의해 일부분이 노출되는 화소전극을 포함하며, A pixel electrode connected to one of the source / drain electrodes and partially exposed by an opening of the insulating layer; 상기 절연막은 잉크젯방식에 의해 형성된 평판표시장치.And the insulating film is formed by an inkjet method. 제15항에 있어서, The method of claim 15, 상기 게이트 절연막은 PI/Al2O3, 폴리이미드(polyimide), 폴리비닐페놀(PVP, poly vinyl phenol), 파릴렌(parylene), PVA(polyvinyl alcohol), PVC(polyvinyl chloride), PMMA(poly methylmethacrylate)을 포함하는 그룹으로 선택되는 막을 포함하는 것을 특징으로 하는 평판표시장치.The gate insulating layer may include PI / Al 2 O 3, polyimide, polyvinyl phenol (PVP, poly vinyl phenol), parylene, polyvinyl alcohol (PVA), polyvinyl chloride (PVC), and poly methylmethacrylate (PMMA). A flat panel display comprising a film selected from the group. 제15항에 있어서, The method of claim 15, 기판상에 서로 교차하도록 배열되는 다수의 게이트라인 및 데이터라인과;A plurality of gate lines and data lines arranged on the substrate to cross each other; 상기 다수의 게이트라인 및 데이터라인에 의해 한정되는 다수의 화소영역을 더 포함하며, A plurality of pixel areas defined by the plurality of gate lines and data lines, 각 화소영역에는 소오스/드레인 전극, 반도체층 및 게이트를 구비하는 박막 트랜지스터와; 상기 박막 트랜지스터에 연결되는 화소전극이 배열되며, Each pixel region includes a thin film transistor including a source / drain electrode, a semiconductor layer, and a gate; A pixel electrode connected to the thin film transistor is arranged; 상기 절연막의 개구부는 각 화소영역에 배열된 화소전극의 일부분을 노출시키도록 메쉬형태를 갖거나 또는 다수의 화소영역중 게이트라인을 따라 배열되는 화소전극의 일부분을 노출시키는 라인형태 또는 데이터라인을 따라 배열되는 화소전극의 일부분을 노출시키는 라인형태를 갖는 것을 특징으로 하는 평판표시장치.The opening of the insulating layer may have a mesh shape to expose a portion of the pixel electrode arranged in each pixel region or may be along a line or data line that exposes a portion of the pixel electrode arranged along the gate line among the plurality of pixel regions. And a line shape exposing a portion of the arranged pixel electrodes. 제15항에 있어서, The method of claim 15, 상기 개구부를 제외한 절연막 하부의 기판표면은 CF4 또는 C3F8을 이용한 불소계 플라즈마에 의해 표면처리된 것을 특징으로 하는 평판표시장치.And a substrate surface below the insulating film except for the openings is surface-treated by fluorine-based plasma using CF4 or C3F8.
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* Cited by examiner, † Cited by third party
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