KR20070002551A - Electro static discharge protecting device - Google Patents

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KR20070002551A
KR20070002551A KR1020050058137A KR20050058137A KR20070002551A KR 20070002551 A KR20070002551 A KR 20070002551A KR 1020050058137 A KR1020050058137 A KR 1020050058137A KR 20050058137 A KR20050058137 A KR 20050058137A KR 20070002551 A KR20070002551 A KR 20070002551A
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esd protection
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esd
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Application number
KR1020050058137A
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이윤성
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주식회사 하이닉스반도체
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    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements

Abstract

An ESC(Electro Static Discharge) protection device is provided to form same capacitance in each pin and to minimize the area by adding a plurality of ESD protection elements to a pad. An ESD protection device includes a first and a second ESD protection element(120,130) connected to a pad(110) for discharging an ESD applied from outside to power lines(VDD,VSS), and a third and a fourth ESD protection elements(140,150) connected to the pad for controlling capacitance components of a plurality of outer pins of a semiconductor package connected to the pad. The third and the fourth ESD protection elements are composed of an NMOS or a PMOS transistor, respectively.

Description

정전기 보호 장치{ELECTRO STATIC DISCHARGE PROTECTING DEVICE}Static electricity protection device {ELECTRO STATIC DISCHARGE PROTECTING DEVICE}

도 1a는 본 발명의 제 1 실시예에 따른 ESD 보호 장치의 회로도.1A is a circuit diagram of an ESD protection device according to a first embodiment of the present invention.

도 1b는 본 발명의 제 1 실시예에 따른 ESD 보호 장치의 배치도.1B is a layout view of an ESD protection device according to a first embodiment of the present invention.

도 1c는 본 발명의 제 1 실시예에 따른 ESD 보호 장치의 부분 단면도.1C is a partial cross-sectional view of an ESD protection device according to a first embodiment of the present invention.

도 2는 본 발명의 제 2 실시예에 따른 ESD 보호 장치의 배치도.2 is a layout view of an ESD protection device according to a second embodiment of the present invention.

도 3는 본 발명의 제 3 실시예에 따른 ESD 보호 장치의 부분 배치도.3 is a partial layout view of an ESD protection device according to a third embodiment of the present invention.

도 4은 본 발명의 제 4 실시예에 따른 ESD 보호 장치의 부분 배치도.4 is a partial layout view of an ESD protection device according to a fourth embodiment of the present invention.

도 5은 본 발명의 제 5 실시예에 따른 ESD 보호 장치의 부분 배치도.5 is a partial layout view of an ESD protection device according to a fifth embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

110 : 패드 120 ~ 150 : ESD 보호 소자110: pad 120 ~ 150: ESD protection element

160 : 메탈 옵션160: metal options

본 발명은 정전기 발생시 내부 소자를 보호할 수 있는 정전기(electro ststic discharge : ESD) 보호 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electrostatic discharge (ESD) protection device capable of protecting internal elements in the event of static electricity.

일반적으로, 반도체 집적회로는 외부에서 발생된 정전 방전(또는 정전기)으 로부터 유입되는 고전압에 대하여 매우 민감하게 영향을 받는다. 이러한 정전 방전(electro static discharge : ESD, 이하 ESD 라고 함.) 현상으로 인해 일시에 고전압이 칩내로 유입될 경우, 유입된 고전압은 집적회로 내에 형성된 얇은 절연막, 채널 등을 파괴하여 칩 자체를 파괴한다. 따라서, 반도체 소자는 이러한 외부 ESD로부터 칩 내부를 보호하기 위하여, 외부 신호가 수신되는 패드(PAD) 마다 ESD 보호 회로를 내장한다.In general, semiconductor integrated circuits are very sensitive to high voltages coming from externally generated static discharges (or static electricity). When a high voltage flows into a chip at a time due to such an electrostatic discharge (ESD) phenomenon, the introduced high voltage destroys the thin film, channels, etc. formed in the integrated circuit, thereby destroying the chip itself. . Therefore, in order to protect the inside of the chip from such external ESD, the semiconductor device includes an ESD protection circuit for each pad PAD from which an external signal is received.

그러나, 패드와 전기적으로 연결된 반도체 패키지의 외부 핀들은 각각 캐패시턴스 성분을 가지고 있으며, 이러한 핀 캐패시턴스는 신호의 전달 속도 및 보전성(signal integrity)을 저하시킨다. 따라서, 반도체 집적회로는 핀 캐패시턴스 성분을 줄이기 위해, 패드에 연결된 ESD 방지용 트랜지스터, 내부 회로 트랜지스터, 및 패키지가 가지고 있는 기생 캐패시턴스 성분을 고려하여 설계된다.However, the external pins of the semiconductor package electrically connected to the pads each have a capacitance component, which degrades the signal transmission speed and signal integrity. Therefore, the semiconductor integrated circuit is designed in consideration of the parasitic capacitance component of the ESD protection transistor, the internal circuit transistor, and the package connected to the pad in order to reduce the pin capacitance component.

한편, ESD 보호 장치를 구비한 반도체 장치는 핀마다 리드 프래임의 길이 또는 폭이 다르므로, 핀간 다양한 캐패시턴스 성분이 발생된다. 따라서, 종래의 ESD 보호 장치는 핀마다 캐패시턴스 성분이 틀리므로, 핀 캐패시턴스 성분을 줄이는데 어려움이 따른다.On the other hand, in the semiconductor device having the ESD protection device, since the length or width of the lead frame is different for each pin, various capacitance components between the pins are generated. Therefore, the conventional ESD protection device has a difficulty in reducing the pin capacitance component because the capacitance component is different per pin.

또한, 종래의 ESD 보호 장치는 패드에 다수의 ESD 보호용 PMOS 및 NMOS 트랜지스터가 연결되는데, 이는 ESD로부터 내부회로를 보호하기 위해 대용량이 요구되므로, 다수의 ESD 보호용 PMOS 및 NMOS 트랜지스터가 차지하는 면적이 크다는 문제점이 있다.In addition, in the conventional ESD protection device, a plurality of ESD protection PMOS and NMOS transistors are connected to a pad, which requires a large capacity to protect internal circuits from ESD, and thus, a large area occupied by many ESD protection PMOS and NMOS transistors is required. There is this.

따라서, 본 발명은 상기한 바와 같은 선행기술에 내재된 문제점을 해결하기 위해 창작된 것으로, 본 발명의 목적은 패드에 ESD 보호 소자를 추가로 연결함으로써, 핀마다 동일한 캐패시턴스를 형성시키고, 추가된 ESD 보호 소자를 통하여 기존의 ESD 보호 소자가 차지하는 면적을 줄이는 ESD 보호 장치를 제공함에 있다.Accordingly, the present invention was created to solve the problems inherent in the prior art as described above, and an object of the present invention is to additionally connect an ESD protection element to a pad, thereby forming the same capacitance per pin, and adding the added ESD It is to provide an ESD protection device that reduces the area occupied by the existing ESD protection device through the protection device.

상기한 바와 같은 목적을 달성하기 위해 본 발명의 일면에 따라, ESD 보호 장치가 제공되며: 이 장치는, 패드와 연결되며, 외부로부터 인가된 ESD를 전원라인으로 방전하는 제 1 및 제 2 ESD 보호소자; 및, 상기 패드와 연결되며, 상기 패드에 위치한 다수의 핀의 캐패시턴스 성분을 조절하는 제 3 및 제 4 ESD 보호소자; 를 구비하는 것을 특징으로 한다.In accordance with one aspect of the present invention, an ESD protection device is provided to achieve the object as described above: The device is connected to a pad, the first and second ESD protection to discharge the applied ESD from the outside to the power line device; And third and fourth ESD protection devices connected to the pads to adjust capacitance components of the plurality of pins located on the pads. Characterized in having a.

상기 구성에서, 상기 제 3 및 제 4 ESD 보호소자는 다수의 캐패시턴스 성분을 가진 소자로 구성되며, 상기 다수의 캐패시턴스 성분을 가진 소자는 상기 패드와 선택적으로 연결되는 것을 특징으로 한다.In the above configuration, the third and fourth ESD protection devices are composed of a device having a plurality of capacitance components, and the device having a plurality of capacitance components is selectively connected to the pad.

상기 구성에서, 상기 다수의 캐패시턴스 성분을 가진 소자는 각각 NMOS 또는 PMOS 트랜지스터로 구성되는 것을 특징으로 한다.In the above configuration, the devices having the plurality of capacitance components are each composed of NMOS or PMOS transistors.

(실시예)(Example)

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상술하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1a는 본 발명의 제 1 실시예에 따른 ESD 보호 장치의 회로도이다.1A is a circuit diagram of an ESD protection device according to a first embodiment of the present invention.

도시한 바와 같이, 본 발명에 따른 ESD 보호 장치는, 외부로부터 인가된 ESD 를 수신하는 패드(110); 패드(110)로 인가된 ESD를 전원라인(VDD,VSS)으로 방전하는 대용량의 ESD 보호 소자(120,130); 및 패드(110)에 구비된 핀의 캐패시턴스 성분을 최적화하고, 패드(110)로 인가된 ESD를 전원라인(VSS,VDD)으로 방전하는 저용량의 ESD 보호 소자(140,150)로 구성된다.As shown, the ESD protection device according to the present invention, the pad 110 for receiving an ESD applied from the outside; Large-capacity ESD protection elements 120 and 130 for discharging the ESD applied to the pad 110 to the power lines VDD and VSS; And low capacitance ESD protection elements 140 and 150 for optimizing the capacitance component of the pins provided in the pad 110 and discharging the ESD applied to the pad 110 to the power lines VSS and VDD.

ESD 보호 소자(120,130)는 패드(110)와 전원라인(VDD,VSS) 사이에 각각 병렬로 연결된 다수의 PMOS 및 NMOS 트랜지스터(121,131)로 구성되며, 다수의 PMOS 및 NMOS 트랜지스터(121,131)는 각각의 드레인 단자를 통하여 패드(110)에 발생된 ESD를 수신하여, 전원라인(VDD,VSS)으로 방전한다.The ESD protection elements 120 and 130 are composed of a plurality of PMOS and NMOS transistors 121 and 131 connected in parallel between the pad 110 and the power lines VDD and VSS, respectively. The ESD generated in the pad 110 is received through the drain terminal and discharged to the power lines VDD and VSS.

ESD 보호 소자(140,150)는 패드(110)와 전원라인(VSS,VDD) 사이에 각각 병렬로 연결된 다수의 NMOS 및 PMOS 트랜지스터(141,151)로 구성되며, 다수의 NMOS 및 PMOS 트랜지스터(141,151)의 드레인 단자는 각각 메탈 옵션(160)을 통하여 패드(110)와 연결된다. 여기서, ESD 보호 소자(140,150)는 각각 패드(110)에 구비된 핀의 캐패시턴스 성분을 최적화하고, 패드(110)로 인가된 ESD를 전원라인(VCC,VSS)으로 방전한다.The ESD protection elements 140 and 150 include a plurality of NMOS and PMOS transistors 141 and 151 connected in parallel between the pad 110 and the power lines VSS and VDD, respectively, and drain terminals of the plurality of NMOS and PMOS transistors 141 and 151, respectively. Are respectively connected to the pad 110 through the metal option 160. Here, the ESD protection elements 140 and 150 optimize the capacitance component of the pins provided in the pad 110, and discharge the ESD applied to the pad 110 to the power lines VCC and VSS.

이를 자세히 살펴보면, ESD 보호 소자(140,150)에 구비된 다수의 NMOS 및 PMOS 트랜지스터(141,151)의 드레인 단자는 각각 메탈 옵션(160)을 통하여 패드(110)와 연결된다. 여기서, ESD 보호 소자(140,150)는 각각의 NMOS 및 PMOS 트랜지스터(141,151)의 드레인 단자에서 발생되는 캐패시턴스 성분을 통하여, 패드와 전기적으로 연결된 반도체 패키지의 외부 핀의 캐패시턴스 성분을 최적화한다. 즉, ESD 보호 소자(140,150)에 구비된 다수의 NMOS 및 PMOS 트랜지스터(141,151)의 드레인 단자는 각각 기생 캐패시턴스 성분을 가지고 있으며, 이러한 기생 캐패시턴스 성분을 통하여 다른 핀들보다 작은 캐패시턴스 성분을 가진 핀에 드레인 단자의 기생 캐패시턴스를 더해 줌으로써, 핀들 간 캐패시턴스 성분을 일정하게 조절할 수 있다.In detail, the drain terminals of the plurality of NMOS and PMOS transistors 141 and 151 provided in the ESD protection elements 140 and 150 are connected to the pad 110 through the metal option 160, respectively. Here, the ESD protection elements 140 and 150 optimize the capacitance component of the external pin of the semiconductor package electrically connected to the pad through the capacitance component generated at the drain terminals of the NMOS and PMOS transistors 141 and 151, respectively. That is, the drain terminals of the plurality of NMOS and PMOS transistors 141 and 151 provided in the ESD protection elements 140 and 150 have parasitic capacitance components, respectively, and through the parasitic capacitance components, drain terminals at pins having smaller capacitance components than other pins. By adding the parasitic capacitance of, the capacitance between pins can be adjusted constantly.

아울러, ESD 보호 소자(140,150)는 전원라인(VSS,VDD)을 통하여 패드(110)로 인가된 ESD를 방전하는 역할도 한다. 즉, ESD 보호 소자(140,150)는 드레인을 통하여 ESD를 수신하며, 소오스에 연결된 전원라인(VSS,VDD)을 통하여 ESD가 방전된다. 따라서, ESD 보호 소자(140,150)는 패드(110)로 인가된 ESD를 전원라인(VSS,VDD)으로 방전시킴으로써, 내부회로에 ESD가 인가되는 것을 방지한다.In addition, the ESD protection elements 140 and 150 also discharge the ESD applied to the pad 110 through the power lines VSS and VDD. That is, the ESD protection elements 140 and 150 receive the ESD through the drain, and the ESD is discharged through the power lines VSS and VDD connected to the source. Accordingly, the ESD protection elements 140 and 150 discharge the ESD applied to the pad 110 to the power lines VSS and VDD, thereby preventing the ESD from being applied to the internal circuit.

도 1b는 본 발명의 제 1 실시예에 따른 ESD 보호 장치의 배치도이다.1B is a layout view of an ESD protection device according to a first embodiment of the present invention.

도시한 바와 같이, 본 발명의 제 1 실시예에 따른 ESD 보호 장치는, 핀들 간 캐패시턴스 성분을 최적화하기 위한 ESD 보호 소자(140,150)가 추가로 ESD 방전 기능도 하기 때문에, 도 1b에 도시된 점선(170)만큼 ESD 보호 소자(120,130)가 차지하는 면적이 줄어든다.As shown, the ESD protection device according to the first embodiment of the present invention, since the ESD protection element 140,150 for optimizing the capacitance component between the pins also functions as an ESD discharge, the dotted line shown in FIG. 170, the area occupied by the ESD protection devices 120 and 130 is reduced.

도 1c는 본 발명의 제 1 실시예에 따른 ESD 보호 장치의 부분 단면도이다.1C is a partial cross-sectional view of an ESD protection device according to a first embodiment of the present invention.

도 1a 내지 도 1c를 참조하여, 본 발명에 따른 ESD 보호 장치 중 핀들 간 캐패시턴스 성분을 최적화하기 위한 ESD 보호 소자(140,150)의 형성 과정에 대해 살펴보기로 한다.1A to 1C, a process of forming ESD protection devices 140 and 150 for optimizing a capacitance component between pins of an ESD protection device according to the present invention will be described.

우선, 패드(110)에 연결된 다수의 NMOS 트랜지스터(141)의 형성 과정에 대해 살펴보기로 한다.First, a process of forming a plurality of NMOS transistors 141 connected to the pad 110 will be described.

먼저, P 타입 반도체 기판(P-type substrate)에 P 타입 확산우물(P-type well)이 형성된다. 그런 다음, P 타입 확산우물 위에 게이트 전극이 형성되고, 형성된 게이트는 접지 전압(VSS)과 연결된다. 이후, 게이트 전극을 기준으로 패드(110)와 가까운 쪽은 N+ 타입 드레인 영역이, 패드와 먼 쪽은 N+ 타입 소오스 영역이 형성된다. First, a P-type well is formed on a P-type substrate. Then, a gate electrode is formed on the P type diffusion well, and the gate is connected to the ground voltage VSS. Subsequently, an N + type drain region near the pad 110 and an N + type source region near the pad 110 are formed based on the gate electrode.

이 때, NMOS 트랜지스터(141)의 크기는 최대 20fp의 접합 캐패시턴스를 넘지 않는 것이 좋다. 이는, 작은 접합 캐패시턴스를 통하여 핀들 간 캐패시턴스 조절을 더욱 정밀하게 하기 위해서이다.At this time, it is preferable that the size of the NMOS transistor 141 does not exceed a junction capacitance of 20 fps at maximum. This is to make the pin-to-pin capacitance adjustment more precise through the small junction capacitance.

이와 같은 작업들을 반복하여 다수의 NMOS 트랜지스터(141)가 생성되는데, 이 때, 다수의 NMOS 트랜지스터(141)는 패드(110) 측면의 길이를 벗어나지 않을 만큼 형성된다. 여기서, 각각의 NMOS 트랜지스터(141)는 메탈 옵션(160)이 형성 될 수 있도록 0.4㎛ 이상의 간격을 유지한다.By repeating the above operations, a plurality of NMOS transistors 141 are generated. At this time, the plurality of NMOS transistors 141 are formed without departing the length of the side of the pad 110. Here, each NMOS transistor 141 maintains an interval of 0.4 μm or more so that the metal option 160 can be formed.

이 후, 생성된 다수의 NMOS 트랜지스터(141) 중, 각각의 게이트는 이웃한 게이트끼리 서로 단락된다. 그리고, 다수의 소오스는 콘택을 통하여 접지 전압(VSS)과 연결되고, 다시 웰 픽업(well pick-up ; P+)과 연결된 뒤, 인접한 각각의 소오스와 메탈을 통하여 서로 연결된다. 또한, 다수의 드레인은 패드(110)와 드레인 사이에 형성된 메탈 옵션(160)을 통하여 패드(110)와 연결되고, 패드(110)와 연결된 각각의 드레인은 드레인과 드레인 사이에 형성된 메탈 옵션(160)을 통하여 인접한 드레인끼리 서로 연결된다.Thereafter, among the generated NMOS transistors 141, each gate is short-circuited with each other. In addition, the plurality of sources are connected to the ground voltage VSS through a contact, and then connected to a well pick-up (P +), and then connected to each other through adjacent sources and metals. In addition, the plurality of drains are connected to the pad 110 through a metal option 160 formed between the pad 110 and the drain, and each drain connected to the pad 110 is a metal option 160 formed between the drain and the drain. Adjacent drains are connected to each other through

이와 같이 형성된 다수의 NMOS 트랜지스터(141)는 ESD 보호 소자(120,130)에 구비된 다수의 PMOS 및 NMOS 트랜지스터(121,131) 중 1개의 트랜지스터와 동일한 크기 이상으로 형성되는 것이 좋다. 이는, 다수의 NMOS 트랜지스터(141)가 ESD로부터 내부회로를 보호하는 역할도 하기 위함이다.The plurality of NMOS transistors 141 formed as described above may be formed to have the same size or larger than one of the plurality of PMOS and NMOS transistors 121 and 131 provided in the ESD protection devices 120 and 130. This is because a plurality of NMOS transistors 141 also serve to protect internal circuits from ESD.

다음, 패드에 연결되는 다수의 PMOS 트랜지스터(151)의 형성 과정에 대해 살펴보기로 한다.Next, a process of forming the plurality of PMOS transistors 151 connected to the pad will be described.

먼저, P 타입 반도체 기판(P-type substrate)에 N 타입 확산우물(N-type well)이 형성된다. 그런 다음, N 타입 확산우물 위에 게이트 전극이 형성되고, 형성된 게이트는 외부 전압(VDD)과 연결된다. 이후, 게이트 전극을 기준으로 패드(110)와 가까운 쪽은 P+ 타입 드레인 영역이, 패드와 먼 쪽은 P+ 타입 소오스 영역이 형성된다.First, an N-type well is formed on a P-type substrate. Then, a gate electrode is formed on the N type diffusion well, and the gate is connected to an external voltage VDD. Subsequently, a P + type drain region is formed near the pad 110 and a P + type source region is located far from the pad based on the gate electrode.

이 때, PMOS 트랜지스터(151)의 크기는 최대 20fp의 접합 캐패시턴스를 넘지 않는 것이 좋다. 이는, 작은 접합 캐패시턴스를 통하여 핀들 간 캐패시턴스 조절을 더욱 정밀하게 하기 위함이다.At this time, it is preferable that the size of the PMOS transistor 151 does not exceed the junction capacitance of maximum 20fps. This is to make the pin-to-pin capacitance adjustment more precise through the small junction capacitance.

이와 같은 작업들을 반복하여 생성된 다수의 PMOS 트랜지스터(151)는 패드 (110) 측면의 길이를 벗어나지 않을 만큼의 개수로 형성된다. 여기서, 각각의 PMOS 트랜지스터(151)는 메탈 옵션(160)이 형성 될 수 있도록 0.4㎛ 이상의 간격을 유지한다.The plurality of PMOS transistors 151 generated by repeating these operations are formed in such a number as to not exceed the length of the side of the pad 110. Here, each PMOS transistor 151 maintains an interval of 0.4 μm or more so that the metal option 160 can be formed.

그리고, 생성된 다수의 PMOS 트랜지스터(151) 중, 각각의 게이트는 이웃한 게이트끼리 서로 단락된다. 그리고, 다수의 소오스는 콘택을 통하여 전원 전압(VDD)과 연결되고, 다시 웰 픽업(N+)과 연결된 뒤, 인접한 각각의 소오스와 메탈을 통하여 서로 연결된다. 또한, 다수의 드레인은 패드(110)와 드레인 사이에 형성된 메탈 옵션(160)을 통하여 패드(110)와 연결되고, 패드(110)와 연결된 각각의 드레인은 드레인과 드레인 사이에 형성된 메탈 옵션(160)을 통하여 인접한 드레인끼리 서로 연결된다.And, among the generated PMOS transistors 151, each gate is short-circuited with each other. In addition, the plurality of sources are connected to the power supply voltage VDD through the contact, and then to the well pick-up N +, and then to each other through the adjacent source and the metal. In addition, the plurality of drains are connected to the pad 110 through a metal option 160 formed between the pad 110 and the drain, and each drain connected to the pad 110 is a metal option 160 formed between the drain and the drain. Adjacent drains are connected to each other through

마찬가지로, 이와 같이 형성된 다수의 PMOS 트랜지스터(151)는 ESD 보호 소자(120,130)에 구비된 다수의 PMOS 및 NMOS 트랜지스터(121,131) 중 1개의 트랜지스터와 동일한 크기 이상으로 형성된다. 이는, 다수의 PMOS 트랜지스터(151)가 ESD로부터 내부회로를 보호하는 역활도 하기 위함이다.Similarly, the plurality of PMOS transistors 151 formed as described above are formed to have the same size or larger than one of the plurality of PMOS and NMOS transistors 121 and 131 provided in the ESD protection devices 120 and 130. This is to serve as a plurality of PMOS transistor 151 to protect the internal circuit from the ESD.

도 2는 본 발명의 제 2 실시예에 따른 ESD 보호 장치의 배치도이다.2 is a layout view of an ESD protection device according to a second embodiment of the present invention.

도시한 바와 같이, 본 발명의 제 2 실시예에 따른 ESD 보호 장치는, 핀들 간 캐패시턴스 성분을 최적화하기 위한 ESD 보호 소자(240,250)가 추가로 ESD 방전 기능도 하기 때문에, 도 2에 도시된 점선(260) 만큼 ESD 보호 소자(220,230)가 차지하는 면적이 줄어든다.As shown, the ESD protection device according to the second embodiment of the present invention, since the ESD protection elements 240, 250 for optimizing the capacitance component between the pins also functions as an ESD discharge, the dotted line shown in FIG. 260 reduces the area occupied by the ESD protection elements 220 and 230.

도 3은 본 발명의 제 3 실시예에 따른 ESD 보호 장치의 부분 배치도이다.3 is a partial layout view of an ESD protection device according to a third embodiment of the present invention.

도시한 바와 같이, 핀들 간 캐패시턴스 성분을 최적화하기 위한 ESD 보호 소자(320,330)는 수평(horizontal) 구조로 이루어진 다수의 NMOS 및 PMOS 트랜지스터(321,331)로 구성된다. 여기서, 수평 구조란, 각각의 NMOS 및 PMOS 트랜지스터(321,331)의 드레인 단자는 메탈 옵션(340)을 통하여 패드(310)와 연결되고, 게이트 및 소오스 단자는 인접한 게이트 및 소오스 단자와 서로 단락된 구조를 의미한다.As shown, the ESD protection elements 320 and 330 for optimizing the capacitance component between the pins are composed of a plurality of NMOS and PMOS transistors 321 and 331 having a horizontal structure. Here, the horizontal structure means that the drain terminals of each of the NMOS and PMOS transistors 321 and 331 are connected to the pad 310 through the metal option 340, and the gate and source terminals are short-circuited with the adjacent gate and source terminals. it means.

도 4는 본 발명의 제 4 실시예에 따른 ESD 보호 장치의 부분 배치도이다.4 is a partial layout view of an ESD protection device according to a fourth embodiment of the present invention.

도시한 바와 같이, 핀들 간 캐패시턴스 성분을 최적화하기 위한 ESD 보호 소자(420,430)는 공통 드레인 핑거(finger) 트랜지스터 구조로 이루어진 다수의 NMOS 및 PMOS 트랜지스터(421,431)로 구성된다. 여기서 공통 드레인 핑거 트랜지스터 구조란, 각각의 NMOS 및 PMOS 트랜지스터(421,431)의 드레인이 서로 공유된 구조를 의미한다. 즉, 각각의 NMOS 및 PMOS 트랜지스터(421,431)의 게이트 단자는 인접한 게이트 단자와 서로 연결되고, 소오스 단자는 인접한 소오스 단자와 서로 단락되며, 또한, 드레인 단자는 메탈 옵션(440)을 통하여 패드(410) 및 인접한 드레인 단자와 서로 연결된 구조로 형성된다.As shown, the ESD protection elements 420 and 430 for optimizing the capacitance component between the pins are composed of a plurality of NMOS and PMOS transistors 421 and 431 having a common drain finger transistor structure. Here, the common drain finger transistor structure refers to a structure in which the drains of the NMOS and PMOS transistors 421 and 431 are shared with each other. That is, the gate terminals of each of the NMOS and PMOS transistors 421 and 431 are connected to each other with adjacent gate terminals, the source terminals are shorted to each other with adjacent source terminals, and the drain terminal is connected to the pad 410 through the metal option 440. And a structure connected to adjacent drain terminals.

도 5는 본 발명의 제 5 실시예에 따른 ESD 보호 장치의 부분 배치도이다.5 is a partial layout view of an ESD protection device according to a fifth embodiment of the present invention.

도시한 바와 같이, 핀들 간 캐패시턴스 성분을 최적화하기 위한 ESD 보호 소자(520,530)는 수평 핑거 트랜지스터 구조로 이루어진 다수의 NMOS 및 PMOS 트랜지스터(521,531)로 구성된다. 여기서 수평 핑거 트랜지스터 구조란, 각각의 NMOS 및 PMOS 트랜지스터(521,531)의 소오스가 서로 공유된 구조를 의미한다. 즉, 각각의 NMOS 및 PMOS 트랜지스터(521,531)의 게이트 및 소오스 단자는 인접한 게이트 및 소오스 단자와 서로 연결 또는 단락되고, 드레인 단자는 메탈 옵션(540)을 통하여 패드로 연결된 구조를 의미한다.As shown, the ESD protection elements 520 and 530 for optimizing the capacitance component between the pins are composed of a plurality of NMOS and PMOS transistors 521 and 531 having a horizontal finger transistor structure. Here, the horizontal finger transistor structure means a structure in which the sources of each of the NMOS and PMOS transistors 521 and 531 are shared with each other. That is, the gate and source terminals of each of the NMOS and PMOS transistors 521 and 531 are connected to or shorted with adjacent gate and source terminals, and the drain terminal is connected to a pad through the metal option 540.

위에서 살펴본 바와 같이, 본 발명에 따른 ESD 보호 장치는, 패드에 ESD 보호 소자를 추가함으로써, 추가된 ESD 보호 소자를 구성하는 각각의 NMOS 및 PMOS 트랜지스터의 드레인 단자의 기생 캐패시턴스 성분을 통하여 패드와 전기적으로 연 결된 반도체 패키지의 외부 핀의 캐패시턴스 성분을 최적화하는 효과가 있다. 또한, 본 발명에 따른 ESD 보호 장치는 ESD 보호 소자 및 추가된 ESD 보호 소자를 통하여 ESD를 방전하므로, ESD 보호 소자들의 효율적인 배치가 가능하다.As described above, the ESD protection device according to the present invention is electrically connected to the pad through the parasitic capacitance component of the drain terminal of each NMOS and PMOS transistor constituting the added ESD protection element by adding an ESD protection element to the pad. This has the effect of optimizing the capacitance component of the external fins of the connected semiconductor package. In addition, the ESD protection device according to the present invention discharges the ESD through the ESD protection element and the added ESD protection element, thereby enabling the efficient placement of the ESD protection elements.

본 발명의 상기한 바와 같은 구성에 따라, 본 발명에 따른 ESD 보호 장치는 패드에 ESD 보호 소자를 추가함으로써, 핀마다 동일한 캐패시턴스를 형성시키고, ESD 보호 소자의 효율적 배치로 면적을 최소화하는 효과가 있다.According to the configuration as described above of the present invention, the ESD protection device according to the present invention has the effect of forming the same capacitance per pin, by minimizing the area by the efficient placement of the ESD protection device by adding an ESD protection element to the pad .

본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.While the invention has been shown and described with reference to specific embodiments, the invention is not so limited, and it is to be understood that the invention is capable of various modifications without departing from the spirit or field of the invention as set forth in the claims below. Those skilled in the art will readily appreciate that modifications and variations can be made.

Claims (3)

외부로부터 인가된 ESD를 전원라인으로 방전하여 내부회로를 보호하는 ESD 보호장치에 있어서,In the ESD protection device to protect the internal circuit by discharging ESD applied from the outside to the power line, 패드와 연결되며, 외부로부터 인가된 ESD를 전원라인으로 방전하는 제 1 및 제 2 ESD 보호소자; 및,First and second ESD protection devices connected to the pads and discharging ESDs applied from the outside to the power line; And, 상기 패드와 연결되며, 상기 패드패드와 전기적으로 연결된 반도체 패키지의 다수의 외부 핀의 캐패시턴스 성분을 조절하는 제 3 및 제 4 ESD 보호소자; 를 구비하는 것을 특징으로 하는 ESD 보호장치.Third and fourth ESD protection devices connected to the pads and configured to adjust capacitance components of a plurality of external pins of the semiconductor package electrically connected to the pad pads; ESD protection device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 제 3 및 제 4 ESD 보호소자는 다수의 캐패시턴스 성분을 가진 소자로 구성되며, 상기 다수의 캐패시턴스 성분을 가진 소자는 상기 패드와 선택적으로 연결되는 것을 특징으로 하는 ESD 보호소자.And the third and fourth ESD protection elements are composed of devices having a plurality of capacitance components, and the devices having the plurality of capacitance components are selectively connected to the pads. 제 2 항에 있어서,The method of claim 2, 상기 다수의 다수의 캐패시턴스 성분을 가진 소자는 각각 NMOS 또는 PMOS 트랜지스터로 구성되는 것을 특징으로 하는 ESD 보호소자.And said devices having a plurality of capacitance components are each composed of NMOS or PMOS transistors.
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