KR20070000178A - Flip chip package - Google Patents

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Abstract

A flip chip package is provided to reduce the size of the flip chip package by modifying the structure of a substrate. A flip chip package includes a substrate, a conductor, a semiconductor chip, an encapsulating material, and a solder ball. The substrate(110) includes ball lands(112) on a lower surface and via holes(114) through the substrate itself. The conductor is inserted into the via hole. The conductor is protruded from an upper surface of the substrate. The semiconductor chip(120) is attached to the substrate. At this time, a bonding pad of the chip is electrically connected with the conductor. The encapsulating material(140) is used for sealing selectively the resultant structure. The solder balls(150) are attached to the ball lands of the substrate. An under fill process is performed on a predetermined space between the substrate and the chip. The via hole of the substrate has the same size as that of the bonding pad of the chip.

Description

플립 칩 패키지{Flip chip package}Flip chip package

본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는 기판과 반도체 칩간의 전기적 연결이 기판 상에 형성된 비아 홀을 통해 실시되는 플립 칩 패키지(Flip chip package) 제공함에 있다.The present invention relates to a semiconductor package, and more particularly, to a flip chip package in which electrical connection between a substrate and a semiconductor chip is performed through a via hole formed on the substrate.

일반적으로 반도체 패키지는 도 1 및 도 2에 도시한 바와 같이, 반도체 칩을 포함한 반도체 패키지의 내부 소자들 간의 전기적 연결을 위해 와이어 본딩하는 방식과 범프를 형성하는 방식으로 구분할 수 있다. 참고적으로, 도 1은 와이어 본딩을 이용한 반도체 패키지의 단면을 도시하며, 도 2는 범프를 이용한 반도체 패키지의 단면을 도시한다.In general, as shown in FIGS. 1 and 2, a semiconductor package may be classified into a wire bonding method and a bump forming method for electrical connection between internal elements of a semiconductor package including a semiconductor chip. For reference, FIG. 1 illustrates a cross section of a semiconductor package using wire bonding, and FIG. 2 illustrates a cross section of a semiconductor package using bumps.

도 1을 참조하면, 와이어 본딩을 이용한 반도체 패키지는 기판(10) 상에 접착제(20)를 매개로 부착된 반도체 칩(30)의 본딩 패드(31)와 기판(10)의 본드 핑거(11)를 금속 와이어(40)를 통해 상호 전기적으로 연결시킨다. 그러나, 이와 같이, 와이어 본딩 통해 반도체 패키지의 내부 소자들을 전기적으로 연결할 경우, 본딩 와이어의 휨, 돌출 및 끊어짐 등으로 인해 전기적 연결이 불안정할 수 있다.Referring to FIG. 1, in a semiconductor package using wire bonding, a bonding pad 31 of a semiconductor chip 30 attached to a substrate 10 through an adhesive 20 and a bond finger 11 of a substrate 10 may be used. Are electrically connected to each other through the metal wire 40. However, as such, when the internal elements of the semiconductor package are electrically connected through wire bonding, electrical connection may be unstable due to bending, protruding, and breaking of the bonding wires.

전술한 본딩 와이어의 문제점을 해결하기 위해 도 2에 도시한 바와 같은, 반도체 칩(30)의 본딩 패드(31)와 기판(10)의 본드 핑거(11)를 범프(50)를 통해 전기적으로 연결하는 플립 칩 패키지가 제안되었다. In order to solve the above-described problems of the bonding wires, as illustrated in FIG. 2, the bonding pads 31 of the semiconductor chip 30 and the bond fingers 11 of the substrate 10 are electrically connected to each other through the bumps 50. A flip chip package has been proposed.

한편, 도 3에 도시한 바와 같이, 상기 와이어 본딩 및 범프를 이용한 반도체 패키지에 사용된 기존의 기판(10) 상에는 금속 와이어(40) 및 범프(50)와 연결되는 본드 핑거(11)와 레이어(layer) 간 패턴의 연결을 위한 비아 홀(12)이 각각 구비된다. 그러나, 최근 반도체이 고집적화 및 다기능화 되어짐에 따라, 본딩 패드(31)의 갯수가 증가되고, 패드간 피치(pitch) 또한 최소화되는 추세이다. 이에 따라, 기판(10)의 본드 핑거(11)의 갯수는, 상기 본딩 패드(31)의 증가 수만큼 증가되어야만 하며, 그 결과, 본드 핑거 갯수의 증가는 패키지 사이즈의 대형화를 초래하여, 패키지의 소형화 및 박형화 추세에 역행하는 문제로 작용한다. 더욱이, 기판의 본드 핑거의 갯수가 증가하면, 기판 설계 자체가 불가능한 경우가 발생할 수 있다.On the other hand, as shown in Figure 3, on the existing substrate 10 used for the semiconductor package using the wire bonding and bumps, the bond finger 11 and the layer (connected with the metal wire 40 and bumps 50) Via holes 12 for connecting patterns between layers are provided, respectively. However, as semiconductors become more integrated and multifunctional in recent years, the number of bonding pads 31 increases, and the pitch between pads is also minimized. Accordingly, the number of the bond fingers 11 of the substrate 10 should be increased by an increase in the number of the bonding pads 31, and as a result, the increase in the number of bond fingers results in an increase in the size of the package. It is a problem against the trend of miniaturization and thinning. Moreover, when the number of bond fingers of a substrate increases, it may occur that the substrate design itself is impossible.

따라서, 본 발명은 상기한 바와 같은 선행 기술에 내재되었던 문제점을 해결하기 위해 창작된 것으로, 본 발명의 목적은 기판의 구조를 변경함으로써, 패키지 사이즈를 감소시킨 플립 칩 패키지를 제공함에 있다.Accordingly, the present invention was created to solve the problems inherent in the prior art as described above, and an object of the present invention is to provide a flip chip package having a reduced package size by changing a structure of a substrate.

상기와 같은 목적을 달성하기 위해, 본 발명의 일면에 따라, 패키지 스택이 제공되며: 이러한 패키지는, 하부면에 볼 랜드를 구비하며, 아울러, 상기 볼 랜드와 내부 패턴을 통해 접속되며, 기판의 상부면을 관통하도록 형성된 비아 홀을 구비하는 기판; 상기 비아 홀 내부에 삽입 형성되며, 상기 기판의 상부면보다 돌출된 구조를 갖는 도전성 도체; 상기 도전성 도체와 본딩 패드가 전기적으로 연결된 상태로 상기 기판 상에 페이스 다운 타입으로 부착되는 반도체 칩; 상기 기판의 상부면을 포함한 상기 반도체 칩을 포함하는 영역을 밀봉하는 봉지제; 및 상기 기판 하부면의 볼 랜드 상에 부착되는 솔더 볼;을 포함하며, 상기 기판과 반도체 칩 사이의 공간에는 언더 필(under fill)이 실시된 것을 특징으로 한다.In order to achieve the above object, according to one aspect of the present invention, a package stack is provided: such a package includes a ball land on a bottom surface thereof, and is connected through the ball land and an internal pattern, A substrate having a via hole formed through the top surface; A conductive conductor inserted into the via hole and having a structure protruding from an upper surface of the substrate; A semiconductor chip attached to the substrate as a face down type with the conductive conductor and the bonding pad electrically connected to each other; An encapsulant for sealing an area including the semiconductor chip including an upper surface of the substrate; And solder balls attached to the ball lands on the lower surface of the substrate, wherein the space between the substrate and the semiconductor chip is underfilled.

상기 구성에서, 상기 비아 홀은 상기 반도체 칩의 본딩 패드와 동일 사이즈를 가진다.In the above configuration, the via hole has the same size as the bonding pad of the semiconductor chip.

(실시예)(Example)

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상술하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 4에는 본 발명에 따른 플립 칩 패키지의 단면도를 도시한다.4 shows a cross-sectional view of a flip chip package according to the present invention.

도시한 바와 같이, 본 발명에 따른 플립 칩 패키지는 기판(110) 상에 돌출 형성된 도전성 도체(115)에 에지 패드형의 반도체 칩(120)이 페이스 다운 타입으로 부착된다. 여기서, 기판(110)은 하부면에 볼 랜드(112)를 구비하며, 아울러, 볼 랜드(112)와 내부 패턴(113)을 통해 접속되는 비아 홀(114)을 구비한다. 이 때, 비아 홀(114)의 크기는 상부에 부착되는 반도체 칩(120)의 본딩 패드(121)와 동일 사이즈를 갖는다. 아울러, 비아 홀(114)의 내부는 상기 도전성 도체(111)로 채워져, 최종적으로, 도전성 도체(111)가 상기 기판(110)의 상부면 보다 돌출된 형상을 갖는다. 이 후, 상기 도전성 도체(111) 돌출된 부분(이하, 비아 랜드)은 열 압착을 통해 반도체 칩(120)의 본딩 패드(121)와 전기적으로 접속된다.As illustrated, in the flip chip package according to the present invention, the edge pad type semiconductor chip 120 is attached to the conductive conductor 115 protruding from the substrate 110 in a face down type. Here, the substrate 110 includes a ball land 112 at a lower surface thereof, and a via hole 114 connected to the ball land 112 through an internal pattern 113. In this case, the via hole 114 has the same size as the bonding pad 121 of the semiconductor chip 120 attached to the upper portion. In addition, the inside of the via hole 114 is filled with the conductive conductor 111, and finally, the conductive conductor 111 has a shape protruding from the upper surface of the substrate 110. Thereafter, the protruding portion of the conductive conductor 111 (hereinafter referred to as via land) is electrically connected to the bonding pad 121 of the semiconductor chip 120 through thermal compression.

그리고, 상기 기판(110)과 반도체 칩(120) 사이에 공간(130)에는 패키지의 신뢰성을 위해 언더필 공정이 실시된다. 또한, 기판(110)의 상부면을 포함한 상기 반도체 칩(120)을 포함하는 영역은 봉지제(140)에 의해 밀봉되며, 기판(110) 하부면의 볼 랜드(112) 상에는 솔더 볼(150)이 부착된다.In addition, an underfill process is performed in the space 130 between the substrate 110 and the semiconductor chip 120 for reliability of the package. In addition, the region including the semiconductor chip 120 including the upper surface of the substrate 110 is sealed by the encapsulant 140, the solder ball 150 on the ball land 112 of the lower surface of the substrate 110. Is attached.

상기 구성에서 알 수 있듯이, 본 발명에 따른 플립 칩 패키지는, 일반적인 패키지용 기판에 구비된 본드 핑거가 제거되고, 기판(110)의 비아 홀(114)을 이용하여, 반도체 칩(120)과 기판(110)간의 전기적 연결이 실시됨에 따라, 패키지 사이즈를 최소화시킬 수 있다.As can be seen from the above configuration, in the flip chip package according to the present invention, a bond finger provided in a general package substrate is removed, and the semiconductor chip 120 and the substrate are made using the via hole 114 of the substrate 110. As the electrical connection between the 110 is carried out, the package size can be minimized.

이하에서는, 도 5 내지 도 8을 참조하여, 본 발명에 따른 플립 칩 패키지의 공정순서를 설명하기로 한다.Hereinafter, a process sequence of a flip chip package according to the present invention will be described with reference to FIGS. 5 to 8.

먼저, 도 5를 참조하면, 기판(110) 상의 반도체 칩(120)의 본딩 패드(121)에 해당하는 위치에 비아 홀(114)이 형성된다. 이 때, 비아 홀(114)은 상기 본딩 패드(121)와 동일한 사이즈를 갖도록 형성된다.First, referring to FIG. 5, the via hole 114 is formed at a position corresponding to the bonding pad 121 of the semiconductor chip 120 on the substrate 110. In this case, the via hole 114 is formed to have the same size as the bonding pad 121.

다음, 도 6을 참조하면, 기판(110) 하부면에는 비아 홀(114)과 전기적으로 연결되며, 볼 랜드 포함하는 내부 패턴(113)이 형성되고, 또한 비아 홀(114) 내부에는 도전성 도체(111)가 채워지게 된다.Next, referring to FIG. 6, an inner pattern 113 is formed on the lower surface of the substrate 110 to be electrically connected to the via hole 114, and includes a ball land, and a conductive conductor is formed inside the via hole 114. 111) is filled.

그리고, 도 7을 참조하면, 기판(110)의 비아 홀(114) 상에 채워지는 도전성 도체(115)는 기판(110)의 상부면 보다 돌출되도록 형성되어 비아 랜드를 형성한다. 이 후, 상기 비아 랜드 상에는 열압착을 통해 반도체 칩(120)의 본딩 패드(121)가 접착되어, 기판(110)과 반도체 칩(120)은 상호 전기적으로 연결된다.In addition, referring to FIG. 7, the conductive conductor 115 filled in the via hole 114 of the substrate 110 is formed to protrude more than the upper surface of the substrate 110 to form a via land. Thereafter, the via pads are bonded to the bonding pads 121 of the semiconductor chip 120 by thermal compression, and the substrate 110 and the semiconductor chip 120 are electrically connected to each other.

그런 다음, 도 8을 참조하면, 기판(110)과 반도체 칩(120) 사이에 공간에는 패키지의 신뢰성 향상을 위한 언더 필(under fill)이 실시되며, 기판(110)의 상부면 및 반도체 칩(120)을 포함하는 영역은 봉지제(140)에 의하여 밀봉되며, 아울러, 기판의 볼 랜드(112) 상에는 솔더 볼(150)이 부착되어, 플립 칩 패키지가 완성된다.Then, referring to FIG. 8, an under fill is performed in the space between the substrate 110 and the semiconductor chip 120 to improve reliability of the package, and the upper surface of the substrate 110 and the semiconductor chip ( The area including 120 is sealed by the encapsulant 140, and solder balls 150 are attached to the ball lands 112 of the substrate to complete the flip chip package.

이상에서 살펴본 바와 같이, 본 발명에 따른 플립 칩 패키지는, 기존의 패키지용 기판에서 필수적인 본드 핑거를 없애고, 기판의 비아 홀 이용하여, 반도체 칩과 기판간의 전기적 연결을 실시함으로써, 본드 핑거 갯수의 증가에 따른 패키지 사이즈 증가를 최소화시킬 수 있다. 아울러, 기판의 비아 홀 내부에 형성된 도전성 도체를 통하여 전기적 연결이 이루어짐으로, 기판과 반도체 칩간에 전기적 패스가 짧아져, 패키지의 고속동작이 가능하다. 또한, 별도의 와이어 본딩 및 범프 형성 공정이 필요하지 않으므로, 패키지 제조 공정을 단축시킬 수 있다.As described above, in the flip chip package according to the present invention, the number of bond fingers is increased by eliminating bond fingers, which are necessary in the existing package substrate, and using the via holes of the substrate to perform electrical connection between the semiconductor chip and the substrate. This can minimize the increase in package size. In addition, since the electrical connection is made through the conductive conductor formed in the via hole of the substrate, the electrical path between the substrate and the semiconductor chip is shortened, thereby enabling high-speed operation of the package. In addition, since a separate wire bonding and bump forming process is not required, the package manufacturing process can be shortened.

본 발명의 상기한 바와 같은 구성에 따라, 기판의 본드 핑거 증가에 따른 패키지 사이즈의 증가를 방지할 수 있으며, 아울러, 와이어 본딩 및 범프 형성과 같은 별도의 공정이 필요하지 않으므로, 패키지 제조 공정을 단축시킬 수 있다.According to the configuration as described above of the present invention, it is possible to prevent the increase in the package size due to the increase of the bond finger of the substrate, and also to shorten the package manufacturing process since no separate process such as wire bonding and bump formation is required. You can.

본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.While the invention has been shown and described with reference to certain preferred embodiments, the invention is not so limited, and the invention is not limited to the spirit and scope of the invention as set forth in the following claims. It will be readily apparent to those skilled in the art that these various modifications and variations can be made.

도 1은 와이어 본딩을 이용한 반도체 패키지의 단면도.1 is a cross-sectional view of a semiconductor package using wire bonding.

도 2는 범프를 이용한 반도체 패키지의 단면도.2 is a cross-sectional view of a semiconductor package using bumps.

도 3은 종래 기술에 다른 기판의 단면도.3 is a cross-sectional view of a substrate according to the prior art.

도 4는 본 발명에 따른 플립 칩 패키지의 단면도.4 is a cross-sectional view of a flip chip package according to the present invention.

도 5 내지 도 8은 본 발명에 따른 플립 칩 패키지의 공정순서를 설명하기 위한 도면.5 to 8 are views for explaining the process sequence of the flip chip package according to the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

110: 기판 111: 도전성 도체110: substrate 111: conductive conductor

112: 볼 랜드 113: 내부 패턴112: Borland 113: Internal pattern

114: 비아 홀 120: 반도체 칩114: via hole 120: semiconductor chip

121: 본딩 패드 140: 봉지제121: bonding pad 140: sealing agent

150: 솔더 볼150: solder ball

Claims (2)

하부면에 볼 랜드를 구비하며, 아울러, 상기 볼 랜드와 내부 패턴을 통해 접속되며, 기판의 상부면을 관통하도록 형성된 비아 홀을 구비하는 기판;A substrate having a ball land at a lower surface thereof, and having a via hole connected to the ball land through an internal pattern and formed to penetrate an upper surface of the substrate; 상기 비아 홀 내부에 삽입 형성되며, 상기 기판의 상부면보다 돌출된 구조를 갖는 도전성 도체;A conductive conductor inserted into the via hole and having a structure protruding from an upper surface of the substrate; 상기 도전성 도체와 본딩 패드가 전기적으로 연결된 상태로 상기 기판 상에 페이스 다운 타입으로 부착되는 반도체 칩;A semiconductor chip attached to the substrate as a face down type with the conductive conductor and the bonding pad electrically connected to each other; 상기 기판의 상부면을 포함한 상기 반도체 칩을 포함하는 영역을 밀봉하는 봉지제;An encapsulant for sealing an area including the semiconductor chip including an upper surface of the substrate; 상기 기판 하부면의 볼 랜드 상에 부착되는 솔더 볼;을 포함하며,It includes; solder ball attached to the ball land of the lower surface of the substrate, 상기 기판과 반도체 칩 사이 공간에는 언더 필(under fill)이 실시된 것을 특징으로 하는 플립 칩 패키지.Flip chip package, characterized in that the underfill (under fill) is performed in the space between the substrate and the semiconductor chip. 제 1 항에 있어서,The method of claim 1, 상기 비아 홀은 상기 반도체 칩의 본딩 패드와 동일 사이즈를 가지는 것을 특징으로 하는 플립 칩 패키지.And the via hole has a same size as a bonding pad of the semiconductor chip.
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