KR100920778B1 - Wafer level chip scale package and manufacturing method thereof - Google Patents

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Abstract

본 발명은 패키지 공정시 웨이퍼의 휨을 방지하고, 패키지의 박막화를 구현하기 위한 것이다.The present invention is to prevent the warping of the wafer during the package process, and to implement a thin film of the package.

이를 위해, 본 발명은, 비아가 형성된 웨이퍼; 상기 웨이퍼의 하부에 실장되는 칩; 및 상기 웨이퍼의 측면을 둘러싸도록 상기 칩의 상면에 몰딩된 실링부;를 포함하는 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법을 제공한다.To this end, the present invention, the via formed wafer; A chip mounted below the wafer; And a sealing part molded on an upper surface of the chip so as to surround a side surface of the wafer.

웨이퍼 레벨 칩 스케일 패키지, 웨이퍼, 칩, 실링부, 블라인드 비아 Wafer-Level Chip Scale Packages, Wafers, Chips, Seals, Blind Vias

Description

웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법{Wafer level chip scale package and manufacturing method thereof}Wafer level chip scale package and method for manufacturing same

본 발명은 웨이퍼 레벨 칩 스케일 패키지에 관한 것으로서, 보다 상세하게는 패키지 공정시 웨이퍼의 휨을 방지하고, 패키지의 박막화를 구현할 수 있는 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법에 관한 것이다.The present invention relates to a wafer level chip scale package, and more particularly, to a wafer level chip scale package and a method of manufacturing the same, which can prevent warpage of a wafer during a package process and realize a thin film of the package.

오늘날 반도체 산업의 주요 추세 중의 하나는 가급적 반도체 소자를 소형화하는 것이다. 소형화의 요구는 특히 반도체칩 패키지 산업에 있어서 두드러지는데, 패키지(package)란 미세회로가 설계된 집적회로 칩을 실제 전자기기에 실장하여 사용할 수 있도록 플라스틱 수지나 세라믹으로 봉한 형태를 말한다.One of the major trends in the semiconductor industry today is to miniaturize semiconductor devices whenever possible. The demand for miniaturization is particularly prominent in the semiconductor chip package industry. A package is a form in which a plastic circuit or a microchip is sealed with a plastic resin or ceramic to be mounted on an actual electronic device.

종래의 전형적인 패키지는 그 안에 내장되는 집적회로 칩에 비하여 훨씬 큰 크기를 갖는다. 따라서, 패키지의 크기를 칩 크기 수준으로 축소시키는 것이 패키지 기술자들의 관심사 중의 하나였다.Conventional typical packages have a much larger size than integrated circuit chips embedded therein. Therefore, reducing the size of the package to the chip size level was one of the concerns of package technicians.

이와 같은 배경에 의하여 최근에 개발된 새로운 패키지 유형이 바로 칩 스케 일 패키지(또는 칩 사이즈 패키지라고도 함)이다. 그 중에서 특히 웨이퍼 레벨 칩 스케일 패키지(wafer level chip scale package)는 개별 칩 단위로 패키지 조립을 진행하는 전형적인 패키지 제조방법과 달리 웨이퍼 상태에서 일괄적으로 패키지들을 조립 및 제조한다는 점에 특징이 있다.Against this background, a new type of package recently developed is a chip scale package (also called a chip size package). In particular, a wafer level chip scale package is characterized in that packages are assembled and manufactured in a batch in a wafer state, unlike a typical package manufacturing method in which packages are assembled on an individual chip basis.

반도체 집적회로 칩의 발달은 패키지 기술의 발달로 이어져 지속적으로 고밀도화, 고속화, 소형화 및 박형화가 실현되고 있다. 특히, 패키지 소자의 구조적 측면에서의 변천을 보면, 핀 삽입형(pin insert type or through hole mount type)에서 표면 실장형(surface mount type)으로 발전하여 회로 기판에 대한 실장 밀도를 높여 왔으며, 최근에는 베어 칩(bare chip)의 특성을 패키지 상태에서 그대로 유지하면서도 패키지의 크기를 칩 수준으로 줄일 수 있는 칩 사이즈 패키지(chip size package; CSP)에 대한 활발한 연구가 진행되고 있다.The development of semiconductor integrated circuit chips has led to the development of package technology, which continues to achieve high density, high speed, miniaturization and thinning. In particular, in terms of the structural aspect of the package device, the development from the pin insert type (through hole mount type) to the surface mount type (surface mount type) has increased the mounting density on the circuit board, and recently bare Active research is being conducted on chip size packages (CSPs) that can reduce the size of packages to chip level while maintaining the characteristics of bare chips in the package state.

칩 사이즈 패키지 중에서 특히, 칩 표면에서 칩 패드를 재배선(rerouting or redistribution)한 후 솔더볼들을 형성시킨 유형을 웨이퍼 레벨 칩 사이즈 패키지(wafer level chip scale package; WLCSP)라 한다. 상기 웨이퍼 레벨 칩 사이즈 패키지는 소위 플립 칩(flip chip)이라 불리는 방식으로 칩(chip 또는 die)이 회로 기판에 직접 실장되며, 칩의 재배선된 회로 위에 형성된 솔더볼이 회로 기판의 전도성 패드에 접합된다. 이 때 전도성 패드에도 솔더볼이 형성되어 있어서 패키지의 솔더볼과 접합을 이루기도 한다.Among chip size packages, a type of solder balls formed after rerouting or redistribution of chip pads on a chip surface is called a wafer level chip scale package (WLCSP). The wafer level chip size package is a chip or die mounted directly on the circuit board in a manner called a flip chip, and solder balls formed on the chip's rerouted circuit are bonded to the conductive pad of the circuit board. . At this time, the solder pad is also formed in the conductive pad to form a junction with the solder ball of the package.

최근에는 반도체 칩과 패키지의 크기가 거의 차이가 없을 정도로 작은 각종 CSP(Chip Size Package) 기술이 등장하기 시작했으며, 이 기술은 반도체의 소형, 고속, 고집적화 추세에 힘입어 예상보다 훨씬 빠르게 확산되고 있다.In recent years, various chip size package (CSP) technologies, which are small enough to have a small difference in the size of a semiconductor chip and a package, have begun to emerge. .

이와 함께 칩을 절단하지 않은 웨이퍼(wafer) 상태에서 모든 조립 과정을 마치는 웨이퍼 레벨 패키지(wafer level package) 기술이 차세대 CSP 기술로 각광 받고 있다. 현재까지의 반도체 조립 공정은 웨이퍼를 각각의 칩으로 절단한 후 이루어지는 데 반해, 웨이퍼 레벨 패키지 기술은 여러 칩들이 붙어있는 웨이퍼 상태에서 다이 본딩(die bonding), 와이어 본딩(wire bonding), 몰딩(molding) 등의 일련의 조립 공정을 마친 후 이를 절단해 곧바로 완제품을 만든다.Along with this, wafer level package technology, which completes all assembly processes in a wafer state in which a chip is not cut, is in the spotlight as the next generation CSP technology. While semiconductor assembly processes to date have been performed after cutting a wafer into individual chips, wafer-level package technology uses die bonding, wire bonding, and molding in the state of a wafer where several chips are attached. After a series of assembly processes such as), it is cut and produced immediately.

따라서, 이 기술을 적용할 경우 현재 선보이고 있는 CSP 기술보다 전체적인 패키지 비용을 더욱 낮출 수 있다.As a result, the overall package cost can be lowered by applying this technology than the current CSP technology.

종래의 일반적인 반도체 소자 패키지는 칩의 실장 및 외부 연결을 위한 비아가 형성된 완성품의 서브스트레이트 상부에 칩을 실장하고, 상기 칩이 밀봉되도록 상기 서브스트레이트에 상기 칩을 덮는 몰딩부를 형성하여 제조된다.A conventional semiconductor device package is manufactured by mounting a chip on a substrate of a finished product having vias for mounting and external connection of a chip, and forming a molding part covering the chip on the substrate to seal the chip.

그러나, 이와 같은 경우 패키지 제조과정에서 서브스트레이트 자체의 수축에 의하여 서브스트레이트의 휨으로 인해 싱귤레이션 라인이 변화함으로써 싱귤레이션 공정에 불량이 발생되거나, 몰딩부의 경화 과정 중에 몰딩부를 형성하는 몰드 재료와 서브스트레이트의 열팽창계수 차이에 의한 수축 및 팽창에 의하여 서브스트레이트의 휨이 크게 발생하는 문제점이 있었다.However, in such a case, the singulation process is changed due to the bending of the substrate due to the shrinkage of the substrate itself in the manufacturing process of the package. There was a problem in that the warpage of the substrate was large due to the contraction and expansion caused by the difference in the coefficient of thermal expansion of the straight.

또한, 반도체 소자 패키지의 박막화 추세에 대응하여 서브스트레이트의 두께를 얇게할수록 서브스트레이트의 휨이 보다 크게 발생되고, 이에 따라 핸들링이 어려워 공정 수율이 감소되는 문제점이 있었다.In addition, as the thickness of the substrate becomes thinner in response to the trend of thinning of the semiconductor device package, the substrate is more warped, and thus, the handling is difficult, thereby reducing the process yield.

따라서, 본 발명은 상술한 종래 기술에서 제기되고 있는 상기 제반 단점과 문제점을 해결하기 위하여 창안된 것으로서, 본 발명의 목적은 패키지 공정시 기판의 휨을 방지하고, 패키지의 박막화를 구현할 수 있는 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법을 제공하는 데 있다.Accordingly, the present invention has been made to solve the above-mentioned disadvantages and problems raised in the above-described prior art, and an object of the present invention is to prevent warpage of a substrate during a package process and to realize a thin film of a package. The present invention provides a scale package and a method of manufacturing the same.

상기 목적을 달성하기 위한 본 발명의 일 형태에 의하면, 비아가 형성된 웨이퍼; 상기 웨이퍼의 하부에 실장되는 칩; 및 상기 웨이퍼의 측면을 둘러싸도록 상기 칩의 상면에 몰딩된 실링부;를 포함하는 웨이퍼 레벨 칩 스케일 패키지가 제공된다.According to one embodiment of the present invention for achieving the above object, a wafer on which a via is formed; A chip mounted below the wafer; And a sealing part molded on an upper surface of the chip so as to surround a side of the wafer.

상기 칩은 상기 비아에 솔더 범프를 통해 전기적으로 연결될 수 있다.The chip may be electrically connected to the via via solder bumps.

이때, 상기 솔더 범프는, 스터드 범프(stud bump)로 형성될 수 있다.In this case, the solder bumps may be formed as stud bumps.

상기 웨이퍼는 실리콘, 석영, 유리, 사파이어, LiTa03, LiNb03, GaN 중 어느 하나의 재질로 형성될 수 있다.The wafer may be formed of any one of silicon, quartz, glass, sapphire, LiTa03, LiNb03, and GaN.

상기 실링부는 에폭시와 같은 고분자 물질로 형성될 수 있다.The sealing part may be formed of a polymer material such as epoxy.

상기 칩은 표면 탄성파 필터(SAW Filter) 또는 이미지센서와 같이 플립칩 방식의 실장이 가능한 칩일 수 있다.The chip may be a chip that can be flip-chip mounted, such as a SAW filter or an image sensor.

한편, 상기한 목적을 달성하기 위한 본 발명의 다른 일 형태에 의하면, (a) 일단이 개구되고 타단이 폐쇄된 블라인드 비아를 웨이퍼에 형성하는 단계; (b) 상기 블라인드 비아의 타단이 개구되도록 상기 웨이퍼를 씨닝하는 단계; (c) 상기 웨이퍼에 칩을 실장하는 단계; 및 (d) 상기 칩과 상기 웨이퍼 사이의 공간이 밀봉되도록 실링부를 형성하는 단계;를 포함하는 웨이퍼 레벨 칩 스케일 패키지의 제조방법이 제공된다.On the other hand, according to another aspect of the present invention for achieving the above object, (a) forming a blind via on the wafer one end is opened and the other end is closed; (b) thinning the wafer such that the other end of the blind via is opened; (c) mounting a chip on the wafer; And (d) forming a sealing portion to seal the space between the chip and the wafer.

상기 (a) 단계는, 상기 웨이퍼의 일면에 비아홈을 형성하는 단계; 기 비아홈에 산화막층을 형성하는 단계; 및 기 비아홈에 메탈을 충전하는 단계를 포함하여 이루어질 수 있다.The step (a) may include forming a via groove on one surface of the wafer; Forming an oxide layer on the via groove; And filling metal into the via via groove.

여기서, 상기 비아홈은, 레이저, 에칭, 샌딩(sanding) 중 어느 하나의 공정에 의해 형성될 수 있다.Here, the via grooves may be formed by any one of laser, etching, and sanding.

또한, 상기 메탈은 구리와 같은 전도성이 높은 금속인 것이 바람직하다.In addition, the metal is preferably a highly conductive metal such as copper.

상기 (b) 단계는, 그라인딩(grinding), 래핑(lapping), 폴리싱(polishing), 에칭 중 어느 하나의 공정에 의해 수행될 수 있다.Step (b) may be performed by any one of grinding, lapping, polishing, and etching.

상기 (c) 단계에서, 상기 칩은 상기 웨이퍼에 형성된 비아 하단부에 솔더 범프를 통해 플립칩 방식으로 실장될 수 있다.In the step (c), the chip may be mounted in a flip chip method through solder bumps on the lower end of the via formed in the wafer.

상기 (d) 단계에서, 상기 실링부는 상기 웨이퍼의 측면을 둘러싸도록 상기 칩의 상면에 몰딩되어 형성되는 것이 바람직하다.In the step (d), the sealing portion is preferably formed by molding on the upper surface of the chip to surround the side of the wafer.

이때, 상기 실링부는, 라미네이션(lamination), 트랜스퍼 오버 몰드(transfer over mold), 스핀 몰드, 액상 몰드 중 어느 하나의 공정에 의해 형성될 수 있다.In this case, the sealing part may be formed by one of lamination, a transfer over mold, a spin mold, and a liquid mold.

한편, 상기한 목적을 달성하기 위한 본 발명의 또 다른 일 형태에 의하면, (a) 일단이 개구되고 타단이 폐쇄된 블라인드 비아를 웨이퍼에 형성하는 단계; (b) 상기 웨이퍼에 칩을 실장하는 단계; 및 (c) 상기 칩과 상기 웨이퍼 사이의 공간이 밀봉되도록 실링부를 형성하는 단계; 및 (d) 상기 블라인드 비아의 타단이 개구되도록 상기 웨이퍼를 씨닝하는 단계;를 포함하는 웨이퍼 레벨 칩 스케일 패키지의 제조방법이 제공된다.On the other hand, according to another aspect of the present invention for achieving the above object, (a) forming a blind via on the wafer one end is opened and the other end is closed; (b) mounting a chip on the wafer; And (c) forming a sealing portion to seal the space between the chip and the wafer; And (d) thinning the wafer so that the other end of the blind via is opened.

상기 (a) 단계는, 상기 웨이퍼의 일면에 비아홈을 형성하는 단계; 상기 비아홈에 산화막층을 형성하는 단계; 및 상기 비아홈에 메탈을 충전하는 단계를 포함하여 이루어질 수 있다.The step (a) may include forming a via groove on one surface of the wafer; Forming an oxide layer in the via groove; And filling a metal into the via groove.

여기서, 상기 비아홈은, 레이저, 에칭, 샌딩(sanding) 중 어느 하나의 공정에 의해 형성될 수 있다.Here, the via grooves may be formed by any one of laser, etching, and sanding.

또한, 상기 메탈은 구리와 같은 전도성이 높은 금속인 것이 바람직하다.In addition, the metal is preferably a highly conductive metal such as copper.

상기 (b) 단계에서, 상기 칩은 상기 웨이퍼에 형성된 비아 상단부에 솔더 범프를 통해 플립칩 방식으로 실장될 수 있다.In the step (b), the chip may be mounted in a flip chip method through a solder bump on the upper end of the via formed in the wafer.

상기 (c) 단계에서, 상기 실링부는 상기 칩을 둘러싸도록 상기 웨이퍼의 상면에 형성되는 것이 바람직하다.In the step (c), the sealing portion is preferably formed on the upper surface of the wafer to surround the chip.

이때, 상기 실링부는, 라미네이션(lamination), 트랜스퍼 오버 몰드(transfer over mold), 스핀 몰드, 액상 몰드 중 어느 하나의 공정에 의해 형성될 수 있다.In this case, the sealing part may be formed by one of lamination, a transfer over mold, a spin mold, and a liquid mold.

상기 (d) 단계는, 그라인딩(grinding), 래핑(lapping), 폴리싱(polishing), 에칭 중 어느 하나의 공정에 의해 수행될 수 있다.Step (d) may be performed by any one of grinding, lapping, polishing, and etching.

본 발명에 따른 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법에 의하면, 웨이퍼에 칩을 실장하고 실링부를 형성한 후에 웨이퍼를 씨닝하거나, 최소한의 실링부로 패키지를 제조할 수 있어 웨이퍼의 휨을 방지하고 공정을 단순화하여 생산성을 향상할 수 있는 이점이 있다.According to the wafer-level chip scale package and the manufacturing method thereof according to the present invention, after mounting the chip on the wafer and forming the sealing portion, the wafer can be thinned or the package can be manufactured with the minimum sealing portion to prevent warpage of the wafer and simplify the process. There is an advantage to improve the productivity.

본 발명에 따른 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법에 의하면, 웨이퍼에 블라인드 비아를 형성한 후 웨이퍼를 씨닝하기 때문에 패키지의 박막화를 구현할 수 있는 이점이 있다.According to the wafer level chip scale package and the manufacturing method thereof according to the present invention, since the wafer is thinned after forming blind vias on the wafer, there is an advantage in that the package can be thinned.

이하, 본 발명에 따른 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법에 대한 실시예들이 첨부된 도면을 참조하여 보다 상세하게 설명된다.Hereinafter, embodiments of a wafer level chip scale package and a method of manufacturing the same according to the present invention will be described in more detail with reference to the accompanying drawings.

웨이퍼 레벨 칩 스케일 패키지의 제1 First of wafer level chip scale package 실시예Example

먼저, 도 1 내지 도 8을 참조하여 본 발명의 제1 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지에 대하여 상세하게 설명한다.First, a wafer level chip scale package according to a first embodiment of the present invention will be described in detail with reference to FIGS. 1 to 8.

도 1은 본 발명의 제1 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지를 개략적으로 나타낸 단면도이며, 도 2 내지 도 8은 본 발명의 제1 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 제조방법을 순차적으로 설명하기 위한 공정 단면도들이다.1 is a cross-sectional view schematically illustrating a wafer level chip scale package according to a first embodiment of the present invention, and FIGS. 2 to 8 sequentially illustrate a method of manufacturing a wafer level chip scale package according to a first embodiment of the present invention. Process sectional drawing for demonstrating.

도 1에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지는, 크게 비아(12)가 형성된 웨이퍼(11)와, 상기 웨이퍼(11)의 상부에 실장되는 칩(13)과, 상기 칩(13)을 밀봉하기 위하여 상기 웨이퍼(11)의 상부에 구비되는 실링부(14)를 포함하여 구성된다.As shown in FIG. 1, the wafer level chip scale package according to the first embodiment of the present invention includes a wafer 11 having a large via 12 and a chip 13 mounted on an upper portion of the wafer 11. ) And a sealing portion 14 provided on the wafer 11 to seal the chip 13.

여기서, 상기 칩(13)은 표면 탄성파 필터(SAW Filter) 또는 이미지센서와 같이 플립칩 방식의 실장이 가능한 칩일 수 있으며, 상기 비아(12)의 상단부에 솔더 범프(13a)를 통해 전기적으로 연결될 수 있다.Here, the chip 13 may be a chip that can be flip-chip mounted, such as a SAW filter or an image sensor, and may be electrically connected to an upper end of the via 12 through a solder bump 13a. have.

이때, 상기 솔더 범프(13a)는 스터드 범프(stud bump)로 형성되는 것이 바람직하다.In this case, the solder bump 13a is preferably formed of a stud bump.

그리고, 상기 웨이퍼(11)는 실리콘, 석영, 유리, 사파이어, LiTa03, LiNb03, GaN 중 어느 하나의 재질로 형성될 수 있으며, 이에 따라 패키지 제조시 발생되는 휘어짐을 최소화할 수 있고 솔더 범프(13a)측에 발생되는 응력을 최소화할 수 있다.In addition, the wafer 11 may be formed of any one material of silicon, quartz, glass, sapphire, LiTa03, LiNb03, and GaN, thereby minimizing warpage generated during package manufacturing and solder bumps 13a. The stress generated on the side can be minimized.

한편, 상기 실링부(14)는 에폭시와 같은 고분자 물질로 형성될 수 있다.Meanwhile, the sealing part 14 may be formed of a polymer material such as epoxy.

다음으로, 본 발명의 제1 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 제조방법에 대하여 상세하게 설명한다.Next, a method of manufacturing a wafer level chip scale package according to the first embodiment of the present invention will be described in detail.

우선, 도 2에 도시된 바와 같이, 웨이퍼(11)를 준비한다.First, as shown in FIG. 2, the wafer 11 is prepared.

그리고, 도 3에 도시된 바와 같이, 상기 웨이퍼(11)의 상면에 상단이 개구되고 하단이 폐쇄된 비아홈(12a)을 형성한다.As shown in FIG. 3, a via groove 12a having an upper end opened and a lower end closed is formed on an upper surface of the wafer 11.

이때, 상기 비아홈(12a)은, 레이저, 에칭, 샌딩(sanding) 중 어느 하나의 공정에 의해 형성되는 것이 바람직하다.In this case, the via groove 12a is preferably formed by any one of laser, etching, and sanding.

다음, 도 4에 도시된 바와 같이, 상기 비아홈(12a)에 절연막으로서 산화막층(12b)을 형성한다.Next, as shown in FIG. 4, an oxide film layer 12b is formed in the via groove 12a as an insulating film.

그리고, 도 5에 도시된 바와 같이, 상기 비아홈(12a)의 내부에 메탈(12c)을 충전(filling up)하여 블라인드 비아(12)를 형성한다.As shown in FIG. 5, the blind via 12 is formed by filling up the metal 12c into the via groove 12a.

이때, 상기 메탈(12c)은 구리와 같이 전도성이 높은 금속인 것이 바람직하다.In this case, the metal 12c is preferably a high conductivity metal such as copper.

다음, 도 6에 도시된 바와 같이, 상기 웨이퍼(11)의 상부에 칩(13)을 실장한다.Next, as shown in FIG. 6, the chip 13 is mounted on the wafer 11.

이때, 상기 칩(13)은 상기 웨이퍼(11)에 형성된 블라인드 비아(12)의 상단부에 솔더 범프(13a)를 통해 플립칩 방식으로 실장될 수 있다.In this case, the chip 13 may be mounted in a flip chip method through the solder bumps 13a on the upper end of the blind via 12 formed in the wafer 11.

그리고, 도 7에 도시된 바와 같이, 상기 칩(13)과 상기 웨이퍼(11) 사이의 공간이 밀봉되도록 실링부(14)를 형성한다.As shown in FIG. 7, the sealing unit 14 is formed to seal the space between the chip 13 and the wafer 11.

이때, 상기 실링부(14)는 상기 칩(13)을 둘러싸도록 상기 웨이퍼(11)의 상면에 형성되고, 라미네이션(lamination), 트랜스퍼 오버 몰드(transfer over mold), 스핀 몰드, 액상 몰드 중 어느 하나의 공정에 의해 형성될 수 있다.In this case, the sealing part 14 is formed on the upper surface of the wafer 11 so as to surround the chip 13, and any one of lamination, transfer over mold, spin mold, and liquid mold It can be formed by the process of.

다음, 도 8에 도시된 바와 같이, 상기 블라인드 비아(12)의 하단이 오픈되도 록 상기 웨이퍼(11)를 씨닝한다.Next, as shown in FIG. 8, the wafer 11 is thinned so that the lower end of the blind via 12 is open.

이때, 상기 웨이퍼(11)의 씨닝은, 그라인딩(grinding), 래핑(lapping), 폴리싱(polishing), 에칭 중 어느 하나의 공정에 의해 수행될 수 있다.In this case, thinning of the wafer 11 may be performed by any one of grinding, lapping, polishing, and etching processes.

한편, 본 발명의 제1 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지는, 웨이퍼 레벨 공정과 칩 스케일 패키지 공정을 함께 사용함으로써 패키지 공정을 최적화하고 이에 따라 제조비용을 절감할 수 있다.Meanwhile, in the wafer level chip scale package according to the first embodiment of the present invention, the wafer level process and the chip scale package process are used together, thereby optimizing the package process and thus reducing the manufacturing cost.

또한, 본 발명의 제1 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지는, 실링부(14) 경화시 휨을 방지할 수 있는 두께의 웨이퍼(11) 상태에서 칩(13)을 실장하고, 실링부(14)를 형성하며, 상기 실링부(14)가 경화된 후에 웨이퍼(11)의 씨닝을 수행함으로써 웨이퍼(11)의 휨을 최소화할 수 있으며, 박막화를 구현할 수 있다.In addition, in the wafer level chip scale package according to the first embodiment of the present invention, the chip 13 is mounted in the state of a wafer 11 having a thickness capable of preventing warping during curing of the sealing portion 14, and the sealing portion 14 ), Thinning of the wafer 11 can be minimized by thinning the wafer 11 after the sealing portion 14 is cured.

웨이퍼 레벨 칩 스케일 패키지의 제2 Second of wafer level chip scale package 실시예Example

다음으로, 도 9 내지 도 16을 참조하여 본 발명의 제2 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지에 대하여 상세하게 설명한다.Next, a wafer level chip scale package according to a second embodiment of the present invention will be described in detail with reference to FIGS. 9 to 16.

도 9는 본 발명의 제2 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지를 개략적으로 나타낸 단면도이며, 도 10 내지 도 16은 본 발명의 제2 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 제조방법을 순차적으로 설명하기 위한 공정 단면도들이다.9 is a cross-sectional view schematically illustrating a wafer level chip scale package according to a second embodiment of the present invention, and FIGS. 10 to 16 sequentially illustrate a method of manufacturing a wafer level chip scale package according to a second embodiment of the present invention. Process sectional drawing for demonstrating.

도 9에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지는, 비아(22)가 형성된 웨이퍼(21)와, 상기 웨이퍼(21)의 하부에 실장 되는 칩(23)과, 상기 웨이퍼(21)의 측면을 둘러싸도록 상기 칩(23)의 상면에 몰딩된 실링부(24)를 포함하여 구성된다.As shown in FIG. 9, the wafer level chip scale package according to the second embodiment of the present invention includes a wafer 21 having vias 22 formed thereon and a chip 23 mounted below the wafer 21. And a sealing portion 24 molded on the upper surface of the chip 23 so as to surround the side surface of the wafer 21.

여기서, 상기 칩(23)은 상기 비아(22)에 솔더 범프(23a)를 통해 전기적으로 연결될 수 있으며, 탄성파 필터(SAW Filter) 또는 이미지센서와 같이 플립칩 방식의 실장이 가능한 칩일 수 있다.Here, the chip 23 may be electrically connected to the via 22 through the solder bumps 23a, and may be a chip that can be flip-chip mounted, such as a SAW filter or an image sensor.

이때, 상기 솔더 범프(23a)는, 스터드 범프(stud bump)로 형성될 수 있다.In this case, the solder bumps 23a may be formed as stud bumps.

그리고, 상기 웨이퍼(21)는 실리콘, 석영, 유리, 사파이어, LiTa03, LiNb03, GaN 중 어느 하나의 재질로 형성될 수 있으며, 이에 따라 패키지 제조시 발생되는 휘어짐을 최소화할 수 있고 솔더 범프(23a)측에 발생되는 응력을 최소화할 수 있다.In addition, the wafer 21 may be formed of any one material of silicon, quartz, glass, sapphire, LiTa03, LiNb03, and GaN, thereby minimizing warpage generated during package manufacturing and solder bumps 23a. The stress generated on the side can be minimized.

한편, 상기 실링부(24)는 에폭시와 같은 고분자 물질로 형성될 수 있다.Meanwhile, the sealing part 24 may be formed of a polymer material such as epoxy.

다음으로, 본 발명의 제2 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 제조방법에 대하여 상세하게 설명한다.Next, a method of manufacturing a wafer level chip scale package according to a second embodiment of the present invention will be described in detail.

우선, 도 10에 도시된 바와 같이, 웨이퍼(21)를 준비한다.First, as shown in FIG. 10, the wafer 21 is prepared.

그리고, 도 11에 도시된 바와 같이, 상기 웨이퍼(21)의 상면에 상단이 개구되고 하단이 폐쇄된 비아홈(22a)을 형성한다.As shown in FIG. 11, a via groove 22a having an upper end opened and a lower end closed is formed on an upper surface of the wafer 21.

이때, 상기 비아홈(22a)은, 레이저, 에칭, 샌딩(sanding) 중 어느 하나의 공정에 의해 형성되는 것이 바람직하다.At this time, the via groove 22a is preferably formed by any one of laser, etching, and sanding.

다음, 도 12에 도시된 바와 같이, 상기 비아홈(22a)에 절연막으로서 산화막 층(22b)을 형성한다.Next, as shown in FIG. 12, an oxide film layer 22b is formed in the via groove 22a as an insulating film.

그리고, 도 13에 도시된 바와 같이, 상기 비아홈(22a)의 내부에 메탈(22c)을 충전(filling up)하여 블라인드 비아(22)를 형성한다.As shown in FIG. 13, the blind via 22 is formed by filling up the metal 22c in the via groove 22a.

이때, 상기 메탈(22c)은 구리와 같이 전도성이 높은 금속인 것이 바람직하다.In this case, the metal 22c is preferably a metal having high conductivity such as copper.

다음, 도 14에 도시된 바와 같이, 상기 블라인드 비아(22)의 하단이 개구되도록 상기 웨이퍼(21)를 씨닝한다.Next, as shown in FIG. 14, the wafer 21 is thinned so that the lower end of the blind via 22 is opened.

이때, 상기 웨이퍼(21)의 씨닝은 그라인딩(grinding), 래핑(lapping), 폴리싱(polishing), 에칭 중 어느 하나의 공정에 의해 수행될 수 있다.In this case, thinning of the wafer 21 may be performed by any one of grinding, lapping, polishing, and etching processes.

그리고, 상기 씨닝된 웨이퍼(21)를 다이싱하여 단위 형태의 웨이퍼로 분할한다.Then, the thinned wafer 21 is diced and divided into wafers in a unit form.

다음, 도 15에 도시된 바와 같이, 상기 분할된 웨이퍼(21)의 하부에 칩(23)을 실장한다.Next, as shown in FIG. 15, the chip 23 is mounted on the lower portion of the divided wafer 21.

이때, 상기 칩(23)은 상기 웨이퍼(21)에 형성된 비아(22) 하단부에 솔더 범프(23a)를 통해 플립칩 방식으로 실장될 수 있다.In this case, the chip 23 may be mounted in a flip chip method through the solder bumps 23a at the lower end of the vias 22 formed in the wafer 21.

그리고, 도 16에 도시된 바와 같이, 상기 칩(23)과 상기 웨이퍼(21) 사이의 공간이 밀봉되도록 실링부(24)를 형성한다.As shown in FIG. 16, the sealing part 24 is formed to seal the space between the chip 23 and the wafer 21.

이때, 상기 실링부(24)는 상기 웨이퍼(21)의 측면을 둘러싸도록 상기 칩(23)의 상면에 몰딩되어 형성되는 것이 바람직하다.In this case, the sealing portion 24 is preferably formed by molding on the upper surface of the chip 23 to surround the side of the wafer 21.

또한, 상기 실링부(24)는 라미네이션(lamination), 트랜스퍼 오버 몰 드(transfer over mold), 스핀 몰드, 액상 몰드 중 어느 하나의 공정에 의해 형성될 수 있다.In addition, the sealing part 24 may be formed by any one of a lamination, a transfer over mold, a spin mold, and a liquid mold.

한편, 본 발명의 제2 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지는, 웨이퍼 레벨 공정과 칩 스케일 패키지 공정을 함께 사용함으로써 패키지 공정을 최적화하고 이에 따라 제조비용을 절감할 수 있다.Meanwhile, in the wafer level chip scale package according to the second embodiment of the present invention, the wafer level process and the chip scale package process are used together, thereby optimizing the package process and thus reducing the manufacturing cost.

그리고, 본 발명의 제2 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지는, 씨닝된 웨이퍼(21)의 하부에 칩(23)을 실장함으로써 실링부(24)가 웨이퍼(21)의 측면을 둘러싸도록 칩(23)의 상면에 형성되기 때문에, 최소한의 실링부(24)로 패키징 가능하여 웨이퍼(21)의 휨을 최소화할 수 있다.In the wafer level chip scale package according to the second embodiment of the present invention, the chip 23 is mounted under the thinned wafer 21 so that the sealing portion 24 surrounds the side surface of the wafer 21. Since it is formed in the upper surface of 23, it can be packaged with the minimum sealing part 24, and the curvature of the wafer 21 can be minimized.

또한, 본 발명의 제2 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지는, 씨닝하고 분할된 웨이퍼(21)를 적용하여 패키지의 박막화를 구현할 수 있다.In addition, in the wafer level chip scale package according to the second embodiment of the present invention, thinning of the package may be realized by applying the thinned and divided wafer 21.

이상에서 설명한 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능할 것이나, 이러한 치환, 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.Preferred embodiments of the present invention described above are disclosed for the purpose of illustration, and various substitutions, modifications, and changes within the scope without departing from the spirit of the present invention for those skilled in the art to which the present invention pertains. It will be possible, but such substitutions, changes and the like should be regarded as belonging to the following claims.

도 1은 본 발명의 제1 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지를 개략적으로 나타낸 단면도.1 is a schematic cross-sectional view of a wafer level chip scale package according to a first embodiment of the present invention;

도 2 내지 도 8은 본 발명의 제1 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 제조방법을 순차적으로 설명하기 위한 공정 단면도들.2 to 8 are cross-sectional views sequentially illustrating a method of manufacturing a wafer level chip scale package according to a first embodiment of the present invention.

도 9는 본 발명의 제2 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지를 개략적으로 나타낸 단면도.9 is a schematic cross-sectional view of a wafer level chip scale package according to a second embodiment of the present invention.

도 10 내지 도 16은 본 발명의 제2 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 제조방법을 순차적으로 설명하기 위한 공정 단면도들.10 to 16 are process cross-sectional views sequentially illustrating a method of manufacturing a wafer level chip scale package according to a second embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

11,21: 웨이퍼 12,22: 비아11,21 wafer 12,22 via

13,23: 칩 14,24: 실링부13,23: chip 14,24: sealing part

Claims (22)

비아가 형성된 웨이퍼;A wafer on which vias are formed; 상기 웨이퍼의 하부에 플립칩 방식으로 실장되는 칩; 및A chip mounted on the bottom of the wafer by a flip chip method; And 상기 웨이퍼의 측면을 둘러싸도록 상기 칩의 상면에 몰딩된 실링부;A sealing part molded on an upper surface of the chip to surround a side of the wafer; 를 포함하는 웨이퍼 레벨 칩 스케일 패키지.Wafer level chip scale package comprising a. 제1항에 있어서,The method of claim 1, 상기 칩은 상기 비아에 솔더 범프를 통해 전기적으로 연결되는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.The chip is electrically connected to the via via solder bumps. 제2항에 있어서,The method of claim 2, 상기 솔더 범프는, 스터드 범프(stud bump)인 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.And the solder bumps are stud bumps. 제1항에 있어서,The method of claim 1, 상기 웨이퍼는 실리콘, 석영, 유리, 사파이어, LiTa03, LiNb03, GaN 중 어느 하나의 재질로 형성되는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.The wafer is a wafer level chip scale package, characterized in that formed of any one of silicon, quartz, glass, sapphire, LiTa03, LiNb03, GaN. 제1항에 있어서,The method of claim 1, 상기 실링부는 에폭시와 같은 고분자 물질로 형성되는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.Wafer-level chip scale package, characterized in that the sealing portion is formed of a polymer material such as epoxy. 제1항에 있어서,The method of claim 1, 상기 칩은 표면 탄성파 필터(SAW Filter) 또는 이미지센서의 칩인 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.The chip is a wafer level chip scale package, characterized in that the chip of the SAW filter or image sensor. (a) 일단이 개구되고 타단이 폐쇄된 블라인드 비아를 웨이퍼에 형성하는 단계;(a) forming blind vias on the wafer with one end open and the other end closed; (b) 상기 블라인드 비아의 타단이 개구되도록 상기 웨이퍼를 씨닝하는 단계;(b) thinning the wafer such that the other end of the blind via is opened; (c) 상기 웨이퍼에 칩을 실장하는 단계; 및(c) mounting a chip on the wafer; And (d) 상기 칩과 상기 웨이퍼 사이의 공간이 밀봉되도록 상기 웨이퍼의 측면을 둘러싸며 상기 칩의 상면에 몰딩되는 실링부를 형성하는 단계;(d) forming a sealing part formed on an upper surface of the chip and surrounding a side surface of the wafer to seal a space between the chip and the wafer; 를 포함하는 웨이퍼 레벨 칩 스케일 패키지의 제조방법.Method of manufacturing a wafer level chip scale package comprising a. 제1항에 있어서,The method of claim 1, 상기 (a) 단계는,In step (a), 상기 웨이퍼의 일면에 비아홈을 형성하는 단계;Forming via grooves on one surface of the wafer; 상기 비아홈에 산화막층을 형성하는 단계; 및Forming an oxide layer in the via groove; And 상기 비아홈에 메탈을 충전하는 단계를 포함하여 이루어지는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조방법.And filling metal into the via grooves. 제8항에 있어서,The method of claim 8, 상기 비아홈은, 레이저, 에칭, 샌딩(sanding) 중 어느 하나의 공정에 의해 형성되는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조방법.The via groove may be formed by any one of laser, etching, and sanding. 제8항에 있어서,The method of claim 8, 상기 메탈은 구리와 같은 전도성이 높은 금속인 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조방법.The metal is a method of manufacturing a wafer level chip scale package, characterized in that the high conductivity metal, such as copper. 제7항에 있어서,The method of claim 7, wherein 상기 (b) 단계는, 그라인딩(grinding), 래핑(lapping), 폴리싱(polishing), 에칭 중 어느 하나의 공정에 의해 수행되는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조방법.The step (b) is a manufacturing method of a wafer level chip scale package, characterized in that carried out by any one of grinding, lapping, polishing, etching process. 제7항에 있어서,The method of claim 7, wherein 상기 (c) 단계에서, 상기 칩은 상기 웨이퍼에 형성된 비아 하단부에 솔더 범프를 통해 플립칩 방식으로 실장되는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조방법.In the step (c), the chip is a wafer level chip scale package manufacturing method, characterized in that the chip is mounted on the lower end of the via via a solder bump via a bump bump. 삭제delete 제7항에 있어서,The method of claim 7, wherein 상기 (d) 단계에서, 상기 실링부는, 라미네이션(lamination), 트랜스퍼 오버 몰드(transfer over mold), 스핀 몰드, 액상 몰드 중 어느 하나의 공정에 의해 형성되는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조방법.In the step (d), the sealing portion is formed by any one of lamination, transfer over mold, spin mold, liquid mold manufacturing of wafer level chip scale package Way. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
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