KR20210133898A - Semiconductor package and manufacturing method thereof - Google Patents

Semiconductor package and manufacturing method thereof Download PDF

Info

Publication number
KR20210133898A
KR20210133898A KR1020210056053A KR20210056053A KR20210133898A KR 20210133898 A KR20210133898 A KR 20210133898A KR 1020210056053 A KR1020210056053 A KR 1020210056053A KR 20210056053 A KR20210056053 A KR 20210056053A KR 20210133898 A KR20210133898 A KR 20210133898A
Authority
KR
South Korea
Prior art keywords
semiconductor package
manufacturing
carrier
external connection
connection terminal
Prior art date
Application number
KR1020210056053A
Other languages
Korean (ko)
Other versions
KR102635853B1 (en
Inventor
박윤묵
신영일
김영호
Original Assignee
주식회사 네패스라웨
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 네패스라웨 filed Critical 주식회사 네패스라웨
Publication of KR20210133898A publication Critical patent/KR20210133898A/en
Application granted granted Critical
Publication of KR102635853B1 publication Critical patent/KR102635853B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

A method of manufacturing a semiconductor package is disclosed. A method of manufacturing a semiconductor package according to an exemplary embodiment of the present invention comprises: a reconfiguring step of reconfiguring a plurality of dies on a carrier; a molding step of molding the reconfigured plurality of dies; a reinforcing film forming step of disposing a reinforcing film on the lower surface of the carrier; a redistribution step of exposing pads of the plurality of dies and performing redistribution over the pads to form a redistribution layer and an external connection terminal; a protective coating forming step of forming a protective coating to protect the external connection terminal; and a grinding step for making thin the semiconductor package on which the protective coating is formed.

Description

반도체 패키지 및 이의 제조방법{SEMICONDUCTOR PACKAGE AND MANUFACTURING METHOD THEREOF}Semiconductor package and manufacturing method thereof

본 발명은 반도체 패키지 제조 방법에 관한 것으로, 더욱 상세하게는, 패널 레밸 패키지 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor package, and more particularly, to a method for manufacturing a panel level package.

반도체 총원가가 상승하고 있고, 전공정의 원가를 낮추는 데는 한계에 도달했기 때문에 후공정인 패키징에서 원가를 낮춰야할 필요성이 커지고 있다. 또한, 각종 모바일 기기의 고성능화 등으로 인해 반도체에 요구되는 입출력(I/O) 단자의 수도 증가하고 있다.Since the total cost of semiconductors is rising and the limit to lowering the cost of the front process has been reached, there is a growing need to lower the cost in the packaging, the post process. In addition, the number of input/output (I/O) terminals required for semiconductors is increasing due to the high performance of various mobile devices.

이와 같은 상황 속에서 웨이퍼 레벨에서 반도체 패키지 공정을 수행하고, 반도체 패키지 공정을 거친 웨이퍼 레벨의 반도체 패키지를 개별 단위로 분리하는 웨이퍼 레벨 패키지(Wafer Level Package) 기술이 주목받고 있다. 팬-아웃 웨이퍼 레벨 패키지(Fan-Out Wafer Level Package, FOWLP) 또는 팬아웃-패널 레벨 패키지(Fan-Out Panel wafer Level Package, FOPLP)는 칩을 PCB가 아닌 웨이퍼에 직접 실장하는 기술이다. FOWLP, FOPLP에 의할 경우 PCB를 사용하지 않는 만큼 반도체 패키지의 제조 원가를 낮출 수 있고, 반도체 패키지의 소형화, 방열 기능 향상, 소비 전력 감소, 주파수 대역 향상 등이 가능하다.Under such circumstances, a wafer level package technology that performs a semiconductor package process at a wafer level and separates a wafer level semiconductor package that has undergone the semiconductor package process into individual units is attracting attention. Fan-Out Wafer Level Package (FOWLP) or Fan-Out Panel Wafer Level Package (FOPLP) is a technology that directly mounts a chip on a wafer rather than a PCB. According to FOWLP and FOPLP, the manufacturing cost of the semiconductor package can be lowered as it does not use a PCB, and it is possible to miniaturize the semiconductor package, improve the heat dissipation function, reduce power consumption, and improve the frequency band.

FOWLP 또는 FOPLP는 개개의 다이(Die)들을 캐리어(carrier) 상에 웨이퍼 또는 패널 형태로 재구성하여 몰딩한 뒤, 팬 아웃(Fan-Out) 형식의 재배선(RDL) 공정 및 범핑(bumping) 공정 등을 통해 패키지로 구현한다.In FOWLP or FOPLP, individual dies are reconfigured in a wafer or panel form on a carrier and molded, followed by a fan-out-type redistribution (RDL) process and bumping process, etc. implemented as a package.

그러나, 종래 FOWLP 또는 FO-PLP는 캐리어 상에 웨이퍼 또는 패널 형태로 재구성된 상태의 패키지에 대한 쏘잉 공정 중 구조적으로 안정성을 확보하기 어려운 문제점이 있어, 이를 해결하기 위한 기술의 개발이 요구되고 있다.However, the conventional FOWLP or FO-PLP has a problem in that it is difficult to secure structural stability during a sawing process for a package in the form of a wafer or a panel reconfigured on a carrier, and development of a technique for solving this problem is required.

본 발명은 전술한 종래기술의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 종래 웨이퍼 레벨 패키지 또는 패널 레벨 패키지 기술에 비하여 구조적으로 안정성을 확보할 수 있으면서도 공정 효율을 향상시킬 수 있는 반도체 패키지 제조 방법을 제공하는 것이다.The present invention is to solve the problems of the prior art described above, and an object of the present invention is a method of manufacturing a semiconductor package capable of improving process efficiency while securing structural stability compared to the conventional wafer level package or panel level package technology. is to provide

상기한 과제를 해결하기 위하여, 본 발명의 일 형태에 따르면, 캐리어 상에 복수의 다이를 재구성하여 배치하는 재구성 단계; 상기 캐리어 상에 재구성된 복수의 다이들을 몰딩하는 몰딩 단계; 상기 캐리상에 몰딩된 다이들의 패드를 노출시키고, 상기 패드 위로 재배선을 진행하여 재배선 층, 절연패턴 및 외부 접속 단자를 형성하는 재배선 단계; 상기 재배선 단계에서 형성된 상기 외부 접속 단자를 보호하기 위한 보호 코팅을 상기 외부 접속 단자의 상측에 형성하여 상기 외부 접속 단자 및 절연패턴을 상측에서 덮도록 형성하는 보호 코팅 형성단계; 및 상기 보호 코팅이 형성된 몰딩체를 박형화 하기 위한 그라인딩 단계;를 포함하는, 반도체 패키지 제조방법이 제공된다.In order to solve the above problems, according to an aspect of the present invention, a reconfiguration step of reconfiguring and disposing a plurality of dies on a carrier; a molding step of molding a plurality of reconstructed dies on the carrier; a redistribution step of exposing the pads of the dies molded on the carry and performing redistribution on the pads to form a redistribution layer, an insulating pattern, and an external connection terminal; a protective coating forming step of forming a protective coating for protecting the external connection terminal formed in the rewiring step on an upper side of the external connection terminal to cover the external connection terminal and the insulating pattern from the upper side; and a grinding step for thinning the molded body on which the protective coating is formed.

상기 몰딩 단계 후에, 상기 캐리어의 하면에 강화 필름을 배치하는 강화 필름 형성 단계; 를 더 포함할 수 있다.After the molding step, a reinforcing film forming step of disposing a reinforcing film on the lower surface of the carrier; may further include.

상기 캐리어는 사각 형태의 유리기판일 수 있다. The carrier may be a rectangular glass substrate.

상기 강화 필름은 스크라이브 라인이 형성될 수 있다.The reinforcement film may be formed with a scribe line.

상기 보호 코팅 형성단계는, 액체 상태의 소재를 도포한 뒤 이를 경화시키는 단계일 수 있다.The step of forming the protective coating may be a step of curing the material after applying the material in a liquid state.

본 발명의 일 실시예에 따르면, 웨이퍼(다이)에 대한 박형화 공정(그라인딩)을 솔더 범프 형성 후에 진행됨으로써, 반도체 패키지 제조 공정 중 핸들링이 용이하여 공정효율을 도모할 수 있으며, 또한 공정 중 반도체 패키지를 보다 견고한 상태로 유지할 수 있다.According to an embodiment of the present invention, since the thinning process (grinding) of the wafer (die) is performed after the solder bumps are formed, handling during the semiconductor package manufacturing process is easy to promote process efficiency, and the semiconductor package during the process can be maintained in a more robust state.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법의 진행 중 복수의 다이가 캐리어 상에 재배치되기 전의 상태를 나타낸 도면이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법 중 캐리어 상에 다이가 재배치되고, 몰딩이 이루어진 상태를 나타낸 도면이다.
도 3은 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법의 진행 중 재배선 단계에서 재배선이 이루어진 모습을 나타낸 도면이다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법의 진행 중 외부 접속 단자 형성 후에 외부단자를 보호하기 위한 보호 코팅(Protection coating)이 이루어진 모습을 나타낸 도면이다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법의 진행 중 그라인딩 공정 후의 반도체 패키지의 상태를 나타낸 도면이다.1 is a view showing a state before a plurality of dies are rearranged on a carrier during the process of manufacturing a semiconductor package according to an embodiment of the present invention.
2 is a view illustrating a state in which a die is rearranged on a carrier and molding is performed in a method of manufacturing a semiconductor package according to an embodiment of the present invention.
3 is a diagram illustrating a state in which redistribution is performed in a redistribution step of a semiconductor package manufacturing method according to an embodiment of the present invention.
FIG. 4 is a view showing a state in which a protection coating is applied to protect an external terminal after an external connection terminal is formed during a semiconductor package manufacturing method according to an embodiment of the present invention.
5 is a view illustrating a state of a semiconductor package after a grinding process during a semiconductor package manufacturing method according to an embodiment of the present invention.

이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 본 발명을 명확하게 설명하기 위해서 도면에서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조부호를 붙였다.Hereinafter, with reference to the accompanying drawings, the embodiments of the present invention will be described in detail so that those of ordinary skill in the art to which the present invention pertains can easily implement them. The present invention may be embodied in many different forms and is not limited to the embodiments described herein. In order to clearly explain the present invention, parts irrelevant to the description are omitted from the drawings, and the same reference numerals are assigned to the same or similar components throughout the specification.

본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것이 존재함을 설명하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.In the present specification, terms such as "comprise" or "have" are intended to describe the existence of features, numbers, steps, operations, components, parts, or combinations thereof described in the specification, but one or more other features It should be understood that this does not preclude the possibility of addition or existence of numbers, steps, operations, components, parts, or combinations thereof.

본 명세서에서, 도면에 도시된 구성 요소들과의 상관 관계를 설명하기 위해 공간적으로 상대적인 용어인 "전방", "후방", "상부" 또는 "하부" 등이 사용될 수 있다. 이들은 도면 상 도시된 것을 기준으로 정하여진 상대적인 용어들로서 배향에 따라 위치 관계는 반대로 해석될 수도 있다.In this specification, spatially relative terms "front", "rear", "upper" or "lower" may be used to describe a correlation with the components shown in the drawings. These are relative terms determined based on what is shown in the drawings, and the positional relationship may be conversely interpreted according to the orientation.

어떤 구성 요소가 다른 구성 요소의 "전방", "후방", "상부" 또는 "하부"에 있다는 것은 특별한 사정이 없는 한 다른 구성 요소와 바로 접하여 "전방", "후방", "상부" 또는 "하부"에 배치되는 것뿐만 아니라 그 중간에 또 다른 구성 요소가 배치되는 경우도 포함한다. 또한, 어떤 구성 요소가 다른 구성 요소와 "연결"되어 있다는 것은 특별한 사정이 없는 한 서로 직접 연결되는 것뿐만 아니라 간접적으로 서로 연결되는 경우도 포함한다.The presence of a component "in front", "behind", "above" or "below" of another component means that, unless otherwise specified, it is directly in contact with another component, such as "front", "rear", "above" or "below". It includes not only being disposed at the “lower side” but also cases in which another component is disposed in the middle. In addition, that a component is "connected" with another component includes not only direct connection to each other, but also indirect connection to each other, unless otherwise specified.

본 발명의 일 실시예에 따른 반도체 패키지 제조 방법은, 캐리어 상에 복수의 다이를 재구성하는 재구성 단계; 상기 재구성된 복수의 다이들을 몰딩하는 몰딩 단계; 상기 캐리어의 하면에 강화 필름을 배치하는 강화 필름 형성 단계; 상기 복수의 다이들을 패드를 노출시키고, 상기 패드 위로 재배선을 진행하여 재배선층 및 외부 접속 단자를 형성하는 재배선 단계; 상기 외부 접속 단자를 보호하기 위한 보호 코팅을 형성하는 보호 코팅 형성 단계 및 상기 보호 코팅이 형성된 반도체 패키지를 박형화하기 위한 그라인딩 단계를 포함하는, 반도체 패키지 제조 방법를 포함한다.A semiconductor package manufacturing method according to an embodiment of the present invention comprises the steps of reconfiguring a plurality of dies on a carrier; a molding step of molding the reconstructed plurality of dies; Reinforcing film forming step of disposing a reinforcing film on the lower surface of the carrier; a redistribution step of exposing a pad of the plurality of dies and performing redistribution on the pad to form a redistribution layer and an external connection terminal; and a method of manufacturing a semiconductor package, comprising: forming a protective coating for forming a protective coating for protecting the external connection terminal; and a grinding step for thinning the semiconductor package on which the protective coating is formed.

본 발명의 일 실시예는 팬 아웃-패널 레벨 패키지(fan-out panel wafer level package, FOPLP)에 적용될 수 있다. 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법은 웨이퍼 레밸 패키지에 적용될 수 있다. 이를 통해 본 발명의 일 실시예는 PCB 기판의 사용 없이 반도체 패키지를 제조할 수 있다.An embodiment of the present invention may be applied to a fan-out panel wafer level package (FOPLP). The semiconductor package manufacturing method according to an embodiment of the present invention may be applied to a wafer level package. Through this, an embodiment of the present invention can manufacture a semiconductor package without using a PCB substrate.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법의 진행 중 복수의 다이가 캐리어 상에 재배치되기 전의 상태를 나타낸 도면이다.1 is a view showing a state before a plurality of dies are rearranged on a carrier during the process of manufacturing a semiconductor package according to an embodiment of the present invention.

이 때, 다이(11)는 제1 면과, 제1 면에 대향하는 제2 면을 포함할 수 있다. 다이(11)의 제1 면에는 패드(12)가 형성될 수 있다. 패드(12)는 다이(11)에 형성된 다양한 종류의 복수의 개별소자들과 전기적으로 연결될 수 있다. 여기서 패드(12)는 다이(11)의 입/출력 신호를 입/출력시킬 수 있다. 즉, 패드(12)는 다이(11)의 집적회로와 전기적으로 연결됨으로써 다이(11)의 기능을 외부로 확장시킬 수 있다.In this case, the die 11 may include a first surface and a second surface opposite to the first surface. A pad 12 may be formed on the first surface of the die 11 . The pad 12 may be electrically connected to a plurality of individual devices of various types formed on the die 11 . Here, the pad 12 may input/output an input/output signal of the die 11 . That is, the pad 12 may be electrically connected to the integrated circuit of the die 11 to extend the function of the die 11 to the outside.

한편, 일반적으로 웨이퍼는, 백 그라인딩을 이용하여 박형화될 수 있다. 박형화된 웨이퍼는 센싱 칩 응용 분야를 위해 또는 예를 들면 입고된 웨이퍼가 반도체 패키징 공정들을 위해 원하는 두께보다 두꺼운 경우에 유용할 수 있기 때문이다. 예를 들면, 웨이퍼는, TSV들을 노출하도록 박형화될 수 있다. 웨이퍼는 또한, 예를 들면, 몰딩 공정 중 몰드 재료가 흘러 들어가는 몰드 캐비티 내에서 다이 위에 몰드 공간을 제공하도록 박형화될 수 있다.Meanwhile, in general, the wafer may be thinned using back grinding. This is because a thinned wafer may be useful for sensing chip applications or where, for example, an incoming wafer is thicker than desired for semiconductor packaging processes. For example, the wafer may be thinned to expose the TSVs. The wafer may also be thinned to provide mold space over the die, for example within a mold cavity into which mold material flows during the molding process.

이와는 달리, 도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법에서는 후면에 그라인딩 처리가 되지 않은 상태의 웨이퍼를 이용한다. 즉, 도 1에서 일점쇄선을 기준으로 하부에 해당하는 영역은 통상 백 그라인딩을 통해 박형화되는 것과 달리 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법은 도 1에 도시된 바와 같이 박형화되지 않은 웨이퍼를 절단하여 복수의 다이를 생성한다.(Wafer preparation 단계)On the contrary, referring to FIG. 1 , in the method of manufacturing a semiconductor package according to an embodiment of the present invention, a wafer in a state in which no grinding process is performed on the rear surface is used. That is, the semiconductor package manufacturing method according to an embodiment of the present invention, unlike the area corresponding to the lower portion with respect to the dashed-dotted line in FIG. 1 is usually thinned through back grinding, as shown in FIG. Cut to create a plurality of dies. (Wafer preparation step)

그러나, 이것이 본 발명의 일 실시예에 따른 반도체 제조 방법이 박형화 공정을 전혀 수행하지 않는 것을 의미하는 것은 아니다. 단지 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법은 다이의 캐리어 상에 재배치한 후, 재배선 공정 및 솔더볼 생성 공정 등을 마친 후에, 다이를 포함하는 패키지 전체에 대하여 박형화 작업을 수행한다. 이에 대해서는 해당하는 설명을 통해 자세히 기술하기로 한다.However, this does not mean that the semiconductor manufacturing method according to an embodiment of the present invention does not perform the thinning process at all. In the method of manufacturing a semiconductor package according to an embodiment of the present invention, after the die is rearranged on the carrier, the redistribution process and the solder ball generation process are completed, the entire package including the die is thinned. This will be described in detail through the corresponding description.

도 2는 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법 중 캐리어 상에 다이가 재배치되고, 몰딩이 이루어진 상태를 나타낸 도면이다.2 is a view illustrating a state in which a die is rearranged on a carrier and molding is performed in a method of manufacturing a semiconductor package according to an embodiment of the present invention.

도 2를 참조하면, 재구성 단계에서 패널 형태의 캐리어(carrier)(13) 상에 복수의 다이(11)를 배치한 뒤, 몰딩 단계에서 몰딩(15)에 의해 몰딩이 이루어진다. 이 때, 캐리어(13) 상에 접착제(adhesive)가 도포되어 접착층을 형성할 수도 있다. 또한, 몰딩재(15)는 에폭시 수지가 될 수 있다.(패널 레벨 패키지에서 Panelization 단계) 이 때, 캐리어(13)는 유리 패널 즉, 사각형 프레임의 유리 기판이 될 수 있다. 예를 들면 캐리어(13)는 600x600 유리 기판이 될 수 있다. 이와 같이 패널을 캐리어로 사용할 경우 하나의 캐리어 내에 더 많은 다이를 패키징할 수 있다. 그러나, 캐리어(13)의 재질 또는 형태가 이에 제한되는 것은 아님을 밝혀둔다.Referring to FIG. 2 , after arranging a plurality of dies 11 on a panel-shaped carrier 13 in the reconfiguration step, molding is performed by the molding 15 in the molding step. At this time, an adhesive may be applied on the carrier 13 to form an adhesive layer. Also, the molding material 15 may be an epoxy resin. (Panelization step in the panel level package) In this case, the carrier 13 may be a glass panel, that is, a glass substrate of a rectangular frame. For example, the carrier 13 may be a 600x600 glass substrate. In this way, when a panel is used as a carrier, more dies can be packaged in one carrier. However, it should be noted that the material or shape of the carrier 13 is not limited thereto.

이와는 달리 본 발명의 일 실시예에 따른 반도체 제조 방법이 웨이퍼 레벨 패키지에 의할 경우, 캐리어(13) 상에 접착층을 형성하고, 복수의 다이를 웨이퍼 형태로 캐리어(13)에 배치한 뒤, 몰딩 단계에서 몰딩재(30)에 의해 몰딩이 이루어질 수 있다. 이 때, 접착층는 패널 레벨 패키지와 동일하게 접착제(adhesive)가 도포되어 형성될 수 있으며, 몰딩재(15)는 에폭시 수지가 될 수 있다. 캐리어(13)는 마찬가지로 유리 재질로 형성될 수 있다. On the other hand, when the semiconductor manufacturing method according to an embodiment of the present invention is a wafer level package, an adhesive layer is formed on the carrier 13 , a plurality of dies are placed on the carrier 13 in the form of a wafer, and then molding In the step, molding may be performed by the molding material 30 . In this case, the adhesive layer may be formed by applying an adhesive in the same manner as in the panel level package, and the molding material 15 may be an epoxy resin. The carrier 13 may likewise be formed of a glass material.

한편, 다시 도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 제조 방법에서는 다이가 재배치되는 캐리어의 하면에 강화 필름(Hardness Film)이 배치될 수 있다. 여기서 강화 필름(14)이란, 캐리어가 깨지는 것을 방지하기 위해서 충격으로부터 캐리어를 보호하기 위해 부착되는 보호재의 일종으로서, 우수한 내화학성을 지닌 소재로 형성될 수 있다. 이와 함께 강화 필름은 섭씨 200도 이상의 고온에도 견딜 수 있는 내열성을 가질 수 있으며, 이종 소재에 의한 쏘잉(Sawing)이 가능하다. 또한, 강화 필름에는 스크라이브 라인(Scribe line)이 형성될 수 있다. 이 때, 스크라이브 라인은 500um 이하인 것이 바람직하다. 또한, 강화 필름은 스텝 컷(Step Cut)이 가능한 것이 바람직하며, 칩핑(Chipping)이 발생하지 않는 것이 바람직하다.Meanwhile, referring back to FIG. 2 , in the method of manufacturing a semiconductor according to an embodiment of the present invention, a hardness film may be disposed on a lower surface of a carrier on which a die is rearranged. Here, the reinforcing film 14 is a kind of protective material attached to protect the carrier from impact in order to prevent the carrier from being broken, and may be formed of a material having excellent chemical resistance. In addition, the reinforcing film may have heat resistance to withstand a high temperature of 200 degrees Celsius or more, and sawing by different materials is possible. Also, a scribe line may be formed on the reinforcing film. At this time, the scribe line is preferably 500um or less. In addition, it is preferable that the reinforcing film can be step-cut, and it is preferable that chipping does not occur.

도 3은 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법의 진행 중 재배선 단계에서 재배선이 이루어진 모습을 나타낸 도면이다.3 is a diagram illustrating a state in which a redistribution is performed in a redistribution step of a semiconductor package manufacturing method according to an embodiment of the present invention.

도 3을 참조하면, 하면에 캐리어가 부착된 후, 패드(12)가 노출된 상면에 재배선을 수행하여 재배선층(Redistributed Layer, RDL)(16)을 형성할 수 있다. 상세하게 패드(12)가 노출된 상면에 패드(12)를 제외한 영역의 일부에 복수의 절연 패턴과 배선 패턴이 형성될 수 있다. 이 때, 절연 패턴에는 패드(12)의 일부를 노출시킨 개구부가 형성될 수 있다. 예를 들어 절연 패턴의 개구부는 스탬핑(stamping), 식각(Etching), 연마(Polishing), 화학적 기계적 연마(Chemical Mechanical Polishing, CMP), 연삭(Grinding), 또는 이들 공정의 조합 등을 통해 형성될 수 있으나, 이에 한정되는 것은 아니다. 패드(12)의 일부분을 노출시킨 개구부를 형성한 후, 절연 패턴 상에 배선 패턴을 형성할 수 있다. 이 때, 배선 패턴을 형성하기 위하여, 절연 패턴의 상면에 대해 적어도 일부를 덮는 시드 금속층을 형성하고, 해당 시드 금속층을 시드(seed)로 하는 도금 공정을 수행할 수 있다. 그리고 패드(12)와, 외부로 노출되는 배선 패턴과 전기적으로 연결되는 외부 접속 단자(17)를 형성할 수 있다. 도면에 도시되는 바와 같이 구형 또는 볼 형상 등의 솔더 범프를 배치한 후, 리플로우 공정을 수행하여 외부 접속 단자(17)를 형성할 수 있다. 도 3에는 하나의 재배선층(16)만 도시되어 있으나, 필요에 따라 두개 층 이상의 재배선층을 형성시킬 수도 있다.Referring to FIG. 3 , after the carrier is attached to the lower surface, the redistribution layer (RDL) 16 may be formed by performing redistribution on the upper surface where the pad 12 is exposed. In detail, a plurality of insulating patterns and wiring patterns may be formed in a portion of an area excluding the pad 12 on the exposed upper surface of the pad 12 . In this case, an opening through which a part of the pad 12 is exposed may be formed in the insulating pattern. For example, the opening of the insulating pattern may be formed through stamping, etching, polishing, chemical mechanical polishing (CMP), grinding, or a combination of these processes. However, the present invention is not limited thereto. After the opening through which a portion of the pad 12 is exposed is formed, a wiring pattern may be formed on the insulating pattern. In this case, in order to form the wiring pattern, a seed metal layer covering at least a part of the upper surface of the insulating pattern may be formed, and a plating process may be performed using the seed metal layer as a seed. In addition, the pad 12 and the external connection terminal 17 electrically connected to the wiring pattern exposed to the outside may be formed. As shown in the drawing, after spherical or ball-shaped solder bumps are disposed, a reflow process may be performed to form the external connection terminals 17 . Although only one redistribution layer 16 is illustrated in FIG. 3 , two or more redistribution layers may be formed as needed.

또한, 상기 재배선층이 매립되도록 형성되는 절연패턴(19)도 형성될 수 있다. 상기 절연패턴(19)는 하나 이상의 절연층을 포함할 수 있다.In addition, an insulating pattern 19 formed so that the redistribution layer is buried may be formed. The insulating pattern 19 may include one or more insulating layers.

도 4는 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법의 진행 중 외부 접속 단자 형성 후에 외부단자를 보호하기 위한 보호 코팅(Protection coating)이 이루어진 모습을 나타낸 도면이다.FIG. 4 is a view showing a state in which a protective coating is applied to protect an external terminal after an external connection terminal is formed during a semiconductor package manufacturing method according to an embodiment of the present invention.

도 4를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법은 외부 접속 단자(17)를 보호하기 위해 재배선층(16) 및 외부 접속 단자(17)의 상면에 보호 코팅(Protection coating)을 수행할 수 있다. 이 때, 보호 코팅은 필름 형태의 보호재를 부착하는 것이 아니라, 코팅(coating) 형태에 의할 수 있다.Referring to FIG. 4 , in the method of manufacturing a semiconductor package according to an embodiment of the present invention, a protection coating is applied to the redistribution layer 16 and upper surfaces of the external connection terminal 17 to protect the external connection terminal 17 . can be performed. In this case, the protective coating may be in the form of a coating, rather than attaching a protective material in the form of a film.

이와 같이 외부 접속 단자(17)를 보호하기 위해 보호 코팅을 수행하는 것은 후술될 그라인딩 공정 중 외부 접속 단자(17)가 손상을 입는 것을 방지하기 위함이다.The protective coating is applied to protect the external connection terminal 17 in this way to prevent the external connection terminal 17 from being damaged during a grinding process to be described later.

본 발명의 일 실시예에서, 보호 코팅은 액체(liquid) 상태의 소재를 도포한 뒤 이를 경화시키는 작업에 의해 형성될 수 있다. 따라서, 두께를 자유롭게 조절할 수 있는 장점이 있다. 또한, 형성 후 이를 제거하는 공정(detach)이 비교적 용이하다는 장점도 있다. 또한, 도포되는 소재의 물성에 따라 반도체 패키지에 강성을 제공함으로써, 반도체 패키지의 휨(warpage) 정도를 보강할 수도 있다. 또한, 필름 형태의 보호재와 비교하였을 때, 표면 오염(surface contamination)에 덜 취약하며, 공정 비용이 경제적이라는 장점이 있다.In one embodiment of the present invention, the protective coating may be formed by applying a material in a liquid state and then curing the material. Therefore, there is an advantage that the thickness can be freely adjusted. In addition, there is an advantage in that a process (detach) of removing it after formation is relatively easy. In addition, the degree of warpage of the semiconductor package may be reinforced by providing rigidity to the semiconductor package according to the physical properties of the material to be applied. In addition, compared to the protective material in the form of a film, it is less susceptible to surface contamination and has advantages in that the process cost is economical.

도 5는 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법의 진행 중 그라인딩 공정 후의 반도체 패키지의 상태를 나타낸 도면이다.5 is a diagram illustrating a state of a semiconductor package after a grinding process during a semiconductor package manufacturing method according to an embodiment of the present invention.

이미 전술한 바와 같이, 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법은 후면에 박형화를 위한 그라인딩 작업이 수행되지 않은 상태의 웨이퍼로부터 얻어진 다이를 이용한다. 따라서 다이가 상대적으로 두꺼우므로, 박형화 작업을 필요로 하는데, 이를 일반적인 반도체 패키지 제조 방법과 달리, 최종 외부 접속 단자의 형성, 예를 들면 솔더 형성을 위한 볼드랍 후에 진행할 수 있다. 도 5를 참조하면, 도 1 내지 4에 나타난 일점 쇄선 하면 부분이 부재한 상태의 반도체 패키지가 도시된 것을 알 수 있다.As already described above, the semiconductor package manufacturing method according to an embodiment of the present invention uses a die obtained from a wafer in a state in which a grinding operation for thinning is not performed on the rear surface. Therefore, since the die is relatively thick, a thinning operation is required. Unlike a general semiconductor package manufacturing method, the final external connection terminal may be formed, for example, after ball drop for solder formation. Referring to FIG. 5 , it can be seen that the semiconductor package in a state in which the lower surface of the dashed-dotted line shown in FIGS. 1 to 4 is absent is shown.

이와 같이 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법이 웨이퍼(다이)에 대한 박형화 공정(그라인딩)을 솔더 범프 형성 후에 진행하는 것은 반도체 패키지 제조 공정 중, 웨이퍼(다이)의 두께를 소정 두께 이상으로 확보하기 위함이다. 이를 통해 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법은 반도체 패키지의 외형을 크게 함으로써, 반도체 패키지의 핸들링이 용이하도록 하여 공정 효율을 도모할 수 있으며, 공정 중 반도체 패키지를 보다 견고한 상태로 유지할 수 있다. 상세하게, 웨이퍼(다이)의 두께가 두꺼울 경우, 웨이퍼 다이싱(dicing) 작업이 보다 용이한 장점이 있다. 또한, 웨이퍼(다이)를 캐리어에 재구성하는 공정도 보다 용이할 수 있으며, 반도체 패키지 제조 과정 중 반도체 패키지의 강성을 높게 유지할 수도 있다. 이를 통해 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법은 칩핑(chipping) 또는 크랙(crack)의 발생을 감소시킬 수 있으며, 패널의 휨(warpage)도 감소시킬 수 있다. 즉, 공정의 효율을 도모하면서도, 불량 발생의 정도를 감소시켜 공정 비용을 절감할 수 있는 효과가 있다.As described above, in the semiconductor package manufacturing method according to an embodiment of the present invention, the thinning process (grinding) of the wafer (die) is performed after the solder bump is formed by increasing the thickness of the wafer (die) to a predetermined thickness or more during the semiconductor package manufacturing process. in order to secure Through this, in the method of manufacturing a semiconductor package according to an embodiment of the present invention, by increasing the external shape of the semiconductor package, it is possible to facilitate handling of the semiconductor package, thereby increasing process efficiency, and maintaining the semiconductor package in a more robust state during the process. have. Specifically, when the thickness of the wafer (die) is thick, there is an advantage in that the wafer dicing operation is easier. In addition, the process of reconfiguring the wafer (die) on the carrier may be easier, and the rigidity of the semiconductor package may be maintained high during the semiconductor package manufacturing process. Through this, the method of manufacturing a semiconductor package according to an embodiment of the present invention may reduce the occurrence of chipping or cracks, and may also reduce warpage of the panel. That is, there is an effect of reducing the process cost by reducing the degree of occurrence of defects while promoting process efficiency.

이와 같이 그라인딩 작업을 최종 외부 접속 단자의 형성 후에 수행하기 위해 본 발명의 일 실시예에 따른 반도체 제조 방법은 전술한 강화 필름(Hardness film)과 보호 코팅(protection coating)을 함께 도입함으로써, 공정의 안정성을 도모하고 있다.As described above, in order to perform the grinding operation after the final external connection terminal is formed, the semiconductor manufacturing method according to an embodiment of the present invention introduces the above-described hardness film and a protection coating together, thereby improving the stability of the process. is promoting

11 웨이퍼(다이) 12 패드
13 캐리어 14 강화 필름
15 몰딩 16 재배선층
17 외부 접속 단자 18 보호 코팅11 Wafer (Die) 12 Pad
13 Carrier 14 Reinforced Film
15 molding 16 redistribution layer
17 External connection terminal 18 Protective coating

Claims (5)

캐리어 상에 복수의 다이를 재구성하여 배치하는 재구성 단계;
상기 캐리어 상에 재구성된 복수의 다이들을 몰딩하는 몰딩 단계;
상기 캐리상에 몰딩된 다이들의 패드를 노출시키고, 상기 패드 위로 재배선을 진행하여 재배선 층, 절연패턴 및 외부 접속 단자를 형성하는 재배선 단계;
상기 재배선 단계에서 형성된 상기 외부 접속 단자를 보호하기 위한 보호 코팅을 상기 외부 접속 단자의 상측에 형성하여 상기 외부 접속 단자 및 절연패턴을 상측에서 덮도록 형성하는 보호 코팅 형성단계; 및
상기 보호 코팅이 형성된 몰딩체를 박형화 하기 위한 그라인딩 단계;를 포함하는, 반도체 패키지 제조방법.a reconfiguration step of reconfiguring and placing a plurality of dies on a carrier;
a molding step of molding a plurality of reconstructed dies on the carrier;
a redistribution step of exposing the pads of the dies molded on the carry and performing redistribution on the pads to form a redistribution layer, an insulating pattern, and an external connection terminal;
a protective coating forming step of forming a protective coating for protecting the external connection terminal formed in the rewiring step on an upper side of the external connection terminal to cover the external connection terminal and the insulating pattern from the upper side; and
A method of manufacturing a semiconductor package comprising a; grinding step for thinning the molded body on which the protective coating is formed. 제1항에 있어서,
상기 몰딩 단계 후에,
상기 캐리어의 하면에 강화 필름을 배치하는 강화 필름 형성 단계; 를 더 포함하는, 반도체 패키지 제조방법.According to claim 1,
After the molding step,
Reinforcing film forming step of disposing a reinforcing film on the lower surface of the carrier; Further comprising a, semiconductor package manufacturing method. 제1항에 있어서,
상기 캐리어는 사각 형태의 유리기판인 것을 특징으로 하는, 반도체 패키지 제조방법.According to claim 1,
The carrier is a method of manufacturing a semiconductor package, characterized in that the rectangular glass substrate. 제2항에 있어서,
상기 강화 필름은 스크라이브 라인이 형성된 것을 특징으로 하는, 반도체 패키지 제조방법.3. The method of claim 2,
The reinforcing film is a method of manufacturing a semiconductor package, characterized in that the scribe line is formed. 제1항에 있어서,
상기 보호 코팅 형성단계는, 액체 상태의 소재를 도포한 뒤 이를 경화시키는 단계인 것을 특징으로 하는, 반도체 패키지 제조방법.According to claim 1,
The step of forming the protective coating is a method of manufacturing a semiconductor package, characterized in that it is a step of curing the material after applying the material in a liquid state.
KR1020210056053A 2020-04-29 2021-04-29 Semiconductor package and manufacturing method thereof KR102635853B1 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20200052657 2020-04-29
KR1020200052657 2020-04-29

Publications (2)

Publication Number Publication Date
KR20210133898A true KR20210133898A (en) 2021-11-08
KR102635853B1 KR102635853B1 (en) 2024-02-13

Family

ID=78497158

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210056053A KR102635853B1 (en) 2020-04-29 2021-04-29 Semiconductor package and manufacturing method thereof

Country Status (1)

Country Link
KR (1) KR102635853B1 (en)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060100235A (en) * 2005-03-16 2006-09-20 야마하 가부시키가이샤 Semiconductor device production method and semiconductor
JP2015504608A (en) * 2011-11-22 2015-02-12 日本テキサス・インスツルメンツ株式会社 Micro surface mount device packaging
KR20170080984A (en) * 2015-12-31 2017-07-11 삼성전자주식회사 Semiconductor package and methods for fabricating the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060100235A (en) * 2005-03-16 2006-09-20 야마하 가부시키가이샤 Semiconductor device production method and semiconductor
JP2015504608A (en) * 2011-11-22 2015-02-12 日本テキサス・インスツルメンツ株式会社 Micro surface mount device packaging
KR20170080984A (en) * 2015-12-31 2017-07-11 삼성전자주식회사 Semiconductor package and methods for fabricating the same

Also Published As

Publication number Publication date
KR102635853B1 (en) 2024-02-13

Similar Documents

Publication Publication Date Title
US20210242122A1 (en) Chip package with redistribution structure
KR100699649B1 (en) Semiconductor device and method of manufacture thereof
US10090185B2 (en) Semiconductor device and manufacturing method thereof
TWI556349B (en) Semiconductor device structure and fabricating method thereof
TWI549242B (en) Multi-chip package
US7679175B2 (en) Semiconductor device including substrate and upper plate having reduced warpage
US11676906B2 (en) Chip package and manufacturing method thereof
US10978408B2 (en) Semiconductor package and manufacturing method thereof
US20190304913A1 (en) Package structure having bridge structure for connection between semiconductor dies and method of fabricating the same
US11776838B2 (en) Semiconductor package and manufacturing method thereof
US11373946B2 (en) Semiconductor package and manufacturing method thereof
US11855067B2 (en) Integrated circuit package and method
KR20170080984A (en) Semiconductor package and methods for fabricating the same
JP5685012B2 (en) Manufacturing method of semiconductor package
US20140084484A1 (en) Semiconductor package and fabrication method thereof
TWI767287B (en) A semiconductor package structure
US20230386991A1 (en) Semiconductor device and manufacturing method thereof
US20080029865A1 (en) Electronic Device and Method For Producing the Same
US9324686B2 (en) Semiconductor chips having improved solidity, semiconductor packages including the same and methods of fabricating the same
US9437575B1 (en) Semiconductor device package formed in a chip-on-wafer last process using thin film adhesives
KR102635853B1 (en) Semiconductor package and manufacturing method thereof
KR20210120914A (en) Method for manufacturing a semiconductor package
US20240128235A1 (en) Electronic circuit fabrication
TWI747404B (en) Semiconductor packaging method and packaging structure
JP3544655B2 (en) Semiconductor device

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant