KR20070000166A - Voltage down converter circuit for semiconductor memory device - Google Patents

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Abstract

A voltage down converter of a semiconductor device is provided to reduce the arrival time of an internal voltage to a target level by making the internal voltage to have the same waveform as an external voltage regardless of an increasing rate of the external voltage during an initial external voltage increasing period. A comparator compares a reference voltage signal with a feedback signal. A signal generator generates a second signal in response to a first signal, which increases at the same rate as an increasing external voltage and then does not increase any more at a target level. An internal voltage generator generates an internal voltage in response to the second signal during a period where the first signal increases, and generates the internal voltage in response to an output signal of the comparator while the first signal does not increase any more. A voltage divider part generates the feedback signal by dividing the internal voltage.

Description

반도체 장치의 전압 강하 회로{Voltage down converter circuit for semiconductor memory device}Voltage down converter circuit for semiconductor memory device

본 발명은, 반도체 메모리 장치의 전압 강하 회로에 관한 것으로서, 특히 외부전압을 강하시켜서 외부전압의 변화에 관계없이 일정한 레벨을 유지하는 내부전압을 발생시키는 전압 강하 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a voltage drop circuit of a semiconductor memory device, and more particularly, to a voltage drop circuit for generating an internal voltage which maintains a constant level regardless of a change in the external voltage by dropping an external voltage.

칩에 인가되는 외부전압의 허용범위가 크면 내부회로 중에서 전압의 변동에 민감한 내부회로의 경우에는 그 특성의 변화가 심하게 되어 전체 동작에 나쁜 영향을 끼치게 된다. 이을 방지하기 위해 칩에 따라 외부전압을 그대로 이용하지 않고 외부전압을 강하시켜서 외부전압의 변화에 관계없이 일정한 레벨을 유지하는 내부전압을 만들어서 사용한다. 외부전압을 강하시켜서 외부전압의 변화에 관계없이 일정한 레벨을 유지하는 내부전압을 발생시키는 회로가 전압 강하 회로이다.If the allowable range of the external voltage applied to the chip is large, the internal circuits sensitive to the voltage fluctuation among the internal circuits are severely changed, which adversely affects the overall operation. In order to prevent this, instead of using the external voltage as it is, the external voltage is dropped to make an internal voltage that maintains a constant level regardless of the external voltage change. A circuit for dropping an external voltage to generate an internal voltage that maintains a constant level regardless of an external voltage change is a voltage drop circuit.

도 1은 일반적인 전압 강하 회로를 나타낸 회로도이다.1 is a circuit diagram illustrating a general voltage drop circuit.

도 1을 참조하면, OP 앰프(10)와, PMOS 트랜지스터 TR1와, 저항 R1 및 R2를 포함한다. PMOS 트랜지스터 TR1은 내부회로(미도시)를 구동시킬 수 있는 크기로 구성된 출력 구동 트랜지스터이다. 저항 R1 및 R2는 전압 강하된 출력전압, 즉 내부전압 Vint을 분배하여 피드백 전압 Vfb를 발생시킨다. OP 앰프(10)는 기준전압 Vref와 피드백 전압 Vrb를 비교하여 PMOS 트랜지스터 TR1의 게이트로 입력될 출력전압 Vout이 일정 전압레벨로 출력되게 한다. Referring to FIG. 1, an OP amplifier 10, a PMOS transistor TR1, and resistors R1 and R2 are included. The PMOS transistor TR1 is an output driving transistor configured to be capable of driving an internal circuit (not shown). Resistors R1 and R2 divide the voltage drop output voltage, i.e., the internal voltage Vint, to generate a feedback voltage Vfb. The OP amplifier 10 compares the reference voltage Vref with the feedback voltage Vrb so that the output voltage Vout to be input to the gate of the PMOS transistor TR1 is output at a constant voltage level.

OP 앰프(10)의 출력전압 Vout은 피드백 전압 Vfb가 기준전압 Vref보다 작으면 낮아져서 PMOS 트랜지스터 TR1으로 흐르는 전류를 증가시키고, 피드백 전압 Vfb가 기준전압 Vref보다 크면 높아져서 PMOS 트랜지스터 TR1으로 흐르는 전류를 줄인다. 그 결과, 전압 강하 회로의 출력전압 Vint는 (R1+R2)/R2*Vref로 안정화된다. 즉, 외부전압 Vext가 높아지더라도, 내부전압 Vint는 외부전압 Vext에 상관없이 일정한 값을 가지게 됨으로써 내부회로의 안정화에 기여하게 된다.The output voltage Vout of the OP amplifier 10 is lowered when the feedback voltage Vfb is smaller than the reference voltage Vref to increase the current flowing to the PMOS transistor TR1, and is increased when the feedback voltage Vfb is greater than the reference voltage Vref to reduce the current flowing to the PMOS transistor TR1. As a result, the output voltage Vint of the voltage drop circuit is stabilized to (R1 + R2) / R2 * Vref. That is, even if the external voltage Vext is high, the internal voltage Vint has a constant value regardless of the external voltage Vext, thereby contributing to stabilization of the internal circuit.

이상적인 전압 강하 회로라면 칩에 전원이 인가되는 순간에 외부전압 Vext의 상승속도에 상관없이 내부전압 Vint은 도 2a의 A 곡선(이상적인 곡선)과 같이 내부전압 Vint의 설정값(타겟레벨) TG1 이하에서는 외부전압 Vext을 따라 상승하고, 내부전압 Vint의 설정값 TG1 이상에서는 내부전압 Vint는 일정한 값을 유지한다.In the ideal voltage drop circuit, regardless of the rate of increase of the external voltage Vext at the moment the power is applied to the chip, the internal voltage Vint is equal to or less than the set value (target level) TG1 of the internal voltage Vint as shown by the A curve (ideal curve) of FIG. 2A. The voltage rises along the external voltage Vext, and the internal voltage Vint maintains a constant value above the set value TG1 of the internal voltage Vint.

하지만, 외부전압 Vext의 상승속도가 매우 빠르게 되면(일반적으로 1㎲ 이하), 도 2a의 B 곡선과 같이, 내부전압 Vint이 이상적인(ideal) A 곡선에서 벗어나 타겟레벨 TG1에 도달하는 시간이 외부전압 Vext이 타겟레벨 TG2까지 올라간 이후로 밀리게 된다. However, if the rising speed of the external voltage Vext is very fast (generally 1 Hz or less), as shown in the B curve of FIG. 2A, the time for the internal voltage Vint to reach the target level TG1 out of the ideal A curve is the external voltage. It is pushed after Vext is raised to target level TG2.

만일, 도 2b에 도시한 같이, 외부전압 Vext가 올라가는 동안, 특정전압레벨에서 동작이 시작되는 C와 같은 파형을 갖는 동작이 있다면, 예를 들면 파워-업 오토 리드(power-up automatic read) 동작이 있다면, 외부전압 Vext의 상승시간이 매우 빠를 경우, 내부전압 Vint은 B와 같은 곡선을 갖는다. 내부전압 Vint가 B와 같은 곡선을 갖게 되면, C와 같은 파형을 갖는 동작을 수행하기 위한 내부전압 Vint가 너무 작아서(즉, PT1 지점에서의 내부전압 Vint), 지정된 동작이 수행되지 않게 된다.2B, if there is an operation having a waveform such as C at which the operation starts at a specific voltage level while the external voltage Vext is rising, for example, a power-up automatic read operation. If there is, the rise time of the external voltage Vext is very fast, the internal voltage Vint has a curve like B. When the internal voltage Vint has a curve equal to B, the internal voltage Vint for performing an operation having a waveform equal to C is too small (that is, the internal voltage Vint at the PT1 point), so that the specified operation is not performed.

본 발명은 상기한 문제점을 해결하기 위해 안출된 것으로서, 초기 외부전압 상승구간에서 상기 외부전압의 상승속도와 관계없이 내부전압을 외부전압과 거의 같은 파형을 갖게 만들어서 내부전압이 타겟레벨에 도달하는 시간을 단축하는데 있다.The present invention has been made to solve the above problems, the time for the internal voltage to reach the target level by making the internal voltage almost the same waveform as the external voltage regardless of the rate of rise of the external voltage in the initial external voltage rise period. To shorten.

상술한 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 반도체 장치의 전압 강하 회로는 기준전압 신호와 피드백 신호를 비교하여 출력하는 비교기; 외부전압이 상승하기 시작할 때 상기 외부전압과 동일하게 상승하다가 타겟레벨에서 더 이상 상승하지 않는 제1 신호에 응답하여 제2 신호를 발생시키는 신호 발생기; 상기 제1 신호가 상승하는 구간에서는 상기 제2 신호에 응답하여 내부전압을 발생시키고, 상기 제1 신호가 더 이상 상승하지 않을 때는 상기 비교기의 출력신호에 응답하여 상기 내부전압을 발생시키는 내부전압 발생기; 상기 내부전압을 분배하여 상기 피드백 신호를 발생시키는 전압 분배부를 포함한다. A voltage drop circuit of a semiconductor device according to a preferred embodiment of the present invention for achieving the above object includes a comparator for comparing and outputting a reference voltage signal and a feedback signal; A signal generator generating a second signal in response to a first signal which rises equal to the external voltage and no longer rises at a target level when the external voltage starts to rise; The internal voltage generator generates an internal voltage in response to the second signal when the first signal rises, and generates the internal voltage in response to an output signal of the comparator when the first signal no longer rises. ; And a voltage divider configured to divide the internal voltage to generate the feedback signal.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 본 발명에서 동일한 참조부호는 동일한 기능을 수행하는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but can be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information. In the present invention, the same reference numerals denote the same members performing the same function.

도 3은 본 발명의 바람직한 실시예에 따른 전압 강하 회로를 나타낸다.3 shows a voltage drop circuit according to a preferred embodiment of the present invention.

도 3을 참조하면, 전압 강하 회로는 OP 앰프(100), NMOS 트랜지스터 TR12, PMOS 트랜지스터 TR11, 저항 R11 및 R12를 포함한다. OP 앰프(100)는 기준전압 Vref와 피드백 전압 Vrb를 비교하여 출력한다. 또한 OP 앰프(100)는 신호 Vpor가 로직 하이로 입력되면 구동되지 않고, 신호 Vpor가 로직 로우로 입력되면 구동된다. NMOS 트랜지스터 TR12는 OP 앰프(100)의 출력단과 접지전압 Vss 사이에 접속되며 게이트로 신호 Vpor를 입력받아 턴-온/오프된다. 이 NMOS 트랜지스터 TR12는 신호 Vpor가 로직 로우일 때는 턴-오프되고, 신호 Vpor가 로직 하이일 때는 턴-온되어 PMOS 트랜지스터 TR11의 게이트를 접지전압 Vss으로 만든다. PMOS 트랜지스터 TR11는 전원전압 Vext와 출력단 사이에 접속되며 게이트로 OP 앰프(100)의 출력신호를 인가받아 턴-온/오프된다. 이 PMOS 트랜지스터 TR11은 신호 Vpor가 로직 로우일 때는 OP 앰프(100)로부터의 출력신호를 인가받고, 신호 Vpor가 로직 하이일 때는 NMOS 트랜지스터 TR12를 통해서 게이트로 접지전압 VSS의 전위를 인가받아 완전하게 턴-온된다. 저항 R1 및 R2는 출력단과 접지전압 Vss 사이에 접속되며, 내부전압 Vint를 분배하여 피드백 Vrb를 출력한다.Referring to FIG. 3, the voltage drop circuit includes the OP amplifier 100, the NMOS transistor TR12, the PMOS transistor TR11, the resistors R11 and R12. The OP amplifier 100 compares and outputs the reference voltage Vref and the feedback voltage Vrb. Also, the OP amplifier 100 is not driven when the signal Vpor is input to logic high and is driven when the signal Vpor is input to logic low. The NMOS transistor TR12 is connected between the output terminal of the OP amplifier 100 and the ground voltage Vss and is turned on / off by receiving a signal Vpor through the gate. This NMOS transistor TR12 is turned off when the signal Vpor is logic low, and is turned on when the signal Vpor is logic high to make the gate of the PMOS transistor TR11 the ground voltage Vss. The PMOS transistor TR11 is connected between the power supply voltage Vext and the output terminal and is turned on / off by receiving an output signal of the OP amplifier 100 as a gate. The PMOS transistor TR11 receives the output signal from the OP amplifier 100 when the signal Vpor is logic low, and is fully turned on by applying the potential of the ground voltage VSS to the gate through the NMOS transistor TR12 when the signal Vpor is logic high. -On. The resistors R1 and R2 are connected between the output terminal and the ground voltage Vss, and distribute the internal voltage Vint to output the feedback Vrb.

도 4는 도 3의 전압 강하 회로 내의 OP 앰프의 구성을 보다 상세히 나타낸 회로도이다. 도 4에서는 OP 앰프(100)가 일반적인 CMOS OP 앰프를 이용하여 구성되어 있지만, 경우에 따라는 다양한 형태의 OP 앰프를 이용할 수도 있다.FIG. 4 is a circuit diagram illustrating the configuration of an OP amplifier in the voltage drop circuit of FIG. 3 in more detail. In FIG. 4, the OP amplifier 100 is configured using a general CMOS OP amplifier, but in some cases, various types of OP amplifiers may be used.

도 4를 참조하면, OP 앰프(100)는 PMOS 트랜지스터 TR13, TR14, TR15와, NMOS 트랜지스터 TR16, TR17과, 전류원 CS를 포함한다. PMOS 트랜지스터 TR13은 전원전압 Vext와 노드 NA 사이에 접속되며 게이트로 Vpor를 인가받아 턴-온/오프된다. PMOS 트랜지스터 TR14는 노드 NA와 노드 NB 사이에 접속되며 게이트로 노드 NC의 전압을 인가받는다. PMOS 트랜지스터 TR15는 노드 NA와 노드 NC 사이에 접속되며 게이트로 노드 NC의 전압을 인가받는다. NMOS 트랜지스터 TR16는 노드 NB와 노드 ND 사이에 접속되며 게이트로 기준전압 Vref를 인가받는다. NMOS 트랜지스터 TR17는 노드 NC와 노드 ND 사이에 접속되며 게이트로 전압 Vpor를 인가받는다. 전류원 CS는 노드 ND와 접지전압 Vss 사이에 접속된다.Referring to FIG. 4, the OP amplifier 100 includes PMOS transistors TR13, TR14, TR15, NMOS transistors TR16, TR17, and a current source CS. The PMOS transistor TR13 is connected between the supply voltage Vext and the node NA and is turned on / off by applying Vpor to the gate. The PMOS transistor TR14 is connected between the node NA and the node NB and receives the voltage of the node NC as a gate. The PMOS transistor TR15 is connected between the node NA and the node NC and receives a voltage of the node NC as a gate. The NMOS transistor TR16 is connected between the node NB and the node ND and receives a reference voltage Vref as a gate. The NMOS transistor TR17 is connected between the node NC and the node ND and receives a voltage Vpor as a gate. The current source CS is connected between the node ND and the ground voltage Vss.

이하, 도 4 및 5a 내지 도 5b를 참조하여 전압 강하 회로의 동작을 설명하기로 한다. Hereinafter, the operation of the voltage drop circuit will be described with reference to FIGS. 4 and 5A to 5B.

외부전압 Vext의 상승하는 구간에서는, 도 5a와 같이 외부전압 Vext와 같이 상승하다가 특정 전위, 즉 설정값 TG3에서 0V로 떨어지는 신호 Vpor을 이용하여 NMOS 트랜지스터 TR12를 턴-온시켜서 PMOS 트랜지스터 TR12의 게이트를 OV로 디스챠지시켜서 PMOS 트랜지스터 TR11를 강제로 턴-온시킨다. PMOS 트랜지스터 TR11가 0V의 전압에 의해 턴-온되면, PMOS 트랜지스터 TR11을 통해서 발생되는 전류가 최대가 된다. 이때, OP 앰프(100)의 출력신호가 출력되지 않도록 OP 앰프(100)를 오프시킨다. 즉, 신호 POR가 NMOS 트랜지스터 TR12를 턴-온시킬 수 있을 정도의 전압레벨로 되면, PMOS 트랜지스터 TR11의 게이트로 0V가 인가되고 PMOS 트랜지스터 TR11는 OP 앰프(100)의 출력신호에 영향을 받지 않으므로 그것의 게이트로 항상 0V의 전압을 인가받는다. 이로 인해, 외부전압 Vext의 상승구간 동안 PMOS 트랜지스터 TR11을 통해서 발생되는 전류가 불필요하게 OP 앰프(100)의 제어를 받지 않게 되므로, 내부전압 Vint는 A와 같은 파형을 갖는 이상적인 내부전압 Vint과 비슷한 D와 같은 파형을 갖게 된다. D와 같은 파형을 갖는 내부전압 Vint는 기존에 비해 내부전압 Vint의 상승시간이 줄어들게 된다. In the rising section of the external voltage Vext, the gate of the PMOS transistor TR12 is turned on by turning on the NMOS transistor TR12 using a signal Vpor that rises with the external voltage Vext and falls to 0V at the set value TG3 as shown in FIG. 5A. Discharge to OV to force PMOS transistor TR11 to turn on. When the PMOS transistor TR11 is turned on by a voltage of 0V, the current generated through the PMOS transistor TR11 becomes maximum. At this time, the OP amplifier 100 is turned off so that the output signal of the OP amplifier 100 is not output. That is, when the signal POR is at a voltage level enough to turn on the NMOS transistor TR12, 0V is applied to the gate of the PMOS transistor TR11 and the PMOS transistor TR11 is not affected by the output signal of the OP amplifier 100. A voltage of 0V is always applied to the gate of. As a result, the current generated through the PMOS transistor TR11 is not unnecessarily controlled by the OP amplifier 100 during the rising period of the external voltage Vext, so that the internal voltage Vint is similar to the ideal internal voltage Vint having a waveform such as A. You will have a waveform like The internal voltage Vint having the same waveform as D reduces the rise time of the internal voltage Vint as compared to the conventional art.

신호 POR의 설정값 TG3이 내부전압 Vint의 설정값 TG1보다 낮으므로, 신호 POR은 내부전압 Vint의 설정값 TG1에 도달하기 전에 0V로 되고, NMOS 트랜지스터 TR12는 턴-오프되며, OP 앰프(100)는 구동을 시작한다. 이후에는 OP 앰프(100)의 출력신호를 통해서 PMOS 트랜지스터 TR11의 게이트로 전달되는 전류량이 제어되므로, 내부전압 Vint는 설정값 TG1에 도달하여 그 값을 유지할 수 있게 된다. Since the set value TG3 of the signal POR is lower than the set value TG1 of the internal voltage Vint, the signal POR becomes 0 V before reaching the set value TG1 of the internal voltage Vint, the NMOS transistor TR12 is turned off, and the OP amplifier 100 Starts driving. Since the amount of current delivered to the gate of the PMOS transistor TR11 is controlled through the output signal of the OP amplifier 100, the internal voltage Vint reaches the set value TG1 and can maintain the value.

만일, 외부전압 Vext가 빠르게 상승하더라고 내부전압 Vint는 외부전압 Vext의 상승속도에 상관없이 상항 일정한 내부전압 Vint의 상승속도를 유지한다. 이때, 외부전압 Vext가 빠르게 상승 구간 중에 도 5b에 도시한 바와 같이 C와 같은 파형으로 내부동작이 시작되어도, D와 같은 파형을 갖는 내부전압 Vint(PT2 지점)가 B와 같은 파형을 갖는 종래의 내부전압(PT1 지점)보다 충분히 확보됨을 알 수 있다.Even if the external voltage Vext rises rapidly, the internal voltage Vint maintains a constant rising speed of the internal voltage Vint regardless of the rising speed of the external voltage Vext. At this time, even if the internal operation starts with a waveform like C as shown in FIG. 5B during the rapid rise period of the external voltage Vext, the internal voltage Vint (PT2 point) having a waveform like D has a waveform like B. It can be seen that the internal voltage (PT1 point) is sufficiently secured.

신호 POR는 일반적인 파워-온 리셋 신호와 동일한 것으로 칩에 전원이 연결되어 상승하기 시작할 때 특정전압레벨까지는 외부전원과 동일하게 상승하다가 신호 POR의 타겟레벨, 즉 설정값 TG3에 도달할 때는 0V로 떨어져 칩에 포함된 래치나 레지스터 등의 회로에 대해서 초기화 동작을 하게 된다. 칩에 따라서는 펄스 형태의 파워-온 리셋 신호를 이용하기도 한다. The signal POR is the same as the general power-on reset signal. When the power is connected to the chip and starts to rise, the signal POR rises to the same level as the external power supply, and then drops to 0 V when the target level of the signal POR, that is, the set value TG3 is reached. Initialization operation is performed on circuits such as latches and registers included in the chip. Some chips use a pulsed power-on reset signal.

본 발명에서는 신호 POR에 의해 OP 앰프(100)의 온/오프가 이루어지는 것으로 되어 있지만, 일반적으로 전압 강하 회로를 이용하지 않을 때에는 OP 앰프를 오프시킬 수 있는 모든 신호들을 이용할 수도 있다. In the present invention, the op amp 100 is turned on / off by the signal POR. In general, when the voltage drop circuit is not used, all signals capable of turning off the op amp may be used.

상술한 바와 같이 외부전원 Vext이 상승하는 속도가 빠를 때, 신호 POR를 이용해서 PMOS 트랜지스터 TR11를 0V의 레벨로 턴-온시켜서 내부전압 Vint를 발생시키면, 내부전압 Vint가 이상적인 곡선 A와 같은 곡선 D를 갖게 되어, 내부전압의 설정값 TG1에 도달하게 되는 시간이 단축된다. 외부전압 상승 중에 외부전압 Vext의 특정전압레벨 PT에서 일어나는 동작에 대해서도 충분한 내부전압 Vint를 확보할 수 있게 된다.As described above, when the external power supply Vext rises rapidly, when the PMOS transistor TR11 is turned on to a level of 0V using the signal POR to generate the internal voltage Vint, the internal voltage Vint is a curve D such as the ideal curve A. The time required for reaching the set value TG1 of the internal voltage is shortened. Sufficient internal voltage Vint can be ensured even for an operation occurring at a specific voltage level PT of the external voltage Vext during the external voltage rise.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야에서 통상의 기술을 가진 자라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those of ordinary skill in the art that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 바와 같이, 본 발명에 따르면, 내부전원을 생성할 때 전원상승 구간에서도 충분한 동작전압을 확보할 수 있으며 그 결과 빠른 전원상승에도 대응할 수 있게 되며 전원 상승구간 중 일어나는 동작도 지원할 수 있게 된다.As described above, according to the present invention, when generating the internal power, sufficient operating voltage can be ensured even in a power up period, and as a result, it is possible to cope with a rapid power up and also support an operation occurring during a power up period.

도 1은 종래의 전압 강하 회로를 도시한 회로도이다.1 is a circuit diagram showing a conventional voltage drop circuit.

도 2a 및 도 2b는 도 1의 내부전압의 파형을 나타낸 그래프이다.2A and 2B are graphs showing waveforms of internal voltages of FIG. 1.

도 3은 본 발명의 바람직한 실시예에 따른 전압 강하 회로를 도시한 회로도이다.3 is a circuit diagram illustrating a voltage drop circuit according to a preferred embodiment of the present invention.

도 4는 도 3의 전압 강하 회로의 상세 회로도이다.4 is a detailed circuit diagram of the voltage drop circuit of FIG. 3.

도 5a 내지 도 5b는 도 3 및 도 4의 신호들의 파형을 나타낸 타이밍도이다.5A through 5B are timing diagrams illustrating waveforms of the signals of FIGS. 3 and 4.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

10, 100 : OP 앰프10, 100: OP amplifier

CS : 전류원CS: current source

Claims (8)

기준전압 신호와 피드백 신호를 비교하여 출력하는 비교기;A comparator for comparing and outputting a reference voltage signal and a feedback signal; 상기 외부전압이 상승하기 시작할 때 상기 외부전압과 동일하게 상승하다가 타겟레벨에서 더 이상 상승하지 않는 제1 신호에 응답하여 제2 신호를 발생시키는 신호 발생기; A signal generator generating a second signal in response to a first signal which rises equal to the external voltage and no longer rises at a target level when the external voltage starts to rise; 상기 제1 신호가 상승하는 구간에서는 상기 제2 신호에 응답하여 내부전압을 발생시키고, 상기 제1 신호가 더 이상 상승하지 않을 때는 상기 비교기의 출력신호에 응답하여 상기 내부전압을 발생시키는 내부전압 발생기;The internal voltage generator generates an internal voltage in response to the second signal when the first signal rises, and generates the internal voltage in response to an output signal of the comparator when the first signal no longer rises. ; 상기 내부전압을 분배하여 상기 피드백 신호를 발생시키는 전압 분배부를 포함하는 반도체 장치의 전압 강하 회로.And a voltage divider configured to divide the internal voltage to generate the feedback signal. 제 1 항에 있어서,The method of claim 1, 상기 제1 신호는 펄스 형태의 파워-온 리셋 신호인 것을 특징으로 하는 반도체 장치의 전압 강하 회로.And the first signal is a power-on reset signal in the form of a pulse. 제 2 항에 있어서,The method of claim 2, 상기 파워-온 리셋 신호의 타겟레벨은 상기 내부전압의 타겟레벨보다 낮은 것을 특징으로 하는 반도체 장치의 전압 강하 회로.And a target level of the power-on reset signal is lower than a target level of the internal voltage. 제 1 항에 있어서,The method of claim 1, 상기 신호 발생기는 상기 제2 신호로서 접지전압을 발생시키는 것을 특징으로 하는 반도체 장치의 전압 강하 회로.And the signal generator generates a ground voltage as the second signal. 제 4 항에 있어서,.The method of claim 4, wherein. 상기 신호 발생기는 상기 비교기의 출력단과 접지단자 사이에 접속되며 게이트로 상기 제1 신호를 인가받아 상기 접지전압을 발생시키는 트랜지스터인 것을 특징으로 하는 반도체 장치의 전압 강하 회로.And the signal generator is a transistor connected between an output terminal of the comparator and a ground terminal and receiving the first signal through a gate to generate the ground voltage. 제 5 항에 있어서,.The method of claim 5, wherein. 상기 신호 발생기는 상기 제1 신호가 상기 타겟레벨까지 상승할 때 턴-온되어 상기 접지전압을 발생시키는 NMOS 트랜지스터인 것을 특징으로 하는 반도체 장치의 전압 강하 회로.And the signal generator is an NMOS transistor which is turned on to generate the ground voltage when the first signal rises to the target level. 제 6 항에 있어서,The method of claim 6, 상기 제1 신호는 상기 NMOS 트랜지스터를 턴-온시킬 수 있을 때까지만 상승하는 것을 특징으로 하는 반도체 장치의 전압 강하 회로.And the first signal rises only until the NMOS transistor can be turned on. 제 1 항에 있어서,The method of claim 1, 상기 비교기는 상기 파워-온 리셋 신호에 응답하여 동작하는데, 상기 파워-온 리셋 신호가 상기 외부전압과 같이 상승하고 있는 동안에는 동작하지 않으며, 상기 파워-온 리셋 신호가 더 이상 상승하지 않을 때, 상기 기준전압과 상기 피드백전압을 비교하여 출력하는 것을 특징으로 하는 반도체 장치의 전압 강하 회로.The comparator operates in response to the power-on reset signal, and does not operate while the power-on reset signal is rising with the external voltage, and when the power-on reset signal is no longer rising, And a reference voltage is compared with the feedback voltage to output the voltage drop circuit of the semiconductor device.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100721204B1 (en) * 2006-04-12 2007-05-23 주식회사 하이닉스반도체 Internal voltage driver circuit
KR100845805B1 (en) * 2007-05-10 2008-07-14 주식회사 하이닉스반도체 Voltage down converter
KR100901836B1 (en) * 2007-03-21 2009-06-09 (주)제이디에이테크놀로지 Switching ldo voltage regulator
KR100902084B1 (en) * 2007-06-15 2009-06-10 (주)태진기술 Voltage regulator and fabrication method thereof
US8587369B2 (en) 2011-06-03 2013-11-19 SK Hynix Inc. Down-converting voltage generating circuit

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100721204B1 (en) * 2006-04-12 2007-05-23 주식회사 하이닉스반도체 Internal voltage driver circuit
KR100901836B1 (en) * 2007-03-21 2009-06-09 (주)제이디에이테크놀로지 Switching ldo voltage regulator
KR100845805B1 (en) * 2007-05-10 2008-07-14 주식회사 하이닉스반도체 Voltage down converter
US8044647B2 (en) 2007-05-10 2011-10-25 Hynix Semiconductor Inc. Voltage down converter
US8324877B2 (en) 2007-05-10 2012-12-04 SK Hynix Inc. Voltage down converter
KR100902084B1 (en) * 2007-06-15 2009-06-10 (주)태진기술 Voltage regulator and fabrication method thereof
US8587369B2 (en) 2011-06-03 2013-11-19 SK Hynix Inc. Down-converting voltage generating circuit

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