KR100812299B1 - Voltage down converter - Google Patents
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Abstract
본 발명은 전압 강하 회로에 관한 것으로서, 보다 상세하게는 전압 강하 회로의 출력신호의 레벨을 감지하여 안정성을 유지하지 못하는 경우 내부회로로 출력하지 않도록 제어함으로써, 전압 강하 회로의 출력신호의 안정(stability)을 자동으로 조절할 수 있는 기술을 개시한다. 이를 위해, 본 발명의 전압 강하 회로는, 기준전압을 발생하는 기준전압 발생부와, 상기 전압팔로워의 출력신호에 따라 내부전원전압을 출력하되, 상기 내부전원전압의 레벨을 감지하여 그 결과에 따라 상기 내부전원전압을 분배하여 출력하는 출력드라이버와, 상기 기준전압과 상기 분배된 내부전원전압을 비교하는 전압팔로워를 포함하여 구성함을 특징으로 한다.The present invention relates to a voltage drop circuit, and more particularly, by detecting the level of the output signal of the voltage drop circuit and controlling the output signal to the internal circuit when the stability is not maintained, thereby preventing the stability of the output signal of the voltage drop circuit (stability). Disclosed a technology that can automatically adjust). To this end, the voltage drop circuit of the present invention outputs an internal power supply voltage according to a reference voltage generator for generating a reference voltage and an output signal of the voltage follower, and detects the level of the internal power supply voltage according to the result. And an output driver for dividing and outputting the internal power supply voltage, and a voltage follower for comparing the reference voltage with the divided internal power supply voltage.
Description
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도 1은 종래의 전압 강하 회로의 전압 팔로워 및 출력드라이버가 도시된 세부 회로도.1 is a detailed circuit diagram showing a voltage follower and an output driver of a conventional voltage drop circuit.
도 2a 및 도 2b는 도 1의 전압 강하 회로의 내부전류 및 내부전원전압의 파형도.2A and 2B are waveform diagrams of an internal current and an internal power supply voltage of the voltage drop circuit of FIG.
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도 3은 본 발명에 따른 실시예의 전압 강화 회로 구성도.
도 4는 도 3의 전압 팔로워 및 출력 드라이버의 일실시예 세부 회로도.3 is a schematic diagram of a voltage enhancing circuit of an embodiment according to the present invention;
4 is a detailed circuit diagram of one embodiment of the voltage follower and output driver of FIG.
도 5a 및 도 5b는 도 3의 전압 강하 회로의 내부전류 및 내부전원전압의 파형도.5A and 5B are waveform diagrams of an internal current and an internal power supply voltage of the voltage drop circuit of FIG.
도 6은 도 4의 전압레벨 감지부의 세부 회로도.6 is a detailed circuit diagram of the voltage level detector of FIG. 4.
도 7은 도 4의 전압레벨감지부의 입출력 타이밍도.7 is an input / output timing diagram of the voltage level detecting unit of FIG. 4.
도 8는 도 3의 전압 강하 회로의 입출력 타이밍도.8 is an input / output timing diagram of the voltage drop circuit of FIG. 3.
본 발명은 전압 강하 회로에 관한 것으로서, 보다 상세하게는 전압 강하 회로의 출력신호의 레벨을 감지하여 안정성을 유지하지 못하는 경우 내부회로로 출력 하지 않도록 제어함으로써, 전압 강하 회로의 출력신호의 안정(stability)을 자동으로 조절할 수 있는 기술이다.The present invention relates to a voltage drop circuit, and more particularly, by detecting the level of the output signal of the voltage drop circuit and controlling the output signal to the internal circuit if the stability is not maintained, thereby preventing the stability of the output signal of the voltage drop circuit (stability). ) Can be adjusted automatically.
일반적으로 반도체 메모리가 점점 고집적화 대용량화됨에 따라 칩 내부의 선폭을 더욱 가늘어지고 메모리 셀 트랜지스터의 크기는 점점 더 작아져서 칩의 신뢰성이 감소되고 대용량화에 의해 파워 소비는 증가하는 추세이다. In general, as semiconductor memories become more highly integrated and larger in capacity, the line width inside the chip becomes thinner and the size of the memory cell transistors becomes smaller and smaller, thereby reducing the reliability of the chip and increasing power consumption due to the larger capacity.
반도체 메모리 장치에 사용되는 외부 전원은 5V나 3V로 항상 일정하지만 반도체 메모리 장치의 고성능 및 고집적을 위해서 내부전원전압은 저전원(2.5V, 1.8V, 1.2V)이어야 한다. 그에 따라, 전압 강하 회로를 이용하여, 외부전원전압을 강하시킨 내부전원전압을 생성한다.The external power supply used in the semiconductor memory device is always constant at 5V or 3V, but the internal power supply voltage must be low power supply (2.5V, 1.8V, 1.2V) for high performance and high integration of the semiconductor memory device. As a result, an internal power supply voltage in which the external power supply voltage is dropped is generated using the voltage drop circuit.
이하, 첨부된 도면을 참고하여 종래 기술의 전압 강하 회로에 관하여 설명하면 다음과 같다.Hereinafter, a voltage drop circuit of the prior art will be described with reference to the accompanying drawings.
도 1은 종래의 전압 강하 회로의 전압 팔로워 및 출력드라이버가 도시된 세부 회로도이다.1 is a detailed circuit diagram illustrating a voltage follower and an output driver of a conventional voltage drop circuit.
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전압 팔로워(30)는 오피앰프(31)를 구비한다. 오피앰프(31)는 기준전압신호 VREF와 출력드라이버(40)의 출력신호를 비교하고 그 결과를 출력한다.The
출력드라이버(40)는 엔모스 트랜지스터 NM1, 복수개의 저항 R1, R2, 부하(41), 및 캐패시터 C1를 구비한다. 엔모스 트랜지스터 NM1 및 복수개의 저항 R1, R2는 외부전원전압단과 접지전압단 사이에 직렬연결되고, 엔모스 트랜지스터 NM1는 오피앰프(31)의 출력신호에 의해 제어되어 전원전압레벨을 노드 N1에 인가한다. 저항 R1, R2는 노드 N2의 전압을 분배하여 그 결과를 공통노드를 통해 오피앰프(31)로 출력한다. 부하(41)와 캐패시터 C1는 노드 N1와 접지전압단 사이에 각각 병렬로 연결되되, 저항 R1, R2와도 병렬로 연결된다.The
상기와 같은 구성을 갖는 종래의 전압 강하 회로는 저항 R1, R2을 통해 내부전원전압 VINT을 분배하고 분배된 전압의 레벨과 기준전압 VREF 레벨을 오피앰프(31)를 통해 비교하여 그 결과에 따라 엔모스 트랜지스터 NM1에 흐르는 전류 Iint의 양을 조절하여 결국 일정한 내부전원전압 VINT을 발생시킨다. In the conventional voltage drop circuit having the above configuration, the internal power supply voltage VINT is distributed through the resistors R1 and R2, and the level of the divided voltage and the reference voltage VREF level are compared through the
따라서, 도 2a와 같이, 엔모스 트랜지스터 NM1에 흐르는 전류 Iint는 내부전원전압 VINT의 레벨 변화에 따라 일정 파형을 갖는다. 그러나, 종래의 전압 강하 회로는 저항 R1, R2 저항값의 변화, 온도 및 공정의 변화, 및 저항의 기생 캐패시터 크기 등에 취약하여 그로 인해 내부전원전압 VINT의 안정성을 유지하지 못하고 발진하는 문제점이 있다. 도 2b에 도시한 바와 같이, 내부전원전압 VINT은 상기와 같은 요인에 의해 오버슛 및 언더슛이 발생될 수 있으며, 이러한 오버슛 및 언더슛이 발생된 내부전원전압 VINT을 사용하는 내부회로가 오동작하는 문제점이 있다. 또한, 종래의 출력드라이버는 단순히 내부전원전압 레벨을 분배하여 피드백함으로써 그 주파수 특성에 따른 응답속도가 매우 느린 문제점이 있다.Therefore, as shown in FIG. 2A, the current Iint flowing in the NMOS transistor NM1 has a constant waveform in accordance with the level change of the internal power supply voltage VINT. However, the conventional voltage drop circuit is vulnerable to variations in resistance R1, R2 resistance values, temperature and process changes, and parasitic capacitor size of resistance, thereby causing oscillation without maintaining stability of the internal power supply voltage VINT. As shown in FIG. 2B, the internal power supply voltage VINT may generate overshoot and undershoot due to the above factors, and an internal circuit using the internal power supply voltage VINT in which such overshoot and undershoot occurs is malfunctioning. There is a problem. In addition, the conventional output driver has a problem that the response speed is very slow according to the frequency characteristics by simply feeding back the internal power supply voltage level.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 전압 강하 회로로부터 출력되는 내부전원전압의 레벨의 오버슛/언더슛 현상을 감지하여 보상하여 줌으로써 내부전원전압의 안정성을 유지하도록 하는데 있다.An object of the present invention for solving the above problems is to maintain the stability of the internal power supply voltage by detecting and compensate for the overshoot / undershoot phenomenon of the level of the internal power supply voltage output from the voltage drop circuit.
또한, 전원전압레벨 감지부를 구비하여 디지털적으로 내부전원전압레벨을 빠르게 감지하고 그 결과를 빨리 출력함으로써, 더욱 안정적으로 내부전원전압 레벨을 유지할 수 있도록 하는데 있다.In addition, by providing a power supply voltage level detection unit to quickly detect the internal power supply voltage level digitally and quickly output the result, it is possible to maintain a more stable internal power supply voltage level.
상기 과제를 달성하기 위한 본 발명의 전압 강하 회로는, 기준전압을 발생하는 기준전압 발생부와, 상기 전압팔로워의 출력신호에 따라 내부전원전압을 출력하되, 상기 내부전원전압의 레벨을 감지하여 그 결과에 따라 상기 내부전원전압을 분배하여 출력하는 출력드라이버와, 상기 기준전압과 상기 분배된 내부전원전압을 비교하는 전압팔로워를 포함하여 구성함을 특징으로 한다.The voltage drop circuit of the present invention for achieving the above object, and outputs an internal power supply voltage according to the reference voltage generator for generating a reference voltage, and the output signal of the voltage follower, by detecting the level of the internal power supply voltage And an output driver for dividing and outputting the internal power supply voltage according to the result, and a voltage follower for comparing the reference voltage with the divided internal power supply voltage.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings.
도 3는 본 발명의 실시예에 따른 전압 강하 회로의 구성도이다.3 is a configuration diagram of a voltage drop circuit according to an embodiment of the present invention.
본 발명의 전압 강하 회로는 초기화부(100), 기준전압 발생부(200), 전압 팔로워(300), 및 출력드라이버(400)를 구비한다.The voltage drop circuit of the present invention includes an
초기화부(100)는 전압 강하 회로를 초기화시킨다. 기준전압 발생부(200)는 외부전원전압 VCC을 이용하여 기준전압 VREF를 발생한다. 전압 팔로워(300)는 기준전압 VREF 및 내부전원전압 VINT를 비교하여 그 결과를 출력한다. 출력드라이버(400)는 전압팔로워(300)의 출력신호를 수신하여 내부전원전압 VINT를 출력한다.The
도 4는 도 3의 전압 팔로워(300) 및 출력 드라이버(400)의 일실시예도이다.4 is a diagram illustrating an embodiment of the
전압 팔로워(300)는 오피앰프(310)는 기준전압 VREF과 자동안정조절부(420)의 출력신호를 비교한다.In the
출력드라이버(400)는 풀업부(410), 자동안정조절부(420), 및 부하부(430)를 구비한다.The
풀업부(410)는 엔모스 트랜지스터 NM2를 구비한다. 엔모스 트랜지스터 NM2는 외부전원전압단과 노드 N2 사이에 구비되고, 오피앰프(310)의 출력신호에 의해 제어되어 외부전원전압 VCC 레벨을 노드 N2에 인가한다.The pull up
자동안정조절부(420)는 전압레벨 감지부(421) 및 가변 분배부(422)를 구비한다. 전압레벨 감지부(421)는 외부전원전압 VCC과 노드 N2의 전압을 인가받아 노드 N2의 전압 레벨을 감지하여 감지신호 DET를 출력한다. 가변 분배부(422)는 가변저항 VR1, VR2를 구비한다. 가변저항 VR1, VR2는 노드 N2와 접지전압단 사이에 직렬구비되고, 감지신호 DET에 의해 제어되어 그 저항값이 결정되며 결정된 저항값에 따라 노드 N2의 전압을 분배하여 오피앰프(310)로 출력한다.The automatic stability control unit 420 includes a
부하부(430)는 부하(410) 및 캐패시터 C2를 구비한다. 부하(410) 및 캐패시터 C2는 노드 N2와 접지전압단 사이에 병렬연결된다.The
상기와 같은 구성을 갖는 본 발명의 전압 강하 회로는 도 5a에 도시한 바와같이, 오피앰프(310)의 출력신호에 의해 엔모스 트랜지스터 NM2에 흐르는 전류 Iint가 일정 파형을 갖고, 도 5b에 도시한 바와같이, 내부전원전압 VINT가 거의 일정하게 안정적으로 출력됨을 알 수 있다.In the voltage drop circuit of the present invention having the above-described configuration, as shown in FIG. 5A, the current Iint flowing through the NMOS transistor NM2 has a constant waveform by the output signal of the
도 6은 도 4의 전압레벨 감지부(421)의 세부 회로도이다.FIG. 6 is a detailed circuit diagram of the
전압레벨 감지부(421)는 내부전원전압 감지부(440), 고전압감지신호 발생부(450), 저전압감지신호 발생부(460), 및 출력부(470)를 구비한다.The
내부전원전압 감지부(440)는 내부전원전압단과 접지전압 사이에 직렬연결되는 저항 R3, R4, 및 엔모스 트랜지스터 NM3를 구비한다. 저항 R3, R4는 내부전원전압 VINT을 분배하고, 엔모스 트랜지스터 NM3는 그 게이트와 드레인이 연결되어 다이오드의 기능을 한다.The internal power
고전압감지신호 발생부(450)는 피모스 트랜지스터 PM1, 인버터 IV, 및 고전압감지부(451)를 구비한다. 피모스 트랜지스터 PM1와 고전압감지부(451)는 외부전원전압단과 접지전압단 사이에 직렬연결되고, 고전압감지부(451)는 엔모스 트랜지스터 NM4, NM5를 구비한다. 피모스 트랜지스터 PM1 및 엔모스 트랜지스터 NM4, NM5는 내부전원전압 감지부(440)의 출력신호에 의해 제어되어 외부전원전압레벨 또는 접지전압레벨을 선택적으로 출력한다. 감지부(421)의 인버터 IV는 노드 N5의 전위를 반전하여 전압감지신호 Vsensor1를 출력한다.The high voltage detection
저전압감지신호 발생부(460)는 피모스 트랜지스터 PM2 및 저전압감지부(461)를 구비한다. 피모스 트랜지스터 PM2와 저전압감지부(461)는 외부전원전압단과 접지전압단 사이에 직렬연결되고, 저전압감지부(461)는 엔모스 트랜지스터 NM6, NM7 를 구비한다. 피모스 트랜지스터 PM2 및 엔모스 트랜지스터 NM6, NM7는 내부전원전압 감지부(440)의 출력신호에 의해 제어되어 외부전원전압레벨 및 접지전압레벨을 노드 N6를 통해 선택적으로 출력하고 이때, 출력되는 출력신호가 전압감지신호 Vsensor2가 된다.The low voltage detection
이때, 고전압감지부(451)의 엔모스 트랜지스터 NM4, NM5와 저전압감지부(461)의 엔모스 트랜지스터 NM6, NM7는 상기 내부전원전압 감지부(440)의 출력신호의 레벨이 일정레벨 이상이면 턴온되도록 그 문턱전압을 설정하도록 하고, 상기 내부전원전압 감지부의 출력신호의 레벨이 일정레벨 이하이면 턴온되도록 그 문턱전압을 설정하며, 그 사이즈의 설정에 따라 오버슛/언더슛을 감지하도록 한다.At this time, the NMOS transistors NM4 and NM5 of the high
출력부(470)는 노아게이트 NOR를 구비한다. 노아게이트 NOR는 전압감지신호 Vsensor1, Vsensor2를 노아연산하여 감지신호 DET를 출력한다.The
이하, 도 6을 참조하여, 상기와 같은 구성을 갖는 전압레벨 감지부(421)의 동작을 설명하기로 한다.Hereinafter, an operation of the voltage
내부전원전압 감지부(440)가 내부전원전압 VINT을 분배한다. 고전압감지신호 발생부(450)와 저전압 감지신호 발생부(460)는 각각 내부전원전압 감지부(440)의 출력신호가 일정레벨 이상인지 이하인지를 감지하여 그 결과에 따라 전압감지신호 Vsensor1, Vsensor2를 출력한다. 도 8에 도시한 바와 같이, 내부전원전압 VINT 레벨이 상한선 이상이면 내부전원전압 VINT이 오버슛상태이므로 고전압감지신호 Vsensor1가 하이레벨로 인에이블되고, 내부전원전압 VINT 레벨이 하한선 이하이면 언더슛상태이므로 저전압감지신호 Vsensor2가 하이레벨로 인에이블된다.The internal power
출력부(470)는 전압감지신호 Vsensor1, Vsensor2 모두가 하이레벨로 인에이블되면 하이레벨의 감지신호 DET를 출력한다.The
그에 따라, 가변 분배부(422)의 가변저항 VR1, VR2은 복수개로 구비되어 감지신호 DET에 의해 제어되는 저항의 개수에 따라 저항값이 결정되고, 결정된 저항값에 따라 노드 N3의 전위가 다시 결정됨으로써, 오피앰프(310)는 다시 결정된 노드 N3의 전위와 기준전압을 다시 비교하고그 출력에 의해 출력드라이버(400)는 내부전원전압 VINT을 다시 출력한다. Accordingly, a plurality of variable resistors VR1 and VR2 of the
그 후, 전압레벨 감지부(421)가 내부전원전압 VINT의 레벨을 다시 감지하여 오버슛/언더슛이 감지되지 않을때까지 상기와 같은 과정을 반복함으로써, 내부전원전압 VINT의 안정성을 유지할 수 있다.Thereafter, the voltage
도 8는 도 3의 전압 강하 회로의 입출력 타이밍도이다.8 is an input / output timing diagram of the voltage drop circuit of FIG. 3.
도 8에 도시한 바와 같이, 기존의 내부전원전압 VINT에 오버슛/언더슛 현상이 발생되어 불안정한 경우 감지신호 DET를 인에이블시켜 불안정한 기존의 내부전원전압 VINT의 오버슛/언더슛 부분을 보상하여 안정적으로 만들어준다.As shown in FIG. 8, when the overshoot / undershoot phenomenon occurs in the existing internal power supply voltage VINT, the detection signal DET is enabled when the unstable internal power supply voltage VINT is compensated to compensate for the overshoot / undershooting part of the unstable existing internal power supply voltage VINT. Make it stable.
이상에서 살펴본 바와 같이, 본 발명은 전압 강하 회로로부터 출력되는 내부전원전압의 레벨의 오버슛/언더슛 현상을 감지하고 이를 보상하여 내부전원전압의 안정성을 유지하는 효과가 있다.As described above, the present invention has the effect of maintaining the stability of the internal power supply voltage by detecting the overshoot / undershoot of the level of the internal power supply voltage output from the voltage drop circuit and compensate for this.
또한, 본 발명은 전압레벨 감지부를 구비하여 감지결과에 따라 감지신호를 빠르게 발생하도록 함으로써 내부전원전압레벨의 변화에 따른 대응이 빨라 안정적인 수율을 얻을 수 있는 효과가 있다.In addition, the present invention is provided with a voltage level detection unit to generate a detection signal quickly according to the detection result has an effect that can be quickly responded to the change in the internal power supply voltage level to obtain a stable yield.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허 청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구범위에 속하는 것으로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, replacements and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.
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Legal Events
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B601 | Maintenance of original decision after re-examination before a trial | ||
S901 | Examination by remand of revocation | ||
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GRNT | Written decision to grant | ||
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