KR20060135192A - Method for forming a capacitor in semiconductor device - Google Patents

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KR20060135192A
KR20060135192A KR1020050054930A KR20050054930A KR20060135192A KR 20060135192 A KR20060135192 A KR 20060135192A KR 1020050054930 A KR1020050054930 A KR 1020050054930A KR 20050054930 A KR20050054930 A KR 20050054930A KR 20060135192 A KR20060135192 A KR 20060135192A
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capacitor
insulating film
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chemical blocking
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김종국
황창연
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주식회사 하이닉스반도체
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Abstract

A method for forming a capacitor in a semiconductor device is provided to prevent chemicals used in removing an upper insulation layer from penetrating a lower insulation layer by forming the upper and the lower insulation layer of a dual structure at both sides of a lower electrode and by interposing a chemical blocking layer between the upper and lower insulation layers. A semiconductor substrate(100) having a first insulation layer(110) is prepared. An etch stop layer(112) and a second insulation layer(113) are deposited on the first insulation layer. A chemical blocking layer(114) and a third insulation layer are deposited on the second insulation layer. The third insulation layer, the chemical blocking layer, the second insulation layer and the etch stop layer are etched to form a contact hole exposing a partial region of the first insulation layer. A lower electrode(120) of a capacitor is formed along the inner surface of the contact hole. The resultant structure is soaked into chemicals to remove the third insulation layer. The chemical blocking layer is made of a nitride-based material or a poly-based material.

Description

반도체 소자의 캐패시터 형성방법{METHOD FOR FORMING A CAPACITOR IN SEMICONDUCTOR DEVICE}METHODO FOR FORMING A CAPACITOR IN SEMICONDUCTOR DEVICE

도 1 내지 도 4는 본 발명의 바람직한 실시예에 따른 반도체 소자의 캐패시터 형성방법을 도시한 공정단면도.1 to 4 are cross-sectional views illustrating a method of forming a capacitor of a semiconductor device in accordance with a preferred embodiment of the present invention.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

100 : 반도체 기판 110 : 제1 절연막100 semiconductor substrate 110 first insulating film

111 : 컨택 플러그 112 : 식각정지막111: contact plug 112: etch stop film

113 : 제2 절연막 114 : 케미컬 차단막113: second insulating film 114: chemical blocking film

115 : 제3 절연막 116 : 포토레지스트 패턴115: third insulating film 116: photoresist pattern

117 : 식각공정 118 : 컨택홀117: etching process 118: contact hole

120 : 캐패시터의 하부전극 121 : 유전막120: lower electrode of the capacitor 121: dielectric film

122 : 캐패시터의 상부전극122: upper electrode of capacitor

본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 특히 고집적화에 대응하여 충분한 캐패시턴스(Cs) 확보하기 위한 실린더(cylinder)형 하부전극을 구비한 반도체 소자의 캐패시터 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a capacitor of a semiconductor device, and more particularly, to a method of forming a capacitor of a semiconductor device having a cylinder type lower electrode for securing sufficient capacitance (Cs) in response to high integration.

일반적으로, 메모리 셀에 사용되는 캐패시터는 스토리지노드(storage node)용 하부전극, 유전막 및 플레이트(plate)용 상부전극으로 이루어지는데, 고집적화에 대응하기 위하여 제한된 셀 면적 내에서 소자 동작에 요구되는 캐패시턴스(Cs)를 확보하는 것이 중요하다.In general, a capacitor used in a memory cell includes a lower electrode for a storage node, a dielectric layer, and an upper electrode for a plate. The capacitance required for device operation within a limited cell area to cope with high integration is required. It is important to secure Cs).

이러한 캐패시턴스 확보를 위하여 종래에는 하부전극을 실린더(cylinder)형이나 콘케이브(concave)형으로 형성하여 표면적을 증대시키고 있으나, 콘케이브형은 하부전극의 표면적을 증대시키는데 한계가 있어 고집적 소자 동작에 대응하여 충분한 캐패시턴스를 확보하기가 어렵다. 따라서, 최근에는 실린더형 캐패시터를 이용하여 캐패시턴스를 확보하고 있다. In order to secure such capacitance, conventionally, the lower electrode is formed into a cylinder type or a concave type to increase the surface area. However, the concave type has a limitation in increasing the surface area of the lower electrode, thereby coping with high integration device operation. It is difficult to secure sufficient capacitance. Therefore, in recent years, the capacitance is secured using a cylindrical capacitor.

이러한 실린더형 캐패시터는 다음과 같은 방식으로 제작될 수 있다. 우선, 반도체 회로 예컨대, 모스 트랜지스터 등이 형성되어 있는 반도체 기판 상부에 하부전극 예정 높이 정도의 산화막을 형성한다. 그리고, 산화막 상부에 하부전극의 예정 영역이 노출될 수 있도록 공지의 포토리소그래피(photolithography) 방식으로 포토레지스트 패턴을 형성한다. 그런 다음, 포토레지스트 패턴에 의해 산화막을 식각하여 하부전극 영역을 한정한 다음, 포토레지스트 패턴을 제거한다. 그 후, 하부전극 예정 영역에 전극물질을 증착하고, 전극물질을 산화막 표면이 노출되도록 평 탄화하여 실린더형의 하부전극을 형성한다. 이때, 현재의 고집적 반도체 메모리 소자에서는 높은 캐패시턴스를 확보하기 위하여 하부전극의 높이를 증대시킬 필요가 있다. 이에 따라, 하부전극의 높이를 한정하는 산화막을 1.5 내지 2㎛ 정도로 매우 두껍게 형성하고 있다.Such a cylindrical capacitor can be manufactured in the following manner. First, an oxide film having a predetermined height of a lower electrode is formed on a semiconductor substrate on which a semiconductor circuit, for example, a MOS transistor or the like is formed. Then, a photoresist pattern is formed by a known photolithography method so that a predetermined region of the lower electrode is exposed on the oxide film. Then, the oxide layer is etched by the photoresist pattern to define the lower electrode region, and then the photoresist pattern is removed. Thereafter, an electrode material is deposited on a predetermined region of the lower electrode, and the electrode material is flattened to expose the oxide film surface to form a cylindrical lower electrode. At this time, in the current highly integrated semiconductor memory device, it is necessary to increase the height of the lower electrode in order to secure a high capacitance. As a result, an oxide film defining the height of the lower electrode is formed very thick, about 1.5 to 2 mu m.

그러나, 캐패시터의 상하부 전극간 접촉면적 증가를 위해 산화막을 제거하면 하부전극의 표면장력으로 인해 하부전극이 인접한 하부전극 쪽으로 기우는 리닝(leaning) 현상이 발생한다. 이러한 리닝 현상이 발행하면 산화막 제거시 사용되는 케미컬이 산화막 하부의 막(layer)으로 흘러 들어가 하부전극 하부의 절연막을 식각함에 따라 벙커 결함(bunker defect)이 발생된다.However, when the oxide film is removed to increase the contact area between the upper and lower electrodes of the capacitor, a lining phenomenon occurs in which the lower electrode is inclined toward the adjacent lower electrode due to the surface tension of the lower electrode. When such a lining phenomenon occurs, a bunker defect occurs as a chemical used to remove the oxide film flows into a layer under the oxide film and etches the insulating film under the lower electrode.

따라서, 본 발명은 상기한 문제점을 해결하기 위하여 제안된 것으로, 충분한 캐패시턴스를 확보할 수 있는 반도체 소자의 캐패시터 형성시 캐패시터의 기울어짐 현상을 방지할 수 있는 반도체 소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.Accordingly, the present invention has been proposed to solve the above problems, and to provide a method of forming a capacitor of a semiconductor device capable of preventing the inclination of the capacitor during formation of the capacitor of the semiconductor device capable of ensuring a sufficient capacitance. There is this.

또한, 본 발명의 다른 목적은 충분한 캐패시턴스를 확보할 수 있는 반도체 소자의 캐패시터 형성시 캐패시터의 벙커 결함을 억제할 수 있는 반도체 소자의 캐패시터 형성방법을 제공하는데 있다.In addition, another object of the present invention is to provide a method for forming a capacitor of a semiconductor device capable of suppressing a bunker defect of the capacitor when forming a capacitor of the semiconductor device capable of ensuring sufficient capacitance.

상기에서 설명한 목적을 달성하기 위한 일측면에 따른 본 발명은, 제1 절연막이 형성된 반도체 기판을 제공하는 단계와, 상기 제1 절연막 상부에 식각정지막 및 제2 절연막을 증착하는 단계와, 상기 제2 절연막 상에 케미컬 차단막 및 제3 절연막을 증착하는 단계와, 상기 제3 절연막, 상기 케미컬 차단막, 상기 제2 절연막 및 상기 식각정지막을 식각하여 상기 제1 절연막의 일부영역을 노출시키는 컨택홀을 형성하는 단계와, 상기 컨택홀의 내부면을 따라 캐패시터의 하부전극을 형성하는 단계와, 상기 하부전극이 형성된 전체구조를 케미컬에 담궈 상기 제3 절연막을 제거하는 단계를 포함하는 반도체 소자의 캐패시터 형성방법을 제공한다.According to an aspect of the present invention, there is provided a semiconductor substrate including a first insulating film, depositing an etch stop film and a second insulating film on the first insulating film, and Depositing a chemical blocking film and a third insulating film on the insulating film; and forming a contact hole exposing the partial region of the first insulating film by etching the third insulating film, the chemical blocking film, the second insulating film, and the etch stop film. Forming a lower electrode of the capacitor along the inner surface of the contact hole; and removing the third insulating layer by dipping the entire structure in which the lower electrode is formed. to provide.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do. In addition, in the drawings, the thicknesses of layers and regions are exaggerated for clarity, and in the case where the layers are said to be "on" another layer or substrate, they may be formed directly on another layer or substrate or Or a third layer may be interposed therebetween.

실시예Example

도 1 내지 도 4는 본 발명의 바람직한 실시예에 따른 반도체 소자의 캐패시터 형성방법을 도시한 공정단면도이다. 여기서, 도 1 내지 도 4에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 하는 동일 요소이다. 1 to 4 are process cross-sectional views illustrating a method of forming a capacitor of a semiconductor device in accordance with a preferred embodiment of the present invention. Here, the same reference numerals among the reference numerals shown in FIGS. 1 to 4 are the same elements having the same function.

먼저, 도 1에 도시된 바와 같이, 트랜지스터 및 비트라인 형성공정이 완료된 반도체 기판(100) 상에 제1 절연막(110)을 증착한다. 여기서 제1 절연막(110)은 층간 절연막(ILD: Inter Layer Dielectric)으로 산화막 계열의 물질로 형성한다. 예컨대, 제1 절연막(110)은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate)막, PECVD(Plasma Enhanced Chemical Vapor Deposition)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organic Silicate Glass)막 중 어느 하나를 이용하여 단층막 또는 이들이 적층된 적층막으로 형성한다.First, as shown in FIG. 1, the first insulating layer 110 is deposited on the semiconductor substrate 100 on which the transistor and bit line forming processes are completed. The first insulating layer 110 is an interlayer dielectric (ILD) and is formed of an oxide-based material. For example, the first insulating layer 110 may include an HDP (High Density Plasma) oxide film, a BPSG (Boron Phosphorus Silicate Glass) film, a PSG (Phosphorus Silicate Glass) film, a PETEOS (Plasma Enhanced Tetra Ethyle Ortho Silicate) film, and a PECVD (Plasma Enhanced Chemical) film. A single layer film or a laminate thereof is formed by using any one of a vapor deposition (USG) film, a USG (Un-doped Silicate Glass) film, a FSG (Fluorinated Silicate Glass) film, a carbon doped oxide (CDO) film, and an organic silicon glass (OSG) film It is formed of a laminated film.

이어서, 제1 절연막(110)을 식각하여 기판(100)의 일부 영역을 노출시키는 컨택홀(미도시)을 형성한 다음, 컨택홀이 매립되도록 플러그용 도전물질(미도시)을 증착한다. 그런 다음, 플러그용 도전물질을 평탄화하여 컨택홀이 매립되는 컨택 플러그(111)를 형성한다.Subsequently, the first insulating layer 110 is etched to form a contact hole (not shown) exposing a portion of the substrate 100, and then a plug conductive material (not shown) is deposited to fill the contact hole. Then, the plug conductive material is planarized to form a contact plug 111 in which the contact hole is embedded.

이어서, 컨택 플러그(111)를 포함한 제1 절연막(110) 상에 식각정지막(112)을 증착한다. 이때, 식각정지막(112)은 산화막과 식각 선택비가 다른 질화막으로 형성한다.Subsequently, an etch stop layer 112 is deposited on the first insulating layer 110 including the contact plug 111. In this case, the etch stop layer 112 is formed of a nitride layer having a different etching selectivity from the oxide layer.

이어서, 식각정지막(112) 상에 제2 절연막(113)을 증착한다. 이때, 제2 절연막(113)은 산화막 계열의 물질로 형성한다. 바람직하게는, 제2 절연막(113)은 PETEOS, PSG, BPSG, HDP, LPTEOS 및 HSQ 중 어느 하나의 물질을 단층 또는 적층 구조로 형성하되, 500 내지 20000Å의 두께로 형성한다.Subsequently, a second insulating layer 113 is deposited on the etch stop layer 112. In this case, the second insulating layer 113 is formed of an oxide-based material. Preferably, the second insulating film 113 is formed of any one material of PETEOS, PSG, BPSG, HDP, LPTEOS, and HSQ in a single layer or laminated structure, but is formed to a thickness of 500 to 20000 Å.

이어서, 제2 절연막(113) 상에 케미컬 차단막(114)을 증착한다. 이때, 케미컬 차단막(114)은 후속공정을 통해 형성될 제3 절연막(115)의 제거시 케미컬이 제3 절연막(115) 하부의 제2 절연막(113)으로 침투하는 것을 차단한다. 따라서, 제3 절연막(115) 하부의 제2 절연막(113)에서 벙커 결함이 발생되는 것을 억제할 수 있다.Subsequently, a chemical blocking film 114 is deposited on the second insulating film 113. In this case, the chemical blocking layer 114 blocks the penetration of the chemical into the second insulating layer 113 under the third insulating layer 115 when the third insulating layer 115 is removed through the subsequent process. Therefore, the occurrence of bunker defects in the second insulating film 113 under the third insulating film 115 can be suppressed.

여기서, 케미컬 차단막(114)은 질화막 계열의 SiN, Si3N4 및 SiON 중 어느 하나로 형성하거나 폴리 계열의 폴리실리콘(polysilicon)으로 형성하되, 그 두께는 50 내지 2000Å으로 한다. Here, the chemical blocking film 114 is formed of any one of the nitride film-based SiN, Si 3 N 4 and SiON or formed of poly-based polysilicon (polysilicon), the thickness is 50 to 2000Å.

이어서, 케미컬 차단막(114) 상에 제3 절연막(115)을 증착한다. 이때, 제3 절연막(115)은 제1 절연막(110) 또는 제2 절연막(113)과 동일한 물질로 형성한다.Subsequently, a third insulating film 115 is deposited on the chemical blocking film 114. In this case, the third insulating film 115 is formed of the same material as the first insulating film 110 or the second insulating film 113.

이어서, 도 2에 도시된 바와 같이, 제3 절연막(115) 상에 포토레지스트(미도시)를 도포한 후, 포토마스크(미도시)를 이용한 노광 및 현상공정을 실시하여 포토레지스트 패턴(116)을 형성한다.Subsequently, as shown in FIG. 2, after the photoresist (not shown) is coated on the third insulating layer 115, the photoresist pattern 116 is subjected to an exposure and development process using a photomask (not shown). To form.

이어서, 포토레지스트 패턴(116)을 식각마스크로 이용한 식각공정(117)을 실시하여 노출된 제3 절연막(115), 케미컬 차단막(114), 제2 절연막(113) 및 식각정지막(112)을 식각한다. 이로써, 컨택 플러그(111)를 노출시키는 컨택홀(118)이 형성된다.Subsequently, an etching process 117 using the photoresist pattern 116 as an etching mask is performed to expose the exposed third insulating film 115, the chemical blocking film 114, the second insulating film 113, and the etch stop film 112. Etch it. As a result, a contact hole 118 exposing the contact plug 111 is formed.

여기서, 케미컬 차단막(114)의 식각은, 케미컬 차단막(114)이 질화막 계열일 경우에는 불소(Fluorine)을 이용한 식각공정을 통해 이루어지고, 케미컬 차단막 (114)이 폴리 계열일 경우네는 염소(Chlorine)를 이용한 식각공정을 통해 이루어진다.Here, the etching of the chemical blocking film 114 is performed through an etching process using fluorine when the chemical blocking film 114 is a nitride film series, and chlorine when the chemical blocking film 114 is a poly series. ) Through the etching process.

이어서, 도 3에 도시된 바와 같이, 스트립(strip) 공정을 실시하여 포토레지스트 패턴(116)을 제거한다.Subsequently, as shown in FIG. 3, a strip process is performed to remove the photoresist pattern 116.

이어서, 컨택홀(118, 도 2 참조)을 포함한 전체 구조 상부의 단차를 따라 캐패시터의 하부전극용 도전물질(미도시)을 증착한 다음, 이를 평탄화하여 컨택홀(118)의 내부면을 따라 캐패시터의 하부전극(120)을 형성한다. 이때, 제2 절연막(113)이 잔류하여 하부전극(120)의 양측에 존재하므로 하부전극(120)의 리닝 현상을 방지할 수 있다.Subsequently, a conductive material (not shown) for the lower electrode of the capacitor is deposited along the step of the upper portion of the entire structure including the contact hole 118 (see FIG. 2), and then planarized to form the capacitor along the inner surface of the contact hole 118. To form the lower electrode 120. In this case, since the second insulating layer 113 remains and exists on both sides of the lower electrode 120, it is possible to prevent the lowering of the lower electrode 120.

이어서, 도 4에 도시된 바와 같이, 도 3의 전체 구조물을 케미컬에 담궈(dip) 일정 시간 방치함으로써, 제3 절연막(115)을 제거한다. 이때, 케미컬은 BOE(Buffer Oxide Etchant) 용액을 이용한다.Subsequently, as illustrated in FIG. 4, the third insulating layer 115 is removed by dipping the entire structure of FIG. 3 into a chemical and leaving it for a predetermined time. In this case, the chemical uses a BOE (Buffer Oxide Etchant) solution.

이어서, 제3 절연막(115)이 제거된 전체 구조 상부의 단차를 따라 유전막(121)을 증착한다. 이때, 유전막(121)은 ONO(Oxide-Nitride-Oxide) 구조로 형성한다.Subsequently, the dielectric film 121 is deposited along the stepped portion of the entire structure from which the third insulating film 115 is removed. In this case, the dielectric layer 121 is formed in an oxide-nitride-oxide (ONO) structure.

이어서, 유전막(121) 상부의 단차를 따라 캐패시터의 상부전극(122)을 형성한다. Subsequently, the upper electrode 122 of the capacitor is formed along the step above the dielectric layer 121.

즉, 본 발명의 바람직한 실시예에 따르면, 캐패시터의 하부전극 양측에 2중 구조의 상·하부 절연막을 형성하고, 그 절연막 간에 케미컬 차단막을 개재시킴으로써 상부 절연막 제거시 사용되는 케미컬이 하부 절연막으로 침투하는 것을 차단 하여 하부전극 하부의 절연막에서 벙커 결함이 발생되는 것을 방지할 수 있다.That is, according to a preferred embodiment of the present invention, the upper and lower insulating film having a double structure is formed on both sides of the lower electrode of the capacitor, and the chemical blocking film penetrates into the lower insulating film by interposing the chemical blocking film between the insulating films. It is possible to prevent the occurrence of bunker defects in the insulating film under the lower electrode by blocking the.

또한, 캐패시터의 하부전극 양측에 2중 구조의 상·하부 절연막을 형성하고 상부 절연막은 제거하되 하부 절연막은 하부전극 양측에 잔류시킴으로써, 하부전극의 리닝 현상을 방지할 수 있다.In addition, the upper and lower insulating films having a double structure are formed on both sides of the lower electrode of the capacitor, and the upper insulating film is removed, but the lower insulating film is left on both sides of the lower electrode, thereby preventing the lowering of the lower electrode.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

이상에서 설명한 바와 같이, 본 발명에 의하면, 캐패시터의 하부전극 양측에 2중 구조의 상·하부 절연막을 형성하고, 그 절연막 간에 케미컬 차단막을 개재시킴으로써 상부 절연막 제거시 사용되는 케미컬이 하부 절연막으로 침투하는 것을 차단하여 하부전극 하부의 절연막에서 벙커 결함이 발생되는 것을 방지할 수 있다.As described above, according to the present invention, the upper and lower insulating films having a double structure are formed on both sides of the lower electrode of the capacitor, and the chemical blocking film penetrates into the lower insulating film by interposing the chemical blocking film between the insulating films. It is possible to prevent the occurrence of bunker defects in the insulating film under the lower electrode by blocking the.

또한, 본 발명에 의하면, 캐패시터의 하부전극 양측에 2중 구조의 상·하부 절연막을 형성하고 상부 절연막은 제거하되 하부 절연막은 하부전극 양측에 잔류시킴으로써, 하부전극의 리닝 현상을 방지할 수 있다.According to the present invention, the upper and lower insulating films having a double structure are formed on both sides of the lower electrode of the capacitor, and the upper insulating film is removed, but the lower insulating film is left on both sides of the lower electrode, thereby preventing the lower electrode.

따라서, 높은 캐패시턴스를 확보하면서 캐패시터의 동작 특성을 개선시킬 수 있다.Therefore, it is possible to improve the operating characteristics of the capacitor while ensuring a high capacitance.

Claims (13)

제1 절연막이 형성된 반도체 기판을 제공하는 단계;Providing a semiconductor substrate having a first insulating film formed thereon; 상기 제1 절연막 상부에 식각정지막 및 제2 절연막을 증착하는 단계;Depositing an etch stop layer and a second insulating layer on the first insulating layer; 상기 제2 절연막 상에 케미컬 차단막 및 제3 절연막을 증착하는 단계;Depositing a chemical blocking film and a third insulating film on the second insulating film; 상기 제3 절연막, 상기 케미컬 차단막, 상기 제2 절연막 및 상기 식각정지막을 식각하여 상기 제1 절연막의 일부영역을 노출시키는 컨택홀을 형성하는 단계;Etching the third insulating film, the chemical blocking film, the second insulating film, and the etch stop film to form a contact hole exposing a portion of the first insulating film; 상기 컨택홀의 내부면을 따라 캐패시터의 하부전극을 형성하는 단계; 및Forming a lower electrode of the capacitor along an inner surface of the contact hole; And 상기 하부전극이 형성된 전체구조를 케미컬에 담궈 상기 제3 절연막을 제거하는 단계Immersing the entire structure in which the lower electrode is formed in chemical to remove the third insulating film 를 포함하는 반도체 소자의 캐패시터 형성방법.Capacitor formation method of a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 케미컬 차단막은 질화막 계열 또는 폴리 계열의 물질로 형성하는 반도체 소자의 캐패시터 형성방법.The chemical blocking film is a capacitor forming method of a semiconductor device formed of a nitride film-based or poly-based material. 제 1 항에 있어서,The method of claim 1, 상기 케미컬 차단막은 SiN, Si3N4, SiON 및 폴리실리콘 중 어느 하나로 형성하는 반도체 소자의 캐패시터 형성방법.The chemical blocking film is a capacitor forming method of a semiconductor device formed of any one of SiN, Si 3 N 4 , SiON and polysilicon. 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,The method according to any one of claims 1 to 3, 상기 케미컬 차단막의 식각은 상기 케미컬 차단막이 질화막 계열인 경우에는 불소를 이용하는 반도체 소자의 캐패시터 형성방법.The etching of the chemical blocking film is a method of forming a capacitor of a semiconductor device using fluorine when the chemical blocking film is a nitride film-based. 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,The method according to any one of claims 1 to 3, 상기 케미컬 차단막의 식각은 상기 케미컬 차단막이 폴리 계열인 경우에는 염소를 이용하는 반도체 소자의 캐패시터 형성방법.The etching of the chemical blocking film is a method of forming a capacitor of a semiconductor device using chlorine when the chemical blocking film is a poly series. 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,The method according to any one of claims 1 to 3, 상기 케미컬 차단막은 50 내지 200Å의 두께로 형성하는 반도체 소자의 캐패시터 형성방법.The chemical blocking film is a capacitor forming method of a semiconductor device to form a thickness of 50 to 200Å. 제 1 항에 있어서,The method of claim 1, 상기 제1 절연막은 컨택 플러그를 개재하여 형성하는 반도체 소자의 캐패시터 형성방법.And the first insulating film is formed through a contact plug. 제 7 항에 있어서,The method of claim 7, wherein 상기 컨택홀은 상기 컨택 플러그를 노출시키는 반도체 소자의 캐패시터 형성방법.And the contact hole exposes the contact plug. 제 7 항 또는 제 8 항에 있어서,The method according to claim 7 or 8, 상기 컨택 플러그는 상기 하부전극과 연결되는 반도체 소자의 캐패시터 형성방법.And the contact plug is connected to the lower electrode. 제 1 항에 있어서,The method of claim 1, 상기 제2 절연막은 PETEOS, PSG, BPSG, HDP, LPTEOS 및 HSQ 중 어느 하나의 물질로 형성하는 반도체 소자의 캐패시터 형성방법.And the second insulating film is formed of any one of PETEOS, PSG, BPSG, HDP, LPTEOS, and HSQ. 제 1 항 또는 제 10 항에 있어서,The method according to claim 1 or 10, 상기 제2 절연막은 500 내지 20000Å의 두께로 형성하는 반도체 소자의 캐패시터 형성방법.And the second insulating film is formed to a thickness of 500 to 20000 두께. 제 1 항에 있어서,The method of claim 1, 상기 제3 절연막 제거를 위한 상기 케미컬은 BOE 용액으로 하는 반도체 소자의 캐패시터 형성방법.And the chemical for removing the third insulating film is a BOE solution. 제 1 항 또는 제 12 항에 있어서,The method of claim 1 or 12, 상기 제3 절연막을 제거한 후, 상기 케미컬 차단막 및 상기 하부전극 상부의 단차를 따라 유전막 및 상기 캐패시터의 상부전극을 형성하는 단계를 더 포함하는 반도체 소자의 캐패시터 형성방법.After removing the third insulating layer, forming a dielectric layer and an upper electrode of the capacitor along a step between the chemical blocking layer and the lower electrode.
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