KR20060134601A - Circuit for controlling sense amplifier of semiconductor memory device - Google Patents

Circuit for controlling sense amplifier of semiconductor memory device Download PDF

Info

Publication number
KR20060134601A
KR20060134601A KR1020050054405A KR20050054405A KR20060134601A KR 20060134601 A KR20060134601 A KR 20060134601A KR 1020050054405 A KR1020050054405 A KR 1020050054405A KR 20050054405 A KR20050054405 A KR 20050054405A KR 20060134601 A KR20060134601 A KR 20060134601A
Authority
KR
South Korea
Prior art keywords
signal
sense amplifier
delay
fuse
enable signal
Prior art date
Application number
KR1020050054405A
Other languages
Korean (ko)
Other versions
KR100682207B1 (en
Inventor
임민수
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050054405A priority Critical patent/KR100682207B1/en
Publication of KR20060134601A publication Critical patent/KR20060134601A/en
Application granted granted Critical
Publication of KR100682207B1 publication Critical patent/KR100682207B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/14—Implementation of control logic, e.g. test mode decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits

Landscapes

  • Dram (AREA)

Abstract

A sense amplifier control circuit in a semiconductor memory device is provided to increase an RCD(Ras to Cas Delay) time by adjusting a sensing enable timing of the sense amplifier by using a test mode. A sense amplifier control circuit in a semiconductor memory device includes a fuse selection driver(100), a fuse driver(200), a logic circuit(300a), a sense amplifier decoder(400), and a sense amplifier enable signal generator(500). The fuse selection driver combines an MRS signal and a reset signal to output a fuse select signal. The fuse driver outputs plural fuse enable signals according to the cutting of respective fuses, when the fuse select signal is activated. The logic circuit combines the fuse enable signals with a test mode signal to output plural fuse select enable signals. The sense amplifier decoder decodes the fuse select enable signals to output plural sense amplifier delay signals. The sense amplifier enable signal generator multiplexes delay control signals, which have different delay times from the sense amplifier delay signals, and outputs a sense amplifier enable signal for enabling the sense amplifier.

Description

반도체 메모리 장치의 센스앰프 제어회로{Circuit for controlling sense amplifier of semiconductor memory device}Circuit for controlling sense amplifier of semiconductor memory device

도 1은 종래 기술에 따른 반도체 메모리 장치의 센스앰프 제어회로에 관한 구성도. 1 is a block diagram of a sense amplifier control circuit of a semiconductor memory device according to the prior art.

도 2는 종래 기술에 따른 센스앰프의 동작 시점을 설명하기 위한 도면. 2 is a view for explaining the operation time of the sense amplifier according to the prior art.

도 3a 및 도 3b는 본 발명에 따른 반도체 메모리 장치의 센스앰프 제어회로에 관한 구성도. 3A and 3B are diagrams illustrating a sense amplifier control circuit of a semiconductor memory device according to the present invention.

도 4는 도 3의 퓨즈 선택 구동부에 관한 상세 회로도. FIG. 4 is a detailed circuit diagram of the fuse select driver of FIG. 3. FIG.

도 5는 도 3의 퓨즈 구동부에 관한 상세 회로도. FIG. 5 is a detailed circuit diagram of the fuse driver of FIG. 3. FIG.

도 6은 도 3의 센스앰프 디코더에 관한 상세 회로도. FIG. 6 is a detailed circuit diagram of the sense amplifier decoder of FIG. 3. FIG.

도 7은 도 3의 센스앰프 인에이블 신호 발생부에 관한 상세 구성도. FIG. 7 is a detailed configuration diagram illustrating the sense amplifier enable signal generator of FIG. 3. FIG.

도 8은 도 7의 멀티플렉서에 관한 상세 회로도. FIG. 8 is a detailed circuit diagram of the multiplexer of FIG. 7. FIG.

도 9는 본 발명의 동작을 설명하기 위한 타이밍도. 9 is a timing diagram for explaining the operation of the present invention.

본 발명은 반도체 메모리 장치의 센스앰프 제어회로에 관한 것으로서, 특히, 반도체 메모리 장치의 테스트 모드를 사용하여 센스앰프의 센싱 인에이블 시점을 조절하여 tRCD(Ras to Cas Delay) 마진을 확보할 수 있도록 하는 기술이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a sense amplifier control circuit of a semiconductor memory device, and more particularly, to adjust a sensing enable timing of a sense amplifier using a test mode of a semiconductor memory device to secure a ras to cas delay (tRCD) margin. Technology.

도 1은 종래의 반도체 메모리 장치의 센스앰프 제어회로에 관한 구성도이다. 1 is a block diagram of a sense amplifier control circuit of a conventional semiconductor memory device.

종래의 반도체 메모리 장치의 센스앰프 제어회로는, 워드라인 인에이블 신호 발생부(10)와 센스앰프 인에이블 신호 발생부(20)를 구비한다. The sense amplifier control circuit of a conventional semiconductor memory device includes a word line enable signal generator 10 and a sense amplifier enable signal generator 20.

여기서, 워드라인 인에이블 신호 발생부(10)는 액티브 신호 ACT를 입력받아 이를 소정시간 지연시켜 워드라인 인에이블 신호 WLEN를 출력한다. 그리고, 센스앰프 인에이블 신호 발생부(20)는 워드라인 인에이블 신호 WLEN를 입력받아 이를 소정시간 지연시켜 센스앰프 인에이블 신호 SAEN를 출력한다. The word line enable signal generator 10 receives the active signal ACT and delays it for a predetermined time to output the word line enable signal WLEN. The sense amplifier enable signal generator 20 receives the word line enable signal WLEN and delays it for a predetermined time to output the sense amplifier enable signal SAEN.

이러한 구성을 갖는 종래의 반도체 메모리 장치의 센스앰프 제어회로에 관한 동작과정을 도 2의 타이밍도를 참조하여 설명하면 다음과 같다. An operation process related to the sense amplifier control circuit of the conventional semiconductor memory device having such a configuration will be described below with reference to the timing diagram of FIG. 2.

먼저, 액티브 신호 ACT가 저전위에서 고전위로 인에이블되어 인에이블 신호 발생부(10)에 인가되면, 워드라인 인에이블 신호 발생부(10)는 입력된 어드레스에 해당되는 워드라인 WL을 결정하는 시간동안 액티브 신호 ACT를 지연시켜 워드라인 인에이블 신호 WLEN를 출력하고, 이에 해당하는 워드라인 WL이 인에이블된다. First, when the active signal ACT is enabled from the low potential to the high potential and applied to the enable signal generator 10, the word line enable signal generator 10 determines the word line WL corresponding to the input address for a time. The word line enable signal WLEN is output by delaying the active signal ACT, and the corresponding word line WL is enabled.

이후에, 워드라인 인에이블 신호 WLEN를 입력받은 센스앰프 인에이블 신호 발생부(20)는 워드라인 WL이 인에이블 된 이후에 비트라인 BL,/BL 사이의 전하 분배가 완전히 이루어지기 이전의 시간동안 워드라인 인에이블 신호 WLEN를 지연시켜 센스앰프 SA를 동작시키게 된다. Subsequently, the sense amplifier enable signal generator 20 receiving the word line enable signal WLEN is input for a period of time before charge distribution between the bit lines BL and / BL is completed after the word line WL is enabled. The word line enable signal WLEN is delayed to operate the sense amplifier SA.

이러한 동작과정을 갖는 종래의 센스앰프는 센스앰프가 인에이블 되는 센싱 시작 시점이 회로의 설계시 각 디바이스 마다 미리 정해지게 된다. 이에 따라, 비트라인과 비트라인바가 충분히 차지 쉐어링되어 센스앰프가 인에이블 되는 시점을 나타내는 tRCD 시간의 마진이 정해지게 된다. In a conventional sense amplifier having such an operation process, a sensing start time point at which the sense amplifier is enabled is predetermined for each device in designing a circuit. Accordingly, the margin of the tRCD time indicating the time point at which the bit line and the bit line bar are sufficiently charged and the sense amplifier is enabled is determined.

즉, tRCD(Ras to Cas Delay) 시간은 라스 액티브 이후에 실제로 데이타를 읽을 수 있는 시간까지의 시간을 나타내며, 이러한 시간은 비트라인 센스앰프의 동작 인에이블 시점에 달려있다. That is, the Ras to Cas Delay (tRCD) time represents the time from the last active time until the data can be actually read, and this time depends on the operation enable time of the bit line sense amplifier.

센스앰프의 동작시 데이타를 리드하기 위해 비트라인 BL이 데이타 라인과 전기적으로 연결되었을 때, 데이타의 센싱이 가능할 정도까지는 비트라인의 전압 레벨이 증폭되어 있어야 한다. When the bit line BL is electrically connected to the data line to read data during the operation of the sense amplifier, the voltage level of the bit line must be amplified until the data can be sensed.

그런데, 이러한 tRCD 시간을 단축하기 위해 비트라인 센스앰프를 무조건 빠르게 동작시킬 수는 없다. 만약, 비트라인이 완전히 디벨로프 하기 이전에 센스앰프가 인에이블 되는 경우 데이타 손실에 따른 오동작이 유발되며, 센스앰프의 동작 시점을 너무 큰 지연시간을 갖도록 설정할 경우 고속동작이 불가능하게 되는 문제점이 있다. However, in order to shorten the tRCD time, the bit line sense amplifier cannot be quickly operated. If the sense amplifier is enabled before the bit line is fully developed, malfunction may occur due to data loss, and high speed operation may not be possible if the operating time of the sense amplifier is set to have a large delay time. .

본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로서, 테스트 모드에 의해 센스앰프의 센싱 인에이블 시점을 조절함으로써 tRCD 마진을 충분히 확보할 수 있도록 하는데 그 목적이 있다. The present invention was created to solve the above problems, and an object thereof is to ensure sufficient tRCD margin by adjusting a sensing enable timing of a sense amplifier by a test mode.

상기한 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 센스앰프 제 어회로는, 모드 레지스트 셋트 신호와 리셋신호를 논리조합하여 퓨즈 선택신호를 출력하는 퓨즈선택 구동부; 퓨즈 선택신호의 활성화시 각각의 퓨즈의 커팅에 따라 복수개의 퓨즈 인에이블 신호를 출력하는 퓨즈 구동부; 복수개의 퓨즈 인에이블 신호와 테스트 모드시 활성화되는 테스트 모드 신호를 논리조합하여 복수개의 퓨즈 선택 인에이블 신호를 출력하는 논리회로부; 복수개의 퓨즈 선택 인에이블 신호를 디코딩하여 센스앰프의 동작 시점을 제어하기 위한 복수개의 센스앰프 지연신호를 출력하는 센스앰프 디코더; 및 복수개의 센스앰프 지연신호와 서로 다른 지연시간을 갖는 지연 제어신호를 멀티플렉싱하여 센스앰프의 인에이블 동작을 제어하기 위한 센스앰프 인에이블 신호를 출력하는 센스앰프 인에이블 신호 발생부를 구비함을 특징으로 한다. The sense amplifier control circuit of the semiconductor memory device of the present invention for achieving the above object includes a fuse selection driver for outputting a fuse selection signal by a logical combination of the mode register set signal and the reset signal; A fuse driver configured to output a plurality of fuse enable signals according to cutting of each fuse when the fuse selection signal is activated; A logic circuit unit configured to logically combine a plurality of fuse enable signals and a test mode signal activated in a test mode, and output a plurality of fuse select enable signals; A sense amplifier decoder configured to decode a plurality of fuse select enable signals and output a plurality of sense amplifier delay signals for controlling operation timing of the sense amplifier; And a sense amplifier enable signal generator for multiplexing a plurality of sense amplifier delay signals and delay control signals having different delay times to output a sense amplifier enable signal for controlling an enable operation of the sense amplifier. do.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.

도 3a는 본 발명에 따른 반도체 메모리 장치의 센스앰프 제어회로에 관한 구성도이다. 3A is a block diagram of a sense amplifier control circuit of a semiconductor memory device according to the present invention.

본 발명은 퓨즈선택 구동부(100), 퓨즈 구동부(200), 논리회로부(300a), 센스앰프 디코더(400) 및 센스앰프 인에이블 신호 발생부(500)를 구비한다. The present invention includes a fuse selection driver 100, a fuse driver 200, a logic circuit 300a, a sense amplifier decoder 400, and a sense amplifier enable signal generator 500.

여기서, 퓨즈선택 구동부(100)는 모드 레지스트 셋트신호 MRS와 리셋신호 RST에 따라 퓨즈선택을 제어하기 위한 퓨즈선택신호 FSS를 출력한다. 퓨즈 구동부(200)는 복수개의 퓨즈부(210,220)를 구비한다. 각각의 퓨즈부(210,220)는 퓨즈선택신호 FSS에 따라 퓨즈 인에이블 신호 FE<0:1>를 출력한다. Here, the fuse selection driver 100 outputs a fuse selection signal FSS for controlling fuse selection according to the mode registration set signal MRS and the reset signal RST. The fuse driver 200 includes a plurality of fuses 210 and 220. Each fuse unit 210 or 220 outputs a fuse enable signal FE <0: 1> according to the fuse selection signal FSS.

논리회로부(300a)는 테스트 모드 신호 TM_F, 인버터 IV1에 의해 반전된 테스트 모드신호 TM_F 및 퓨즈 인에이블 신호 FE<0:1>를 논리조합하여 퓨즈 선택 인에이블 신호 FSE<0:1>를 출력한다. 여기서, 테스트 모드 신호 TM_F는 센스앰프의 동작 시점을 앞당기기 위한 테스트 모드 신호이다. The logic circuit unit 300a logically combines the test mode signal TM_F, the test mode signal TM_F inverted by the inverter IV1, and the fuse enable signal FE <0: 1>, and outputs the fuse select enable signal FSE <0: 1>. . Here, the test mode signal TM_F is a test mode signal for advancing the operation time of the sense amplifier.

또한, 논리회로부(300a)는 낸드게이트 ND1, 노아게이트 NOR1를 구비한다. 여기서, 낸드게이트 ND1는 테스트 모드 신호 TM_F와 퓨즈 인에이블 신호 FE<0>를 낸드연산하여 퓨즈 선택 인에이블 신호 FSE<0>를 출력한다. 그리고, 노아게이트 NOR1는 인버터 IV1에 의해 반전된 테스트 모드 신호 TM_F와 퓨즈 인에이블 신호 FE<1>를 노아연산하여 퓨즈 선택 인에이블 신호 FSE<1>를 출력한다. The logic circuit 300a also includes a NAND gate ND1 and a NOR gate NOR1. Here, the NAND gate ND1 performs a NAND operation on the test mode signal TM_F and the fuse enable signal FE <0> to output the fuse select enable signal FSE <0>. The NOA gate NOR1 nominates the test mode signal TM_F and the fuse enable signal FE <1> inverted by the inverter IV1 and outputs the fuse select enable signal FSE <1>.

또한, 센스앰프 디코더(400)는 퓨즈선택 인에이블 신호 FSE<0:1>를 디코딩하여 센스앰프 지연신호 SADLY<0:3>를 출력한다. 센스앰프 인에이블 신호 발생부(500)는 센스앰프 지연신호 SADLY<0:3>, 선택신호 SEL<0:3> 및 지연 제어신호 DLY에 따라 센스앰프 동작 시점을 제어하기 위한 센스앰프 인에이블 신호 SAEN를 출력한다. In addition, the sense amplifier decoder 400 decodes the fuse select enable signal FSE <0: 1> and outputs the sense amplifier delay signal SADLY <0: 3>. The sense amplifier enable signal generator 500 senses an enable signal for controlling the operation of the sense amplifier according to the sense amplifier delay signals SADLY <0: 3>, the selection signals SEL <0: 3>, and the delay control signal DLY. Outputs SAEN.

도 3b는 본 발명에 따른 반도체 메모리 장치의 센스앰프 제어회로에 관한 구성도이다. 3B is a block diagram of a sense amplifier control circuit of the semiconductor memory device according to the present invention.

본 발명은 퓨즈선택 구동부(100), 퓨즈 구동부(200), 논리회로부(300b), 센스앰프 디코더(400) 및 센스앰프 인에이블 신호 발생부(500)를 구비한다. The present invention includes a fuse selection driver 100, a fuse driver 200, a logic circuit 300b, a sense amplifier decoder 400, and a sense amplifier enable signal generator 500.

여기서, 퓨즈선택 구동부(100), 퓨즈 구동부(200), 센스앰프 디코더(400) 및 센스앰프 인에이블 신호 발생부(500)의 구성은 도 3a와 동일하다. The configuration of the fuse selection driver 100, the fuse driver 200, the sense amplifier decoder 400, and the sense amplifier enable signal generator 500 is the same as that of FIG. 3A.

그리고, 논리회로부(300b)는 테스트 모드 신호 TM_S, 인버터 IV1에 의해 반전된 테스트 모드신호 TM_S 및 퓨즈 인에이블 신호 FE<0:1>를 논리조합하여 퓨즈 선택 인에이블 신호 FSE<0:1>를 출력한다. 여기서, 테스트 모드 신호 TM_S는 센스앰프의 동작 시점을 늦추기 위한 테스트 모드 신호이다. The logic circuit unit 300b logically combines the test mode signal TM_S, the test mode signal TM_S inverted by the inverter IV1, and the fuse enable signal FE <0: 1> to combine the fuse select enable signal FSE <0: 1>. Output Here, the test mode signal TM_S is a test mode signal for delaying the operation time of the sense amplifier.

또한, 논리회로부(300b)는 낸드게이트 ND2,ND3를 구비한다. 여기서, 낸드게이트 ND2는 테스트 모드 신호 TM_S와 퓨즈 인에이블 신호 FE<0>를 낸드연산하여 퓨즈 선택 인에이블 신호 FSE<0>를 출력한다. 그리고, 낸드게이트 ND3는 인버터 IV1에 의해 반전된 테스트 모드 신호 TM_S와 퓨즈 인에이블 신호 FE<1>를 낸드연산하여 퓨즈 선택 인에이블 신호 FSE<1>를 출력한다. The logic circuit 300b also includes NAND gates ND2 and ND3. Here, the NAND gate ND2 NAND-operates the test mode signal TM_S and the fuse enable signal FE <0>, and outputs the fuse select enable signal FSE <0>. The NAND gate ND3 performs a NAND operation on the test mode signal TM_S and the fuse enable signal FE <1> inverted by the inverter IV1 to output the fuse select enable signal FSE <1>.

도 4는 도 3의 퓨즈선택 구동부(100)에 관한 상세 회로도이다. 4 is a detailed circuit diagram of the fuse selection driver 100 of FIG. 3.

퓨즈선택 구동부(100)는 노아게이트 NOR2, 인버터 체인 IV2~IV4을 구비한다. The fuse selection driver 100 includes a NOA gate NOR2 and inverter chains IV2 to IV4.

여기서, 노아게이트 NOR2는 모드 레지스트 셋트신호 MRS와 리셋신호 RST를 노아연산한다. 인버터 체인 IV2~IV4은 노아게이트 NOR2의 출력을 반전 지연하여 퓨즈 선택신호 FSS를 출력한다. Here, the NOR gate NOR2 performs a NO operation on the mode registration set signal MRS and the reset signal RST. Inverter chains IV2 to IV4 delay the output of the NOR gate NOR2 and output the fuse selection signal FSS.

도 5는 도 3의 제 1퓨즈부(210), 제 2퓨즈부(220)에 관한 상세 회로도이다. 여기서, 제 1퓨즈부(210)와 제 2퓨즈부(220)의 구성은 동일하므로, 본 발명에서는 제 1퓨즈부(210)의 구성을 그 실시예로 설명하기로 한다. FIG. 5 is a detailed circuit diagram of the first fuse unit 210 and the second fuse unit 220 of FIG. 3. Here, since the configurations of the first fuse unit 210 and the second fuse unit 220 are the same, the configuration of the first fuse unit 210 will be described in the embodiment.

제 1퓨즈부(210)는 퓨즈 f1, NMOS트랜지스터 N1~N3 및 인버터 IV5를 구비한다. 퓨즈 f1는 페리전압 VPERI 인가단과 노드 (a) 사이에 연결된다. NMOS트랜지스터 N1,N2는 노드 (a)와 접지전압단 사이에 직렬 연결된다. 그리고, NMOS트랜지 스터 N1는 게이트 단자를 통해 퓨즈 선택신호 FSS가 인가되고, NMOS트랜지스터 N2는 게이트 단자를 통해 페리전압 VPERI이 인가된다.The first fuse unit 210 includes a fuse f1, NMOS transistors N1 to N3, and an inverter IV5. Fuse f1 is connected between the terminal of the ferry voltage VPERI and node (a). NMOS transistors N1 and N2 are connected in series between node (a) and the ground voltage terminal. The NMOS transistor N1 receives a fuse selection signal FSS through its gate terminal, and the NMOS transistor N2 receives a ferry voltage VPERI through its gate terminal.

인버터 IV5는 노드 (a)의 출력을 반전하여 퓨즈 인에이블 신호 FE를 출력한다. 그리고, NMOS트랜지스터 N3는 노드 (a)와 접지전압단 사이에 연결되어 게이트를 통해 퓨즈 인에이블 신호 FE가 인가된다. Inverter IV5 inverts the output of node (a) and outputs a fuse enable signal FE. In addition, the NMOS transistor N3 is connected between the node (a) and the ground voltage terminal, and the fuse enable signal FE is applied through the gate.

도 6은 도 3의 센스앰프 디코더(400)에 관한 상세 회로도이다. FIG. 6 is a detailed circuit diagram illustrating the sense amplifier decoder 400 of FIG. 3.

센스앰프 디코더(400)는 복수개의 인버터 IV6~IV11와, 복수개의 낸드게이트 ND4~ND7를 구비한다. The sense amplifier decoder 400 includes a plurality of inverters IV6 to IV11 and a plurality of NAND gates ND4 to ND7.

여기서, 낸드게이트 ND4는 인버터 IV6에 의해 반전된 퓨즈 선택 인에이블 신호 FSE<0>와 인버터 IV7에 의해 반전된 퓨즈 선택 인에이블 신호 FSE<1>를 낸드연산한다. 인버터 IV8는 낸드게이트 ND4의 출력을 반전하여 센스앰프 지연신호 SADLY<0>를 출력한다. Here, the NAND gate ND4 NANDs the fuse select enable signal FSE <0> inverted by the inverter IV6 and the fuse select enable signal FSE <1> inverted by the inverter IV7. Inverter IV8 inverts the output of NAND gate ND4 and outputs a sense amplifier delay signal SADLY <0>.

그리고, 낸드게이트 ND5는 인버터 IV7에 의해 반전된 퓨즈 선택 인에이블 신호 FSE<1>와 퓨즈 선택 인에이블 신호 FSE<0>를 낸드연산한다. 인버터 IV9는 낸드게이트 ND5의 출력을 반전하여 센스앰프 지연신호 SADLY<1>를 출력한다. The NAND gate ND5 performs a NAND operation on the fuse select enable signal FSE <1> and the fuse select enable signal FSE <0> inverted by the inverter IV7. Inverter IV9 inverts the output of NAND gate ND5 and outputs a sense amplifier delay signal SADLY <1>.

또한, 낸드게이트 ND6는 인버터 IV6에 의해 반전된 퓨즈 선택 인에이블 신호 FSE<0>와 퓨즈 선택 인에이블 신호 FSE<1>를 낸드연산한다. 인버터 IV10는 낸드게이트 ND6의 출력을 반전하여 센스앰프 지연신호 SADLY<2>를 출력한다. The NAND gate ND6 performs a NAND operation on the fuse select enable signal FSE <0> and the fuse select enable signal FSE <1> inverted by the inverter IV6. Inverter IV10 inverts the output of NAND gate ND6 and outputs a sense amplifier delay signal SADLY <2>.

낸드게이트 ND7는 퓨즈 선택 인에이블 신호 FSE<1>와 퓨즈 선택 인에이블 신호 FSE<0>를 낸드연산한다. 인버터 IV11는 낸드게이트 ND7의 출력을 반전하여 센 스앰프 지연신호 SADLY<3>를 출력한다. The NAND gate ND7 NANDs the fuse select enable signal FSE <1> and the fuse select enable signal FSE <0>. Inverter IV11 inverts the output of NAND gate ND7 and outputs a sense amplifier delay signal SADLY <3>.

도 7은 도 3의 센스앰프 인에이블 신호 발생부(500)에 관한 상세 구성도이다. 센스앰프 인에이블 신호 발생부(500)는 지연 제어부(510)와 멀티플렉서(520)를 구비한다. FIG. 7 is a detailed block diagram illustrating the sense amplifier enable signal generator 500 of FIG. 3. The sense amplifier enable signal generator 500 includes a delay controller 510 and a multiplexer 520.

여기서, 지연 제어부(510)는 복수개의 지연부(511)를 구비한다. 지연부(511)는 지연 제어신호 DLY를 일정시간 지연하여 지연 제어신호 DLY<1>를 출력한다. 지연부(512)는 지연 제어신호 DLY<1>를 일정시간 지연하여 지연 제어신호 DLY<2>를 출력한다. 지연부(513)는 지연 제어신호 DLY<2>를 일정시간 지연하여 지연 제어신호 DLY<3>를 출력한다. Here, the delay controller 510 includes a plurality of delay units 511. The delay unit 511 delays the delay control signal DLY for a predetermined time and outputs the delay control signal DLY <1>. The delay unit 512 delays the delay control signal DLY <1> for a predetermined time and outputs the delay control signal DLY <2>. The delay unit 513 delays the delay control signal DLY <2> for a predetermined time and outputs the delay control signal DLY <3>.

또한, 멀티플렉서(520)는 지연 제어신호 DLY<0:3>와 센스앰프 지연신호 SADLY<0:3>를 멀티플렉싱하여 센스앰프 인에이블 신호 SAEN를 출력한다. In addition, the multiplexer 520 multiplexes the delay control signal DLY <0: 3> and the sense amplifier delay signal SADLY <0: 3> and outputs the sense amplifier enable signal SAEN.

도 8은 도 7의 멀티플렉서(520)에 관한 상세 회로도이다. FIG. 8 is a detailed circuit diagram of the multiplexer 520 of FIG. 7.

멀티플렉서(520)는 복수개의 낸드게이트 ND8~ND13, 노아게이트 NOR3 및 인버터 IV12를 구비한다. The multiplexer 520 includes a plurality of NAND gates ND8 to ND13, a NOA gate NOR3, and an inverter IV12.

여기서, 낸드게이트 ND8는 지연 제어신호 DLY<0>와 센스앰프 지연신호 SADLY<0>를 낸드연산한다. 낸드게이트 ND9는 지연 제어신호 DLY<1>와 센스앰프 지연신호 SADLY<1>를 낸드연산한다. 낸드게이트 ND10는 지연 제어신호 DLY<2>와 센스앰프 지연신호 SADLY<2>를 낸드연산한다. 낸드게이트 ND11는 지연 제어신호 DLY<3>와 센스앰프 지연신호 SADLY<3>를 낸드연산한다. Here, the NAND gate ND8 performs a NAND operation on the delay control signal DLY <0> and the sense amplifier delay signal SADLY <0>. The NAND gate ND9 performs a NAND operation on the delay control signal DLY <1> and the sense amplifier delay signal SADLY <1>. The NAND gate ND10 performs a NAND operation on the delay control signal DLY <2> and the sense amplifier delay signal SADLY <2>. The NAND gate ND11 performs a NAND operation on the delay control signal DLY <3> and the sense amplifier delay signal SADLY <3>.

낸드게이트 ND12는 낸드게이트 ND8,ND9를 낸드연산하고, 낸드게이트 ND13는 낸드게이트 ND10,ND11을 낸드연산한다. 노아게이트 NOR3는 낸드게이트 ND12,ND13의 출력을 노아연산한다. 그리고, 인버터 IV12는 노아게이트 NOR3의 출력을 반전하여 센스앰프 인에이블 신호 SAEN를 출력한다. The NAND gate ND12 NAND-operates the NAND gates ND8 and ND9, and the NAND gate ND13 NAND-operates the NAND gates ND10 and ND11. Noah gate NOR3 performs a nil operation on the outputs of NAND gates ND12 and ND13. Inverter IV12 inverts the output of NOR gate NOR3 and outputs sense amplifier enable signal SAEN.

이러한 구성을 갖는 본 발명의 동작 과정을 설명하면 다음과 같다. Referring to the operation of the present invention having such a configuration as follows.

먼저, 센스앰프가 인에이블 되는 센싱 시작 시점을 앞당기는 경우, 퓨즈선택 구동부(100)의 입력인 모드레지스트 셋트 신호 MRS가 로우가 되고, 리셋신호 RST는 하이가 된다. 이에 따라, 노아게이트 NOR2의 출력이 로우가 되고, 인버터 체인 IV2~IV4을 거쳐 퓨즈선택신호 FSS가 하이로 출력된다. First, when the sensing amplifier advances the sensing start time at which the sense amplifier is enabled, the mode register set signal MRS, which is an input of the fuse selection driver 100, is low, and the reset signal RST is high. Accordingly, the output of the NOA gate NOR2 goes low, and the fuse selection signal FSS is output high through the inverter chains IV2 to IV4.

다음에, 퓨즈 구동부에서 각각의 퓨즈(210,220)는 하이 레벨을 갖는 퓨즈 선택신호 FSS를 입력으로 받아 NMOS트랜지스터 N1가 턴온된다. 이때, 페리전압 VPERI이 하이 레벨일 경우 노드 (a)가 로우가 된다. 노드 (a)의 출력은 인버터 IV5에 의해 반전되어 하이가 되고, 이에 따라, NMOS트랜지스터 N3가 턴온되어 퓨즈 인에이블 신호 FE<0:1>가 모두 하이가 된다. Next, in the fuse driver, each of the fuses 210 and 220 receives a fuse selection signal FSS having a high level as an input, and the NMOS transistor N1 is turned on. At this time, when the ferry voltage VPERI is at a high level, the node (a) becomes low. The output of node (a) is inverted by inverter IV5 to be high, whereby NMOS transistor N3 is turned on so that fuse enable signal FE <0: 1> is all high.

이 상태에서, 테스트 모드가 아닌 노말 모드에서는 테스트 모드 신호 TM_F가 로우가 된다. 이에 따라, 논리회로부(300a)는 도 3a에 도시된 바와 같이, 로우 레벨을 갖는 테스트 모드 신호 TM_F와 하이 레벨을 갖는 퓨즈 인에이블 신호 FE<0>를 낸드연산하여, 퓨즈 선택 인에이블 신호 FSE<0>를 하이로 출력한다. In this state, the test mode signal TM_F goes low in the normal mode other than the test mode. Accordingly, as shown in FIG. 3A, the logic circuit unit 300a NAND-operates the test mode signal TM_F having the low level and the fuse enable signal FE <0> having the high level, and thereby selects the fuse select enable signal FSE <. Output 0> high.

그리고, 논리회로부(300a)는 인버터 IV1를 통해 반전된 하이 레벨의 테스트 모드 신호 TM_F와, 하이 레벨을 갖는 퓨즈 인에이블 신호 FE<1>를 노아연산하여, 퓨즈 선택 인에이블 신호 FSE<1>를 로우로 출력한다. In addition, the logic circuit unit 300a performs a NO operation on the test mode signal TM_F of the high level inverted through the inverter IV1 and the fuse enable signal FE <1> having the high level, and generates a fuse selection enable signal FSE <1>. Output low.

이어서, 센스앰프 디코더(400)의 입력으로 하이 레벨을 갖는 퓨즈 선택 인에이블 신호 FSE<0>와, 로우 레벨을 갖는 퓨즈 선택 인에이블 신호 FSE<1>가 인가된다. Subsequently, a fuse select enable signal FSE <0> having a high level and a fuse select enable signal FSE <1> having a low level are applied to the input of the sense amplifier decoder 400.

다음에, 인버터 IV6는 하이 레벨을 갖는 퓨즈 선택 인에이블 신호 FSE<0>를 반전하여 로우 신호를 출력한다. 그리고, 인버터 IV7는 로우 레벨을 갖는 레벨을 갖는 퓨즈 선택 인에이블 신호 FSE<1>를 반전하여 하이 신호를 출력한다. Inverter IV6 then inverts the fuse select enable signal FSE <0> having a high level and outputs a low signal. The inverter IV7 inverts the fuse select enable signal FSE <1> having a level having a low level and outputs a high signal.

이에 따라, 낸드게이트 ND4,ND6,ND7는 하이신호를 출력하고, 낸드게이트 ND5는 로우 신호를 출력한다. 그리고, 인버터 IV8~IV11는 이를 반전하여 센스앰프 지연신호 SADLY<1>가 하이가 되고, 나머지 센스앰프 지연신호들 SADLY<0>,SADLY<2>,SADLY<3>은 모두 로우가 된다. 따라서, 센스앰프 지연신호 SADLY<1>가 센스앰프 지연신호 SADLY<0:3>의 인에이블 신호로 선택된다. Accordingly, the NAND gates ND4, ND6, and ND7 output high signals, and the NAND gates ND5 output low signals. Inverters IV8 to IV11 invert this, and the sense amplifier delay signals SADLY <1> become high, and the remaining sense amplifier delay signals SADLY <0>, SADLY <2>, and SADLY <3> are all low. Therefore, the sense amplifier delay signal SADLY <1> is selected as the enable signal of the sense amplifier delay signal SADLY <0: 3>.

이후에, 지연 제어부(510)는 외부에서 입력되는 지연 제어부 DLY를 각각 서로 다른 시간으로 제어하여 지연 제어신호 DLY<0:3>를 출력한다. 그리고, 멀티플렉서(520)는 서로 다른 지연시간을 갖는 지연 제어신호 DLY<0:3>와 이와 대응하는 센스앰프 지연신호 SADLY<0:3>를 멀티플렉싱하게 된다. Thereafter, the delay controller 510 controls the delay controller DLY input from the outside at different times to output the delay control signals DLY <0: 3>. The multiplexer 520 multiplexes the delay control signals DLY <0: 3> and the sense amplifier delay signals SADLY <0: 3> having different delay times.

이에 따라, 멀티플렉서(520)는 지연 제어신호 DLY<1>와 센스앰프 지연신호 SADLY<1>를 논리조합하여 최종적인 센스앰프 인에이블 신호 SAEN를 생성한다. Accordingly, the multiplexer 520 logically combines the delay control signal DLY <1> and the sense amplifier delay signal SADLY <1> to generate the final sense amplifier enable signal SAEN.

반면에, 테스트 모드인 경우, 테스트 모드 신호 TM_F가 하이가 된다. 이에 따라, 논리회로부(300)는 하이 레벨을 갖는 테스트 모드 신호 TM_F와 하이 레벨을 갖는 퓨즈 인에이블 신호 FE<0>를 낸드연산하여, 퓨즈 선택 인에이블 신호 FSE<0> 를 로우로 출력한다. On the other hand, in the test mode, the test mode signal TM_F goes high. Accordingly, the logic circuit 300 NAND-operates the test mode signal TM_F having the high level and the fuse enable signal FE <0> having the high level, and outputs the fuse select enable signal FSE <0> low.

그리고, 논리회로부(300a)는 인버터 IV1를 통해 반전된 로우 레벨의 테스트 모드 신호 TM_F와, 하이 레벨을 갖는 퓨즈 인에이블 신호 FE<1>를 노아연산하여, 퓨즈 선택 인에이블 신호 FSE<1>를 로우로 출력한다. 이에 따라, 센스앰프 디코더(400)의 입력으로 로우 레벨을 갖는 퓨즈 선택 인에이블 신호 FSE<0:1>가 인가된다. The logic circuit unit 300a performs a NO operation on the low level test mode signal TM_F inverted through the inverter IV1 and the fuse enable signal FE <1> having a high level, and generates a fuse selection enable signal FSE <1>. Output low. Accordingly, the fuse select enable signal FSE <0: 1> having a low level is applied to the input of the sense amplifier decoder 400.

다음에, 인버터 IV6,IV7는 로우 레벨을 갖는 퓨즈 선택 인에이블 신호 FSE<0:1>를 반전하여 하이 신호를 출력한다. 이에 따라, 낸드게이트 ND4는 로우 신호를 출력하고, 낸드게이트 ND5~ND7는 하이신호를 출력한다. Inverters IV6 and IV7 then invert the fuse select enable signal FSE <0: 1> having a low level and output a high signal. Accordingly, the NAND gate ND4 outputs a low signal, and the NAND gates ND5 to ND7 output high signals.

그리고, 인버터 IV8~IV11는 이를 반전하여 센스앰프 지연신호 SADLY<0>가 하이가 되고, 나머지 센스앰프 지연신호들 SADLY<1:3>은 모두 로우가 된다. 따라서, 센스앰프 지연신호 SADLY<0>가 센스앰프 지연신호 SADLY<0:3>의 인에이블 신호로 선택된다. Inverters IV8 to IV11 invert this, and the sense amplifier delay signals SADLY <0> become high, and the remaining sense amplifier delay signals SADLY <1: 3> become low. Therefore, the sense amplifier delay signal SADLY <0> is selected as the enable signal of the sense amplifier delay signal SADLY <0: 3>.

이후에, 지연 제어부(510)는 외부에서 입력되는 지연 제어부 DLY를 각각 서로 다른 시간으로 제어하여 지연 제어신호 DLY<0:3>를 출력한다. 그리고, 멀티플렉서(520)는 서로 다른 지연시간을 갖는 지연 제어신호 DLY<0:3>와 이와 대응하는 센스앰프 지연신호 SADLY<0:3>를 멀티플렉싱하게 된다. Thereafter, the delay controller 510 controls the delay controller DLY input from the outside at different times to output the delay control signals DLY <0: 3>. The multiplexer 520 multiplexes the delay control signals DLY <0: 3> and the sense amplifier delay signals SADLY <0: 3> having different delay times.

이에 따라, 멀티플렉서(520)는 지연소자를 거치지 않은 지연 제어신호 DLY<0>와 센스앰프 지연신호 SADLY<0>를 논리조합하여 최종적인 센스앰프 인에이블 신호 SAEN를 생성한다. Accordingly, the multiplexer 520 logically combines the delay control signal DLY <0> and the sense amplifier delay signal SADLY <0> without passing through the delay element to generate the final sense amplifier enable signal SAEN.

결국, 노말 동작 모드에서는 지연부(511)의 지연시간을 갖는 지연 제어신호 DLY<1>에 따라 센스앰프 인에이블 신호 SAEN를 생성하게 된다. 그리고, 테스트 모드시에는 지연시간을 갖지 않는 지연 제어신호 DLY<0>에 따라 센스앰프 인에이블 신호 SAEN를 생성하게 된다. As a result, in the normal operation mode, the sense amplifier enable signal SAEN is generated according to the delay control signal DLY <1> having the delay time of the delay unit 511. In the test mode, the sense amplifier enable signal SAEN is generated according to the delay control signal DLY <0> having no delay time.

이에 따라, 노말 동작 모드일 때와 테스트 모드일 경우 지연부(511)의 지연시간 만큼 센스앰프의 동작 시간이 차이가 나게 되어, 도 9의 타이밍도에 나타난 바와 같이 센스앰프가 인에이블 되는 센싱 시작 시점을 앞당길 수 있도록 한다. Accordingly, in the normal operation mode and the test mode, the operation time of the sense amplifier is different by the delay time of the delay unit 511, and the sensing start of enabling the sense amplifier is enabled as shown in the timing diagram of FIG. Let's speed up the view.

한편, 센스앰프가 인에이블 되는 센싱 시작 시점을 늦추는 경우와, 센싱 시작 시점을 앞당기는 경우의 노말 동작 과정은 동일하다. 다만, 앞서 설명한 바와 같이, 테스트 모드 신호 TM_F와, 퓨즈 인에이블 신호 FE<1>를 논리조합하기 위한 논리회로부(300b)의 구성이 상이할 뿐이다. 이에 따라, 센스앰프의 센싱 시작 시점을 늦추는 경우 노말 동작 과정의 설명은 생략하기로 한다. On the other hand, the normal operation process in the case of delaying the sensing start time is enabled when the sense amplifier is enabled, and when the sensing start time is advanced. However, as described above, only the configuration of the logic circuit unit 300b for logical combination of the test mode signal TM_F and the fuse enable signal FE <1> is different. Accordingly, when the sensing start time of the sense amplifier is delayed, description of the normal operation process will be omitted.

한편, 센스앰프의 센싱 시작 시점을 늦추는 경우, 퓨즈선택 구동부(100)의 입력인 모드레지스트 셋트 신호 MRS가 로우가 되고, 리셋신호 RST는 하이가 된다. 이에 따라, 노아게이트 NOR2의 출력이 로우가 되고, 인버터 체인 IV2~IV4을 거쳐 퓨즈선택신호 FSS가 하이로 출력된다. On the other hand, when the sensing start time of the sense amplifier is delayed, the mode resist set signal MRS, which is an input of the fuse select driver 100, becomes low and the reset signal RST becomes high. Accordingly, the output of the NOA gate NOR2 goes low, and the fuse selection signal FSS is output high through the inverter chains IV2 to IV4.

다음에, 퓨즈 구동부에서 각각의 퓨즈(210,220)는 하이 레벨을 갖는 퓨즈 선택신호 FSS를 입력으로 받아 NMOS트랜지스터 N1가 턴온된다. 이때, 페리전압 VPERI이 하이 레벨일 경우 노드 (a)가 로우가 된다. 노드 (a)의 출력은 인버터 IV5에 의해 반전되어 하이가 되고, 이에 따라, NMOS트랜지스터 N3가 턴온되어 퓨즈 인에이블 신호 FE<0:1>가 모두 하이가 된다. Next, in the fuse driver, each of the fuses 210 and 220 receives a fuse selection signal FSS having a high level as an input, and the NMOS transistor N1 is turned on. At this time, when the ferry voltage VPERI is at a high level, the node (a) becomes low. The output of node (a) is inverted by inverter IV5 to be high, whereby NMOS transistor N3 is turned on so that fuse enable signal FE <0: 1> is all high.

이 상태에서 테스트 모드인 경우, 테스트 모드 신호 TM_S가 하이가 된다. 이에 따라, 논리회로부(300b)는 도 3b에 도시된 바와 같이, 하이 레벨을 갖는 테스트 모드 신호 TM_S와 하이 레벨을 갖는 퓨즈 인에이블 신호 FE<0>를 낸드연산하여, 퓨즈 선택 인에이블 신호 FSE<0>를 로우로 출력한다. In the test mode in this state, the test mode signal TM_S goes high. Accordingly, as shown in FIG. 3B, the logic circuit unit 300b NAND-operates the test mode signal TM_S having the high level and the fuse enable signal FE <0> having the high level, and thereby selects the fuse select enable signal FSE <. Output 0> low.

그리고, 논리회로부(300b)는 인버터 IV1를 통해 반전된 로우 레벨의 테스트 모드 신호 TM_S와, 하이 레벨을 갖는 퓨즈 인에이블 신호 FE<1>를 노아연산하여, 퓨즈 선택 인에이블 신호 FSE<1>를 하이로 출력한다. 이에 따라, 센스앰프 디코더(400)의 입력으로 로우 레벨을 갖는 퓨즈 선택 인에이블 신호 FSE<0>와 하이 레벨을 갖는 퓨즈 선택 인에이블 신호 FSE<1>가 인가된다. The logic circuit unit 300b performs a NO operation on the low level test mode signal TM_S inverted through the inverter IV1 and the fuse enable signal FE <1> having a high level, and generates a fuse select enable signal FSE <1>. Output high. Accordingly, the fuse select enable signal FSE <0> having a low level and the fuse select enable signal FSE <1> having a high level are applied to the input of the sense amplifier decoder 400.

다음에, 인버터 IV6는 로우 레벨을 갖는 퓨즈 선택 인에이블 신호 FSE<0>를 반전하여 하이 신호를 출력한다. 그리고, 인버터 IV7는 하이 레벨을 갖는 퓨즈 선택 인에이블 신호 FSE<1>를 반전하여 로우 신호를 출력한다. 이에 따라, 낸드게이트 ND6는 로우 신호를 출력하고, 나머지 낸드게이트 ND4,ND6,ND7는 하이신호를 출력한다. Inverter IV6 then inverts the fuse select enable signal FSE <0> having a low level and outputs a high signal. The inverter IV7 inverts the fuse select enable signal FSE <1> having a high level and outputs a low signal. Accordingly, the NAND gate ND6 outputs a low signal, and the remaining NAND gates ND4, ND6, and ND7 output high signals.

그리고, 인버터 IV8~IV11는 이를 반전하여 센스앰프 지연신호 SADLY<2>가 하이가 되고, 나머지 센스앰프 지연신호들 SADLY<0>,SADLY<1>,SADLY<3>은 모두 로우가 된다. 따라서, 센스앰프 지연신호 SADLY<2>가 센스앰프 지연신호 SADLY<0:3>의 인에이블 신호로 선택된다. Inverters IV8 to IV11 invert this, and the sense amplifier delay signals SADLY <2> become high, and the remaining sense amplifier delay signals SADLY <0>, SADLY <1>, and SADLY <3> become low. Therefore, the sense amplifier delay signal SADLY <2> is selected as the enable signal of the sense amplifier delay signal SADLY <0: 3>.

이후에, 지연 제어부(510)는 외부에서 입력되는 지연 제어부 DLY를 각각 서 로 다른 시간으로 제어하여 지연 제어신호 DLY<0:3>를 출력한다. 그리고, 멀티플렉서(520)는 서로 다른 지연시간을 갖는 지연 제어신호 DLY<0:3>와 이와 대응하는 센스앰프 지연신호 SADLY<0:3>를 멀티플렉싱하게 된다. Thereafter, the delay controller 510 controls the delay controller DLY input from the outside at different times to output the delay control signals DLY <0: 3>. The multiplexer 520 multiplexes the delay control signals DLY <0: 3> and the sense amplifier delay signals SADLY <0: 3> having different delay times.

이에 따라, 멀티플렉서(520)는 2개의 지연부(511,512) 만큼의 지연시간을 갖는 지연 제어신호 DLY<2>와 센스앰프 지연신호 SADLY<2>는 논리조합하여 최종적인 센스앰프 인에이블 신호 SAEN를 생성한다. Accordingly, the multiplexer 520 logically combines the delay control signal DLY <2> and the sense amplifier delay signal SADLY <2> having the delay times of the two delay units 511 and 512 to form a final sense amplifier enable signal SAEN. Create

결국, 노말 동작 모드에서는 지연부(511)의 지연시간을 갖는 지연 제어신호 DLY<1>에 따라 센스앰프 인에이블 신호 SAEN를 생성하게 된다. 그리고, 테스트 모드시에는 긴 지연시간을 갖는 지연 제어신호 DLY<2>에 따라 센스앰프 인에이블 신호 SAEN를 생성하게 된다. As a result, in the normal operation mode, the sense amplifier enable signal SAEN is generated according to the delay control signal DLY <1> having the delay time of the delay unit 511. In the test mode, the sense amplifier enable signal SAEN is generated according to the delay control signal DLY <2> having a long delay time.

이에 따라, 노말 동작 모드일 때와 테스트 모드일 경우 지연부(511,512)의 지연시간 만큼 센스앰프의 동작 시간이 차이가 나게 되어, 도 9의 타이밍도에 나타난 바와 같이 센스앰프가 인에이블 되는 센싱 시작 시점을 늦출 수 있도록 한다.Accordingly, in the normal operation mode and the test mode, the operation time of the sense amplifier is different by the delay time of the delay units 511 and 512. As shown in the timing diagram of FIG. 9, the sensing start is enabled. Try to slow it down.

이상에서 설명한 바와 같이, 본 발명은 테스트 모드를 사용하여 센스앰프의 센싱 인에이블 시점을 용이하게 조절하여 tRCD 마진을 충분히 확보할 수 있도록 하는 효과를 제공한다. As described above, the present invention provides an effect of easily adjusting the sensing enable timing of the sense amplifier using the test mode to sufficiently secure the tRCD margin.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으 로 보아야 할 것이다. In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as being in scope.

Claims (11)

모드 레지스트 셋트 신호와 리셋신호를 논리조합하여 퓨즈 선택신호를 출력하는 퓨즈선택 구동부;A fuse selection driving unit configured to logically combine a mode registration set signal and a reset signal to output a fuse selection signal; 상기 퓨즈 선택신호의 활성화시 각각의 퓨즈의 커팅에 따라 복수개의 퓨즈 인에이블 신호를 출력하는 퓨즈 구동부;A fuse driver configured to output a plurality of fuse enable signals according to cutting of each fuse when the fuse selection signal is activated; 상기 복수개의 퓨즈 인에이블 신호와 테스트 모드시 활성화되는 테스트 모드 신호를 논리조합하여 복수개의 퓨즈 선택 인에이블 신호를 출력하는 논리회로부;A logic circuit unit configured to logically combine the plurality of fuse enable signals and a test mode signal activated during a test mode, and output a plurality of fuse select enable signals; 상기 복수개의 퓨즈 선택 인에이블 신호를 디코딩하여 센스앰프의 동작 시점을 제어하기 위한 복수개의 센스앰프 지연신호를 출력하는 센스앰프 디코더; 및 A sense amplifier decoder configured to decode the plurality of fuse select enable signals and output a plurality of sense amplifier delay signals for controlling an operation timing of the sense amplifier; And 상기 복수개의 센스앰프 지연신호와 서로 다른 지연시간을 갖는 지연 제어신호를 멀티플렉싱하여 상기 센스앰프의 인에이블 동작을 제어하기 위한 센스앰프 인에이블 신호를 출력하는 센스앰프 인에이블 신호 발생부를 구비함을 특징으로 하는 반도체 메모리 장치의 센스앰프 제어회로. And a sense amplifier enable signal generator for outputting a sense amplifier enable signal for controlling an enable operation of the sense amplifier by multiplexing the plurality of sense amplifier delay signals and delay control signals having different delay times. A sense amplifier control circuit of a semiconductor memory device. 제 1항에 있어서, 상기 센스앰프 인에이블 신호 발생부는 The method of claim 1, wherein the sense amplifier enable signal generation unit 상기 센스앰프의 동작 시점을 앞당기기 위한 상기 테스트 모드 신호가 비활성화될 경우 제 1지연시간을 갖는 제 1지연 제어신호와 제 1센스앰프 지연신호를 조합하고, Combining the first delay control signal having the first delay time with the first sense amplifier delay signal when the test mode signal for advancing the operating time of the sense amplifier is deactivated, 상기 테스트 모드 신호가 활성화될 경우 상기 제 1지연시간 보다 짧은 지연 시간을 갖는 제 2지연 제어신호와 제 2센스앰프 지연신호를 조합하여 상기 센스앰프 인에이블 신호를 생성함을 특징으로 하는 반도체 메모리 장치의 센스앰프 제어회로. And a second delay control signal having a delay time shorter than the first delay time and a second sense amplifier delay signal when the test mode signal is activated to generate the sense amplifier enable signal. Sense amplifier control circuit. 제 1항에 있어서, 상기 센스앰프 인에이블 신호 발생부는 The method of claim 1, wherein the sense amplifier enable signal generation unit 상기 센스앰프의 동작 시점을 늦추기 위한 상기 테스트 모드 신호가 비활성화될 경우 제 1지연시간을 갖는 제 1지연 제어신호와 제 1센스앰프 지연신호를 조합하고, Combining the first delay control signal having the first delay time with the first sense amplifier delay signal when the test mode signal for delaying the operation of the sense amplifier is deactivated, 상기 테스트 모드 신호가 활성화될 경우 상기 제 1지연시간 보다 긴 지연시간을 갖는 제 3지연신호와 제 3센스앰프 지연신호를 조합하여 상기 센스앰프 인에이블 신호를 생성함을 특징으로 하는 반도체 메모리 장치의 센스앰프 제어회로. When the test mode signal is activated, the sense amplifier enable signal is generated by combining a third delay signal having a delay time longer than the first delay time and a third sense amplifier delay signal. Sense amplifier control circuit. 제 1항에 있어서, 상기 퓨즈선택 구동부는 The method of claim 1, wherein the fuse selection driving unit 상기 모드 레지스트 셋트 신호와 상기 리셋신호를 노아연산하는 제 1노아게이트; 및 A first NOR gate for nil operation on the mode register set signal and the reset signal; And 상기 제 1노아게이트의 출력을 지연하여 상기 퓨즈 선택신호를 출력하는 인버터 체인을 구비함을 특징으로 하는 반도체 메모리 장치의 센스앰프 제어회로. And an inverter chain configured to delay the output of the first NOR gate and output the fuse selection signal. 제 1항에 있어서, 상기 퓨즈 구동부는 복수개의 퓨즈부를 구비하고, 상기 복수개의 퓨즈부 각각은 The method of claim 1, wherein the fuse driving unit comprises a plurality of fuses, each of the plurality of fuses 페리전압의 인가단과 제 1노드 사이에 연결된 퓨즈;A fuse connected between the terminal of the ferry voltage and the first node; 제 1노드와 접지전압단 사이에 직렬 연결되어 각각의 게이트 단자를 통해 상기 퓨즈 선택신호와 상기 페리전압이 인가되는 제 1 및 제 2NMOS트랜지스터; First and second NMOS transistors connected in series between a first node and a ground voltage terminal to which the fuse selection signal and the ferry voltage are applied through respective gate terminals; 상기 제 1노드의 출력을 반전하여 퓨즈 인에이블 신호를 출력하는 제 1인버터; 및 A first inverter for inverting the output of the first node and outputting a fuse enable signal; And 상기 제 1노드와 상기 접지전압단 사이에 연결되어 게이트 단자를 통해 상기 제 1인버터의 출력이 인가되는 제 3NMOS트랜지스터를 구비함을 특징으로 하는 반도체 메모리 장치의 센스앰프 제어회로. And a third NMOS transistor connected between the first node and the ground voltage terminal, to which an output of the first inverter is applied through a gate terminal. 제 1항에 있어서, 상기 논리회로부는 The logic circuit of claim 1, wherein the logic circuit unit 제 1퓨즈 인에이블 신호와 상기 테스트 모드 신호를 낸드연산하여 제 1퓨즈 선택 인에이블 신호를 출력하는 제 1낸드게이트; 및 A first NAND gate NAND-operating a first fuse enable signal and the test mode signal to output a first fuse select enable signal; And 제 2퓨즈 인에이블 신호와 상기 센스앰프의 동작 시점을 앞당기기 위한 상기 테스트 모드 신호의 반전신호를 노아연산하여 제 2퓨즈 선택 인에이블 신호를 출력하는 제 2노아게이트를 구비함을 특징으로 하는 반도체 메모리 장치의 센스앰프 제어회로. And a second noah gate configured to output a second fuse select enable signal by performing a NO operation on a second fuse enable signal and an inverted signal of the test mode signal to advance an operation time point of the sense amplifier. Sense amplifier control circuit of the memory device. 제 1항에 있어서, 상기 논리회로부는 The logic circuit of claim 1, wherein the logic circuit unit 제 1퓨즈 인에이블 신호와 상기 테스트 모드 신호를 낸드연산하여 제 1퓨즈 선택 인에이블 신호를 출력하는 제 2낸드게이트; 및 A second NAND gate NAND-operating the first fuse enable signal and the test mode signal to output a first fuse select enable signal; And 제 2퓨즈 인에이블 신호와 상기 센스앰프의 동작 시점을 늦추기 위한 상기 테스트 모드 신호의 반전신호를 낸드연산하여 제 2퓨즈 선택 인에이블 신호를 출력하는 제 3낸드게이트를 구비함을 특징으로 하는 반도체 메모리 장치의 센스앰프 제어회로.And a third NAND gate configured to NAND-operate a second fuse enable signal and an inverted signal of the test mode signal for delaying an operation timing of the sense amplifier, and output a second fuse select enable signal. Sense amplifier control circuit of the device. 제 1항에 있어서, 상기 센스앰프 디코더는 The method of claim 1, wherein the sense amplifier decoder 제 1퓨즈 선택 인에이블 신호를 반전하는 제 2인버터;A second inverter inverting the first fuse select enable signal; 제 2퓨즈 선택 인에이블 신호를 반전하는 제 3인버터;A third inverter for inverting the second fuse select enable signal; 상기 제 2인버터와 상기 제 3인버터의 출력을 낸드연산하는 제 4낸드게이트; A fourth NAND gate NAND-operating the outputs of the second inverter and the third inverter; 상기 제 3인버터의 출력과 제 1퓨즈 선택 인에이블 신호를 낸드연산하는 제 5낸드게이트;A fifth NAND gate NAND-operating the output of the third inverter and the first fuse select enable signal; 제 2인버터의 출력과 제 2퓨즈 선택 인에이블 신호를 낸드연산하는 제 6낸드게이트; A sixth NAND gate NAND-operating the output of the second inverter and the second fuse select enable signal; 상기 제 1퓨즈 선택 인에이블 신호와 상기 제 2퓨즈 선택 인에이블 신호를 낸드연산하는 제 7낸드게이트; 및 A seventh NAND gate NAND operation of the first fuse select enable signal and the second fuse select enable signal; And 상기 제 4낸드게이트 내지 상기 제 7낸드게이트의 출력을 각각 반전하여 상기 복수개의 센스앰프 지연신호를 출력하는 제 4인버터 내지 제 7인버터를 구비함을 특징으로 하는 반도체 메모리 장치의 센스앰프 제어회로.And a fourth inverter to a seventh inverter for outputting the plurality of sense amplifier delay signals by inverting the outputs of the fourth NAND gate to the seventh NAND gate, respectively. 제 1항에 있어서, 상기 센스앰프 인에이블 신호 발생부는 The method of claim 1, wherein the sense amplifier enable signal generation unit 상기 지연 제어신호를 지연하여 각각 서로 다른 지연시간을 갖는 복수개의 지연 제어신호를 출력하는 지연 제어부; 및 A delay controller configured to delay the delay control signal and output a plurality of delay control signals having different delay times; And 상기 복수개의 센스앰프 지연신호와 상기 복수개의 지연 제어신호를 멀티플렉싱하여 상기 센스앰프 인에이블 신호를 출력하는 멀티플렉서를 구비함을 특징으로 하는 반도체 메모리 장치의 센스앰프 제어회로. And a multiplexer outputting the sense amplifier enable signal by multiplexing the plurality of sense amplifier delay signals and the plurality of delay control signals. 제 9항에 있어서, 상기 지연 제어부는 The method of claim 9, wherein the delay control unit 지연시간을 갖지 않는 제 1지연 제어신호를 제 1지연시간 만큼 지연하여 제 2지연신호를 출력하는 제 1지연부; A first delay unit which outputs a second delay signal by delaying the first delay control signal having no delay time by the first delay time; 상기 제 2지연신호를 제 2지연시간 만큼 지연하여 제 3지연신호를 출력하는 제 2지연부; 및 A second delay unit outputting a third delay signal by delaying the second delay signal by a second delay time; And 상기 제 3지연신호를 제 3지연시간 만큼 지연하여 제 4지연신호를 출력하는 제 3지연부를 구비함을 특징으로 하는 반도체 메모리 장치의 센스앰프 제어회로. And a third delay unit configured to delay the third delayed signal by a third delayed time and output a fourth delayed signal. 제 10항에 있어서, 멀티플렉서는 12. The multiplexer of claim 10 wherein the multiplexer is 상기 제 1지연신호와 제 1센스앰프 지연신호를 낸드연산하는 제 8낸드게이트;An eighth NAND gate NAND operation of the first delay signal and the first sense amplifier delay signal; 상기 제 2지연신호와 제 2센스앰프 지연신호를 낸드연산하는 제 9낸드게이트;A ninth NAND gate NAND operation of the second delay signal and the second sense amplifier delay signal; 상기 제 3지연신호와 제 3센스앰프 지연신호를 낸드연산하는 제 10낸드게이 트; A tenth NAND gate NAND-operating the third delay signal and the third sense amplifier delay signal; 상기 제 4지연신호와 제 4센스앰프 지연신호를 낸드연산하는 제 11낸드게이트;An eleventh NAND gate NAND-operating the fourth delay signal and the fourth sense amplifier delay signal; 상기 제 8 및 제 9낸드게이트의 출력을 낸드연산하는 제 12낸드게이트;A twelfth NAND gate NAND-operating the outputs of the eighth and ninth NAND gates; 상기 제 10 및 제 11낸드게이트의 출력을 낸드연산하는 제 13낸드게이트; A thirteenth NAND gate NAND-operating the outputs of the tenth and eleventh NAND gates; 상기 제 12 및 제 13낸드게이트의 출력을 노아연산하는 제 3노아게이트; 및 A third noble gate for nil the output of the twelfth and thirteenth NAND gates; And 상기 제 3노아게이트의 출력을 반전하여 상기 센스앰프 인에이블 신호를 출력하는 제 8인버터를 구비함을 특징으로 하는 반도체 메모리 장치의 센스앰프 제어회로. And an eighth inverter outputting the sense amplifier enable signal by inverting the output of the third NOR gate.
KR1020050054405A 2005-06-23 2005-06-23 Circuit for controlling sense amplifier of semiconductor memory device KR100682207B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050054405A KR100682207B1 (en) 2005-06-23 2005-06-23 Circuit for controlling sense amplifier of semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050054405A KR100682207B1 (en) 2005-06-23 2005-06-23 Circuit for controlling sense amplifier of semiconductor memory device

Publications (2)

Publication Number Publication Date
KR20060134601A true KR20060134601A (en) 2006-12-28
KR100682207B1 KR100682207B1 (en) 2007-02-12

Family

ID=37812954

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050054405A KR100682207B1 (en) 2005-06-23 2005-06-23 Circuit for controlling sense amplifier of semiconductor memory device

Country Status (1)

Country Link
KR (1) KR100682207B1 (en)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100771545B1 (en) * 2006-06-29 2007-10-31 주식회사 하이닉스반도체 Circuit for generating a control signal of a sense amplifier
KR100930411B1 (en) * 2008-04-10 2009-12-08 주식회사 하이닉스반도체 Fuse information control device, semiconductor integrated circuit using the same, and method of controlling fuse information thereof
KR100940266B1 (en) * 2007-11-05 2010-02-04 주식회사 하이닉스반도체 Sense amplifier control circuit
US8194485B2 (en) 2008-09-17 2012-06-05 Samsung Electronics Co., Ltd. Semiconductor memory device and method of controlling sense amplifier of semiconductor memory device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100331855B1 (en) * 1999-12-27 2002-04-09 박종섭 Circuit for driving sense amplifier
KR100328843B1 (en) * 2000-02-29 2002-03-20 박종섭 Control apparatus for sense amplifier
KR100384061B1 (en) * 2001-02-12 2003-05-14 삼성전자주식회사 Zero margin enable controlling apparatus and method of sense amplifier adapted to semiconductor memory device
KR20030079011A (en) * 2002-04-01 2003-10-10 주식회사 하이닉스반도체 Memory device for controlling sensing time of sense amplifier in testmode
KR100889335B1 (en) * 2002-10-15 2009-03-18 주식회사 하이닉스반도체 Sense amplifier control circuit
KR100550638B1 (en) * 2003-04-30 2006-02-10 주식회사 하이닉스반도체 Memory device with test mode for controlling of bitline sensing margin time

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100771545B1 (en) * 2006-06-29 2007-10-31 주식회사 하이닉스반도체 Circuit for generating a control signal of a sense amplifier
KR100940266B1 (en) * 2007-11-05 2010-02-04 주식회사 하이닉스반도체 Sense amplifier control circuit
KR100930411B1 (en) * 2008-04-10 2009-12-08 주식회사 하이닉스반도체 Fuse information control device, semiconductor integrated circuit using the same, and method of controlling fuse information thereof
US8194485B2 (en) 2008-09-17 2012-06-05 Samsung Electronics Co., Ltd. Semiconductor memory device and method of controlling sense amplifier of semiconductor memory device

Also Published As

Publication number Publication date
KR100682207B1 (en) 2007-02-12

Similar Documents

Publication Publication Date Title
US11176978B2 (en) Apparatuses and method for reducing row address to column address delay
JP4758228B2 (en) Latency control circuit for semiconductor memory device
JP5142504B2 (en) Internal voltage generation circuit
KR102161278B1 (en) Active control device and semiconductor device including the same
KR20150089157A (en) Burst Length control device and semiconductor device including the same
JP2004311002A (en) Semiconductor memory device
US6529423B1 (en) Internal clock signal delay circuit and method for delaying internal clock signal in semiconductor device
JP2004227762A (en) Test mode controller using nonvolatile ferroelectric memory
KR20090017222A (en) Auto precharge circuit sharing the write auto precharge signal generating unit
KR100682207B1 (en) Circuit for controlling sense amplifier of semiconductor memory device
KR100648861B1 (en) Device for driving wordline
US10522205B1 (en) Apparatuses and method for reducing row address to column address delay
KR100746620B1 (en) Circuit generating a auto-precharge signal
KR20160001034A (en) Monitoring circuit of semiconductor device
KR20070009821A (en) Circuit for controlling auto precharge of semiconductor memory device
KR100780636B1 (en) Semiconductor memory device
KR20170076098A (en) Test mode control device
KR100646204B1 (en) Device for controlling input address
KR20070078215A (en) Semiconductor memory device
KR100772713B1 (en) Device for controlling data output and semiconductor memory device with the same
KR100620644B1 (en) Test mode control circuit
KR100980403B1 (en) Auto Refresh Control Circuit and Semiconductor Memory Apparatus using the same
KR101048891B1 (en) Test enable signal generation circuit and semiconductor memory device using same
KR0135686B1 (en) Write control signal generating circuit in memory device
KR100980402B1 (en) Sense Amplifier Overdrive Signal Generating Circuit and Semiconductor Memory Apparatus Including the Same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110126

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee