KR100780636B1 - Semiconductor memory device - Google Patents

Semiconductor memory device

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KR100780636B1
KR100780636B1 KR20060029649A KR20060029649A KR100780636B1 KR 100780636 B1 KR100780636 B1 KR 100780636B1 KR 20060029649 A KR20060029649 A KR 20060029649A KR 20060029649 A KR20060029649 A KR 20060029649A KR 100780636 B1 KR100780636 B1 KR 100780636B1
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안용복
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주식회사 하이닉스반도체
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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 컬럼 어드레스의 인에이블 시간과 셀 데이터의 액세스 시간을 동시에 연동 제어하여 tRCD 불량에 대한 분석이 가능할 수 있도록 하는 기술을 개시한다. The present invention discloses a technique that relates to a semiconductor memory device, in particular, at the same time interlocking control the access time of the enable time and the cell data of the column address can be an analysis of the failure tRCD. 이러한 본 발명은 뱅크 어드레스와 뱅크 제어신호를 디코딩하여 뱅크 컬럼 어드레스를 출력하는 뱅크 컬럼 어드레스 제어수단과, 테스트 모드 신호에 따라 상태를 달리하는 복수개의 제어신호를 출력하고, 리드/라이트 동작 모드시 복수개의 제어신호의 선택적인 활성화 상태에 따라 인에이블 지연시간이 제어되는 뱅크 제어신호를 출력하고, 뱅크 컬럼 어드레스를 활성화시키기 위한 컬럼 어드레스 인에이블 신호를 뱅크 제어신호와 동일한 인에이블 지연시간으로 제어하는 인에이블 제어수단을 포함한다. The present invention is multiple when the bank address and the bank control signal decoded by the read / write operation mode outputting a plurality of control signals having different conditions, and according to the bank column address control means, and a test mode signal for outputting a bank column address the outputting the bank control signals that control the enable delay time in accordance with the selective activation state of the control signals, and in controlling the column address enable signal for activating a bank column address in the same enable the delay time and the bank control signal It includes an enable control unit.
어드레스, 컬럼, 버퍼, 디코더, 뱅크 Address, a column, a buffer, a decoder, the bank

Description

반도체 메모리 장치{Semiconductor memory device} A semiconductor memory device Semiconductor memory device {}

도 1은 종래의 반도체 메모리 장치에 관한 구성도. 1 is a configuration of a conventional semiconductor memory device.

도 2는 도 1의 뱅크 어드레스 디코더에 관한 상세 회로도. Figure 2 is a detailed circuit diagram according to the bank address decoder of Figure 1;

도 3은 종래의 반도체 메모리 장치에 관한 동작 타이밍도. 3 is an operation timing of the conventional semiconductor memory device.

도 4는 본 발명에 따른 반도체 메모리 장치의 구성도. 4 is a configuration of a semiconductor memory device according to the present invention.

도 5는 도 4의 뱅크 어드레스 디코더에 관한 상세 회로도. 5 is a detailed circuit diagram according to the bank address decoder of FIG.

도 6은 도 4의 펄스 발생부 및 모드 지연부의 상세 회로도. 6 is a pulse generating section and the delay section mode detailed circuit diagram of Fig.

도 7은 도 4의 모드 제어부에 관한 상세 회로도. 7 is a detailed circuit diagram of the mode control unit of FIG.

도 8은 도 4의 모드 지연부 및 모드 선택부에 관한 상세 회로도. 8 is a detailed circuit diagram of the part and the mode selection unit delay mode of FIG.

도 9는 본 발명에 따른 반도체 메모리 장치의 동작 타이밍도. 9 is an operation timing of a semiconductor memory device according to the present invention.

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 컬럼 어드레스의 인에이블 시간과 셀 데이터의 액세스 시간을 동시에 연동 제어하여 tRCD 불량에 대한 분석이 가능할 수 있도록 하는 기술이다. The present invention is a technique that relates to a semiconductor memory device, in particular, at the same time interlocking control the access time of the enable time and the cell data of the column address can be an analysis of the failure tRCD.

일반적으로 디램(DRAM) 등의 반도체 메모리 소자는 외부로부터 로오 어드레스 및 컬럼 어드레스를 입력받아 동작하는데, 도 1은 이러한 종래의 반도체 메모리 장치에 관한 구성도이다. Semiconductor memory device such as a general dynamic random access memory (DRAM) is in operation receives the Lawrence address and column address from the outside, FIG. 1 is a block diagram of such a conventional semiconductor memory device.

종래의 반도체 메모리 장치는 글로벌 컬럼 어드레스 제어부(10)와, 클록 제어부(20)와, 뱅크 컬럼 어드레스 제어부(30)와, 명령 제어부(40)와, 컬럼 어드레스 인에이블 제어부(50) 및 컬럼 어드레스 래치부(60)를 구비한다. Conventional semiconductor memory device and a global column address control unit 10, and the clock control unit 20, the bank column address controller 30, and commands the control unit 40, the column address enable controller 50 and the column address latch and a unit (60).

여기서, 글로벌 컬럼 어드레스 제어부(10)는 어드레스(ADD) 패드(11)와, 어드레스 버퍼(12)와, 어드레스 래치(13)와, 어드레스 선택부(14)와, AL(Additive Latency) 쉬프트 레지스터(15)와, 컬럼 어드레스(CA) 선택부(16) 및 CL(CAS Latency) 쉬프트 레지스터(17)를 구비한다. Here, the global column address control unit 10, an address (ADD) pad 11, address buffer 12, and address latch 13, the address selector (14), AL (Additive Latency) shift register ( 15), and a column address (CA) selector 16, and CL (CAS Latency) shift register 17.

그리고, 클록 제어부(20)는 클록(CK/CKB) 패드(21)와, 클록(CLK/CLKB) 버퍼(22)를 구비한다. Then, the clock control unit 20 is provided with a clock (CK / CKB) pad 21, a clock (CLK / CLKB) buffer 22.

또한, 뱅크 컬럼 어드레스 제어부(30)는 뱅크 어드레스(BA) 패드(31)와, 어드레스 버퍼(32)와, 어드레스 래치(33)와, 어드레스 선택부(34)와, AL 쉬프트 레지스터(35)와, CL 쉬프트 레지스터(36)와, 컬럼 어드레스(CA) 선택부(37) 및 뱅크 어드레스(BA) 디코더(38)를 구비한다. In addition, the bank column address controller 30 is a bank address (BA) pad 31, and the address buffer 32, and address latch 33, the address selector 34, and AL shift register 35 , CL and a shift register 36, the column address (CA), the selection unit 37 and the bank address (BA) decoder 38.

또한, 명령 제어부(40)는 명령(CMD) 패드(41)와, 명령 버퍼(42)와, 명령 래치(43)와, 명령 디코더(44)와, AL 쉬프트 레지스터(45,46) 및 CL 쉬프트 레지스터(47)를 구비한다. In addition, the instruction control unit 40 includes a command (CMD) pad 41, a command buffer 42, a command latch 43, a command decoder 44 and, AL shift register (45, 46) and CL-shift and a register (47).

컬럼 어드레스 인에이블 제어부(50)는 컬럼 어드레스 인에이블(YAE) 신호 발생부(51)와, 컬럼 어드레스 인에이블 신호 지연부(52) 및 컬럼 어드레스 인에이블 신호 디코더(53)를 구비한다. The column address enable the controller 50 has a column address enable (YAE) signal generating unit 51 and the column address enable signal delay unit 52 and the column address enable signal decoder 53. 그리고, 컬럼 어드레스 래치부(60)는 컬럼 어드레스(CA) 래치(61)를 구비한다. Then, the column address latch unit 60 is provided with a column address (CA) a latch (61).

도 2는 도 1의 뱅크 어드레스(BA) 디코더(38)에 관한 상세 회로도이다. Figure 2 is a detailed circuit diagram of the bank address (BA) decoder 38 of FIG.

뱅크 어드레스 디코더(38)는 복수개의 인버터 IV1~IV6와, 복수개의 낸드게이트 ND1~ND4를 구비하여 입력된 신호를 논리곱하여 출력한다. Bank address decoder 38 outputs the logic multiplying the signal input includes a plurality of inverter IV1 ~ IV6 and a plurality of NAND gates ND1 ~ ND4. 여기서, 뱅크 어드레스 디코더(38)는 4 뱅크 구조를 가진 반도체 메모리 장치에 적용되는 것을 그 예로 설명한다. Here, the bank address decoder 38 that describes an example that is applied to a semiconductor memory device having a 4-bank structure.

낸드게이트 ND1는 인버터 IV1에 의해 반전된 뱅크 어드레스 BA0와, 인버터 IV2에 의해 반전된 뱅크 어드레스 BA1를 낸드연산한다. NAND gate ND1 is a NAND operation to the bank address BA1 inverted by the bank address BA0 and an inverter IV2 inverted by the inverter IV1. 낸드게이트 ND2는 뱅크 어드레스 BA0와 인버터 IV2에 의해 반전된 뱅크 어드레스 BA1를 낸드연산한다. NAND gate ND2 are NAND operation to the bank address BA1 inverted by the bank addresses BA0 and an inverter IV2. 낸드게이트 ND3는 인버터 IV1에 의해 반전된 뱅크 어드레스 BA0와 뱅크 어드레스 BA1를 낸드연산한다. NAND gate ND3 has a NAND operation to the bank addresses BA0, bank address BA1 inverted by the inverter IV1. 낸드게이트 ND4는 뱅크 어드레스 BA0,BA1를 낸드연산한다. NAND gate ND4 has a NAND operation to the bank addresses BA0, BA1.

인버터 IV3는 낸드게이트 ND1의 출력을 반전하여 뱅크 컬럼 어드레스 CBA<0>를 출력한다. Inverter IV3 inverts the output of the NAND gate ND1 outputs a bank column address CBA <0>. 인버터 IV4는 낸드게이트 ND2의 출력을 반전하여 뱅크 컬럼 어드레스 CBA<1>를 출력한다. Inverter IV4 inverts the output of the NAND gate ND2 outputs a bank column address CBA <1>. 인버터 IV5는 낸드게이트 ND3의 출력을 반전하여 뱅크 컬럼 어드레스 CBA<2>를 출력한다. Inverter IV5 inverts the output of the NAND gate ND3 outputs a bank column address CBA <2>. 인버터 IV6는 낸드게이트 ND4의 출력을 반전하여 뱅크 컬럼 어드레스 CBA<3>를 출력한다. Inverter IV6 inverts the output of the NAND gate ND4 outputs a bank column address CBA <3>.

이러한 구성을 갖는 종래의 반도체 메모리 장치의 동작 과정을 도 3의 동작 타이밍도를 참조하여 설명하면 다음과 같다. If described with reference to the operation timing of the operation of Figure 3 is also of a conventional semiconductor memory device having such a configuration as follows. 도 3의 동작 타이밍도는 DDR2 SDRAM에서 AL(Additive Latency)가 '2'이고, CL(CAS Latency)가 '6'이며, 버스트 랭스(Burst Length;BL)가 '4'인 경우를 가정한다. Operation timing diagram of Fig. 3 is a "2" AL (Additive Latency) in a DDR2 SDRAM, and the '6' CL (CAS Latency), burst length; it is assumed a case where (Burst Length BL) is "4".

먼저, 컬럼 어드레스는 글로벌 컬럼 어드레스 제어부(10)와, 뱅크 컬럼 어드레스 제어부(30)에서 제어된다. First, the column address is controlled by the global column address control unit 10, a bank column address controller 30. 여기서, 글로벌 컬럼 어드레스 제어부(10)는 각 뱅크에서 센스앰프의 데이터를 액세스(리드 또는 라이트) 가능하도록 하는 글로벌 컬럼 어드레스를 제어하는 블록이다. Here, the global column address control unit 10 is a block for controlling the global column address to enable the data from the sense amplifiers in each bank access (read or write). 그리고, 뱅크 컬럼 어드레스 제어부(30)는 선택하고자 하는 뱅크의 정보를 포함하는 뱅크 컬럼 어드레스를 제어하는 것이다. The bank column address control section 30 and controls the bank column address containing the information of the bank to be selected. 여기서, 뱅크 컬럼 어드레스는 글로벌 컬럼 어드레스에 따라 선택된 뱅크를 래치하기 위한 컬럼 어드레스 인에이블 신호를 의미한다. Here, the bank column address indicates the column address enable signal for latching the selected bank in accordance with the global column address.

그리고, 각각의 컬럼 어드레스는 클록 제어부(20)와 명령 제어부(40)의 제어에 따라 동일한 시퀀스(Sequence)로 생성된다. And, each of the column address is generated in the same sequence (Sequence) under the control of the clock control unit 20 and the command control unit 40. 클록(CLK/CLKB) 버퍼(22)는 클록(CK/CKB) 패드(21)로부터 인가된 클록 CLK,CLKB을 버퍼링하여 칩 내부 전체의 동기신호로 출력한다. Clock (CLK / CLKB) buffer 22 buffers the clock CLK, CLKB is applied from the clock (CK / CKB) pads 21 and outputs the synchronization signal of the entire chip.

또한, 어드레스 패드(11)에 입력된 어드레스는 어드레스 버퍼(12)를 통해 어드레스 래치(13)에 출력된다. Also, the address input to the address pad 11 is outputted to the address latch 13 via the address buffer (12). 그리고, 뱅크 어드레스(BA) 패드(31)에 입력된 뱅크 어드레스는 어드레스 버퍼(32)를 통해 어드레스 래치(33)에 출력된다. Then, the bank addresses inputted to the bank address (BA) pad 31 is outputted to the address latch 33 via an address buffer 32. 이때, 어드레스 래치(13,33)는 도 3의 A(A')에 도시된 바와 같이, 클록 버퍼(22)로부터 인가되는 클록의 폴링 에지(Falling Edge)에 동기되어 어드레스 선택부(14,34)에 출력된다. At this time, the address latch (13,33) has an in synchronization with a clock buffer 22, the falling edge (Falling Edge) of the clock which is applied as an address from the selection unit (14,34 shown in A (A ') in Fig. 3 ) it is output to.

이후에, 명령 패드(41)에 라이트 명령 WT 또는 리드 명령 RD이 입력되면, 어드레스와 동일하게 클록의 폴링 에지에 동기되어 컬럼 어드레스가 대기하고 있는 어드레스 선택부(14,34)에 라이트 명령 WT 또는 리드 명령 RD을 전달한다. Thereafter, when the command to the pad 41, write command WT or the read command RD is inputted, the address in the same manner in synchronization with the falling edge of the clock or the write command WT selection address with the column address and the standby unit (14,34) It transmits the read command RD.

그리고, 도 3의 B(B')에 도시된 바와 같이, 컬럼 어드레스를 래치하여 설정된 모드 레지스터 셋트(Mode Register Set,MRS)에 따라 AL(Additive Latency), CL(CAS Latency) 기능을 수행하기 위한 AL 쉬프트 레지스터(15,35)에 출력한다. And, as shown in B (B ') of Figure 3, latches the column address is set a mode register set (Mode Register Set, MRS) in accordance for performing AL (Additive Latency), CL (CAS Latency) function and outputs it to the AL shift register (15,35).

이때, DDR2의 스펙상 리드 레이턴시(Read Latency, RL)는 AL+CL이 되고, 라이트 레이턴시(Write Latency, WL)는 RL-1이므로 AL+CL-1이 된다. In this case, the specification of the read latency DDR2 (Read Latency, RL) becomes AL + CL, write latency (Write Latency, WL) because it is RL-1 is the AL + CL-1. 리드 모드일 경우의 컬럼 어드레스는 도 3의 D(D')에서와 같이 AL 값의 클록 수만큼 쉬프트되고, CL 값에 해당하는 클록은 데이터를 DQ 패드에 출력하는 블록에서 CL 클록 수만큼 쉬프트된다. The column address of when the read mode is shifted by the number of clocks of the AL value, as in the D (D ') of Figure 3, the clock for the CL value is shifted by the number of CL clock in the block for outputting the data to the DQ pad .

이어서, 리드 명령이 입력되면 명령 디코더(44)를 통해 컬럼 어드레스와 동일한 AL 쉬프트 레지스터(45)를 거쳐 리드 명령 신호 RDP가 출력된다. Then, when the read command, the read command input signal is output via the same RDP AL shift register 45 and the column address from the command decoder 44. AL 쉬프트 레지스터(15,35)를 거친 컬럼 어드레스는 컬럼 어드레스 선택부(16,37)에 입력되고, 컬럼 어드레스 선택부(16,37)는 리드 명령 신호 RDP를 입력받아 도 3의 E(E')에서와 같이 리드 컬럼 어드레스를 출력한다. The column address AL passed through the shift register (15,35) is the column address is input to the selection unit (16,37), the column address selecting unit (16,37) in Figure 3 receives the read command signal RDP E (E ' ) and outputs the read column addresses, as shown in.

반면에, 라이트 모드일 경우의 컬럼 어드레스는 라이트 레이턴시 만큼 쉬프트를 수행하고, BL/2 만큼 더 쉬프트를 수행한다. On the other hand, the column address of the case of the writing mode is performed by shifting write latency and performs further shifted by BL / 2. DDR2에서는 4-비트 프리-패치(Pre-Fetch)를 특징으로 한다. In DDR2 4- bit pre-characterized by a patch (Pre-Fetch). 여기서, 4-비트 프리-패치를 수행하기 위해서는 매 클록의 라이징 에지와 폴링 에지에서 패치를 수행하여 BL=4일 경우는 2클록, BL=8인 경우는 4클록이 필요하게 된다. Here, 4-bit pre-case in order to perform the patch if the patch by performing the BL = 4 at rising and falling edges of each clock is the second clock, BL = 8 is a need for four clocks.

그런데, 라이트 모드시 데이터는 라이트 레이턴시(WL) 이후에 입력되므로 데이터가 내부적으로 얼라인(Align) 되려면 데이터를 패치하는 시간이 더 필요하게 된다. However, the light mode when the data is input, so that after the write latency (WL) to become the data alignment (Align) internally needs more time to fetch the data. 그만큼 더 쉬프트해야 글로벌 입/출력 버스(GIO) 상의 데이터와 동일한 타이밍에 라이트 컬럼 어드레스를 동기시킬 수 있다. So it is possible to synchronize the write column address to the same timing as the data on the need to further shift the global I / O bus (GIO). 따라서, 라이트 컬럼 어드레스는 도 3의 D(D')에서와 같이, BL=4(2클록)일 경우의 AL+CL+1만큼, BL=8(4클록)일 경우에는 AL+CL+3만큼 쉬프트된다. Thus, the light column address is, as shown in D (D ') of Figure 3, BL = 4 (2 clocks) if AL + CL + 1 by, BL = 8 (4 clocks) in the case of there AL + CL + 3 as it shifted.

라이트 명령은 명령 디코더(44)를 거쳐 동일한 클록 수만큼 쉬프트되어 라이트 명령 신호 WTP를 출력한다. Write command is shifted by the same number of clock via the command decoder 44 outputs a write command signal WTP. 명령 디코더(44)의 라이트 명령 신호 WTP는 컬럼 어드레스 선택부(16,37)에 인가되어 도 3의 E(E')와 같이 리드 컬럼 어드레스가 출력된다. Light WTP command signal of the command decoder 44 the read column address as shown in Figure 3 is applied to the selected column address portion (16,37) E (E ') is output.

출력된 어드레스 중 도 3의 E와 같은 컬럼 어드레스는 모든 뱅크에 글로벌하게 전달되고, 뱅크 컬럼 어드레스인 제 3도의 E'는 뱅크 어드레스 디코더(38)를 통해 디코딩되어 선택된 뱅크에만 제 3도의 F와 같은 신호를 출력하게 된다. The column address, such as in Fig of the output address 3 E is transmitted globally to all the banks, bank column address of the third-degree E 'is equal to the third degrees F only decoded the selected bank through a bank address decoder 38, and it outputs the signal. 뱅크 어드레스 디코더(38)의 출력신호 F는 컬럼 어드레스 래치부(60)에 의해 래치되어 선택된 뱅크 내부로 전달된다. The output signal F of the bank address decoder 38 is latched by the column address latch unit 60 is passed into the selected bank.

한편, 컬럼 어드레스 인에이블(YAE) 신호 발생부(51)는 리드 명령신호 RDP와, 라이트 명령신호 WTP 및 카스신호 ICASP(BL=8일 경우)를 조합하여 출력한다. On the other hand, the enable (YAE) signal generating unit 51, the column address and outputs a combination of the read command signal RDP, WTP write command signal and the CAS signal ICASP (BL = case 08). 그리고, 컬럼 어드레스 인에이블 신호 지연부(52)는 컬럼 어드레스 인에이블 신호 발생부(51)의 출력을 일정시간 지연하여 출력한다. Then, the enable signal delay unit 52, the column address and outputs the output from the enable signal generation unit 51, the column address by a predetermined time delay. 또한, 컬럼 어드레스 인에이블 신호 디코더(53)는 뱅크 정보 신호 BBY<0:3>와 컬럼 어드레스 인에이블 신호 지연부(52)의 출력을 디코딩하여 컬럼 어드레스 인에이블 신호 YAE<0:3>를 선택된 뱅크에 출력한다. Further, the column address enable signal decoder 53 is a bank information signal BBY <0: 3> and the column address enable signal by decoding the output of the delay unit 52, the column address enable signal YAE <0: 3> of the selected and outputs it to the bank.

이때, 라이트 동작시 글로벌 입/출력 버스(GIO)를 통해 전달된 데이터는 라이트 드라이버(WTDRV)의 인에이블에 따라 셀에 저장된다. At this time, the data is passed through the write operation during the global I / O bus (GIO) is stored in the cells in accordance with the enabling of the write driver (WTDRV). 그리고, 리드 동작시에는 비트라인 센스앰프에서 로컬 입출력 버스(SIO,LIO)를 통해 전달되는 데이터의 디벨롭된 신호가 입출력 센스앰프(IOSA)의 인에이블에 따라 증폭되어 글로벌 입출력 버스(GIO)에 전달된다. Then, the bit line sense amplifier at the time of read operation on a local output bus (SIO, LIO) a global input bus (GIO) the developmental drop the signal of the data is amplified in accordance with the enable input and output sense amplifier (IOSA) which is passed through It is transmitted. 따라서, 라이트시나 리드 동작시 마진을 확보하기 위해 컬럼 어드레스와 일정한 간격을 유지해야 하는데, 이를 위해 컬럼 어드레스 인에이블 신호 지연부(52)는 컬럼 어드레스 인에이블 신호 YAE를 일정시간 지연시키게 된다. Therefore, light to be kept or when the read operation during a certain interval and the column address in order to ensure a margin, for this purpose the column address enable signal delay unit 52, thereby to enable signal YAE column address a certain time delay.

여기서, 컬럼 어드레스는 액티브 명령과 함께 로오 어드레스가 뱅크로 전달된 이후에 전달된다. Here, the column address is transmitted after the address Lawrence with an active command are passed to the bank. 이러한 경과 시간을 스펙 상에서 tRCD(RAS to CAS Delay, 15ns로 CL6에서는 6클록)로 정의한다. This elapsed time on the specification tRCD is defined as (in the RAS to CAS Delay, 15ns CL6 6 clocks). 이는 로오 어드레스에 의해 워드라인이 인에이블되어 센스앰프가 충분히 동작한 이후에 컬럼 어드레스에 의해 센스앰프의 데이터가 액세스 가능한 시간을 의미한다. This means that the word line is in the accessible time data of the sense amplifier is enabled by the column address after the sense amplifier is operated sufficiently by Lawrence address. 이러한 tRCD 시간이 짧을수록 우수한 성능의 지표로 삼게 된다. The shorter this time tRCD is hinged as an indicator of performance.

따라서, tRCD의 마진이 충분할 경우에는 문제가 없지만, tRCD 마진이 부족한 경우에는 외부에서 입력되는 컬럼 어드레스를 스펙에 의거하여 내부적으로 지연시키는데 문제가 발생하게 된다. Therefore, there is not a problem if there is sufficient margin for tRCD, if tRCD is insufficient margin there is a problem sikineunde internally delayed on the basis of the specification, the column address input from the outside.

또한, 최근에는 스펙 상의 tRCD 보다 1클록 줄인 로우 레이턴시 제품을 요구하는 추세이다. Further, in recent years a trend to require one clock with reduced low latency product than on the tRCD specification. 따라서, 스펙 상에서 tRCD의 마진이 있다 하더라도 1 클록 줄인 상태에서 동작하기 때문에 마진이 부족한 경우가 발생하게 되는 문제점이 있다. Therefore, there is a problem in that it occurs when the margin insufficient because there is a margin of the operation in the even tRCD on specification of one clock reduced state.

본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 특히, 컬럼 어드레스의 인에이블 시간과 셀 데이터의 액세스 시간을 동시에 연동 제어하여 tRCD 불량에 대한 분석이 가능할 수 있도록 하는데 그 목적이 있다. An object of the present invention is to ensure that the creation, in particular, at the same time interlocking control the access time of the enable time and the cell data of the column address can be an analysis of the failure tRCD to solve the above problems.

상기한 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는, 뱅크 어드레스와 뱅크 제어신호를 디코딩하여 뱅크 컬럼 어드레스를 출력하는 뱅크 컬럼 어드레스 제어수단; The semiconductor memory device of the present invention for achieving the above object, the bank address and the bank control signal decoded by the bank column address control means for outputting the column address to the bank; 및 테스트 모드 신호에 따라 상태를 달리하는 복수개의 제어신호를 출력하고, 리드/라이트 동작 모드시 복수개의 제어신호의 선택적인 활성화 상태에 따라 인에이블 지연시간이 제어되는 뱅크 제어신호를 출력하고, 뱅크 컬럼 어드레스를 활성화시키기 위한 컬럼 어드레스 인에이블 신호를 뱅크 제어신호와 동일한 인에이블 지연시간으로 제어하는 인에이블 제어수단을 포함하는 것을 특징으로 한다. And a test mode in accordance with a signal output the plurality of control signals having different states and the read / write mode of operation when the enable delay time is output to the bank control signal is controlled in accordance with the selective activation state of a plurality of control signals, and bank and the column address enable signal for activating a column address, it characterized in that it comprises an enable control means for controlling at the same time the enable delay and the bank control signal.

또한, 본 발명은 뱅크 어드레스와 뱅크 제어신호를 디코딩하여 뱅크 컬럼 어드레스를 출력하는 뱅크 컬럼 어드레스 제어수단; The invention also bank the column address control means for decoding the bank address and the bank control signal output of the bank column address; 테스트 모드 신호에 따라 상태를 달리하는 복수개의 제어신호를 출력하고, 복수개의 제어신호의 선택적인 활성화 상태에 따라 인에이블 지연시간이 제어되는 뱅크 제어신호를 출력하고, 셀 데이터의 액세스 인에이블 시간을 뱅크 제어신호와 동일한 지연시간으로 제어하는 인에이블 제어수단; Depending on the test mode signal and outputting a plurality of control signals having different states, and outputs the enable delay time is controlled bank control signal in accordance with the selective activation state of a plurality of control signals, the access enable time of the cell data enable control means for controlling the same delay and the bank control signal; 및 리드/라이트 동작 모드시 뱅크 컬럼 어드레스에 따라 셀 데이터의 액세스 동작을 제어하는 뱅크를 포함하는 것을 특징으로 한다. And according to the read / write mode of operation when the column address bank is characterized in that it comprises a bank to control the access operation of the cell data.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다. With reference to the accompanying drawings to be described in detail an embodiment of the present invention.

도 4는 본 발명에 따른 반도체 메모리 장치의 구성도이다. 4 is a configuration diagram of a semiconductor memory device according to the present invention.

본 발명은 글로벌 컬럼 어드레스 제어부(10)와, 클록 제어부(20)와, 뱅크 컬럼 어드레스 제어부(30)와, 명령 제어부(40)와, 컬럼 어드레스 래치부(60)와, 컬럼 어드레스 인에이블 제어부(100)와, 모드 제어부(200) 및 제어신호 발생부(300)를 구비한다. The invention enables the control and global column address control unit 10, and the clock control unit 20, the bank column address controller 30, and commands the control unit 40, the column address latch unit 60 and the column address ( 100) and provided with a mode control unit 200 and a control signal generating unit 300. the 본 발명의 실시예에서는 종래와 동일한 구성요소는 동일한 도면부호로 설명하며, 그 상세 구성 및 동작에 관한 설명은 생략하기로 한다. In an embodiment of the present invention, the same components as the prior art is described by the same reference numerals, and explanation of their detailed construction and operation will be omitted.

여기서, 컬럼 어드레스 인에이블 제어부(100)는 컬럼 어드레스 인에이블(YAE) 신호 발생부(110)와, 컬럼 어드레스 인에이블 신호 지연부(120)와, 모드 지연부(130)와, 모드 선택부(140) 및 컬럼 어드레스 인에이블 신호 디코더(150)를 구비한다. Here, the column address enable control unit 100 and the column address enable (YAE) signal generating section 110 and the column address enable signal delay unit 120, a mode delay unit 130, a mode selection unit ( 140) and a column address enable signal decoder 150.

그리고, 모드 제어부(200)는 모드 발생부(210)와, 모드 선택부(220) 및 모드 디코더(230)를 구비한다. Then, the mode control unit 200 is provided with a mode generating unit 210, a mode selection unit 220 and the mode decoder 230. 또한, 제어신호 발생부(300)는 펄스 발생부(310)와 모드 지연부(320)를 구비한다. Also, the control signal generator 300 has a pulse generating unit 310 and the mode delay unit 320.

도 5는 도 4의 뱅크 어드레스(BA) 디코더(38-1)에 관한 상세 회로도이다. Figure 5 is a detailed circuit diagram of the bank address (BA) decoder (38-1) of FIG.

뱅크 어드레스 디코더(38-1)는 복수개의 인버터 IV7~IV16와, 복수개의 낸드게이트 ND5~ND12를 구비한다. And the bank address decoder 38-1 is provided with a plurality of inverter IV7 ~ IV16 and a plurality of NAND gates ND5 ~ ND12. 여기서, 뱅크 어드레스 디코더(38-1)는 4 뱅크 구조를 가진 반도체 메모리 장치에 적용되는 것을 그 실시예로 설명한다. Here, the bank address decoder 38-1 is described that is applied to a semiconductor memory device having a bank structure 4 in the embodiment.

먼저, 낸드게이트 ND5는 인버터 IV7에 의해 반전된 뱅크 어드레스 BA0와, 인버터 IV8에 의해 반전된 뱅크 어드레스 BA1를 낸드연산한다. First, the NAND gate ND5 is a NAND operation to the bank address BA1 inverted by the bank addresses BA0, an inverter IV8 inverted by the inverter IV7. 낸드게이트 ND6는 뱅크 어드레스 BA0와 인버터 IV8에 의해 반전된 뱅크 어드레스 BA1를 낸드연산한다. NAND gate ND6 is a NAND operation to the bank address BA1 inverted by the bank address BA0 and the inverter IV8. 낸드게이트 ND7는 인버터 IV7에 의해 반전된 뱅크 어드레스 BA0와 뱅크 어드레스 BA1를 낸드연산한다. NAND gate ND7 is a NAND operation to the bank addresses BA0, bank address BA1 inverted by the inverter IV7. 낸드게이트 ND8는 뱅크 어드레스 BA0,BA1를 낸드연산한다. NAND gate ND8 is a NAND operation, the bank address BA0, BA1.

그리고, 낸드게이트 ND9는 인버터 IV9에 의해 반전된 낸드게이트 ND5의 출력과 제어신호 CBA_CRTL를 낸드연산한다. Then, the NAND gate NAND ND9 is calculated and the output control signal of the NAND gate ND5 CBA_CRTL inverted by the inverter IV9. 낸드게이트 ND10는 인버터 IV10에 의해 반전된 낸드게이트 ND6의 출력과 제어신호 CBA_CRTL를 낸드연산한다. NAND gate ND10 are NAND operation and outputs the control signal of the NAND gate ND6 CBA_CRTL inverted by the inverter IV10. 낸드게이트 ND11는 인버터 IV11에 의해 반전된 낸드게이트 ND7의 출력과 제어신호 CBA_CRTL를 낸드연산한다. NAND gate ND11 are NAND operation and outputs the control signal of the NAND gate ND7 CBA_CRTL inverted by the inverter IV11. 낸드게이트 ND12는 인버터 IV11에 의해 반전된 낸드게이트 ND8의 출력과 제어신호 CBA_CRTL를 낸드연산한다. NAND gate ND12 are NAND operation and outputs the control signal of the NAND gate ND8 CBA_CRTL inverted by the inverter IV11.

인버터 IV13는 낸드게이트 ND9의 출력을 반전하여 뱅크 컬럼 어드레스 CBA<0>를 출력한다. Inverter IV13 inverts an output of the NAND gate ND9 and outputs the bank column address CBA <0>. 인버터 IV14는 낸드게이트 ND10의 출력을 반전하여 뱅크 컬럼 어드레스 CBA<1>를 출력한다. Inverter IV14 inverts an output of the NAND gate ND10 and outputs the bank column address CBA <1>. 인버터 IV15는 낸드게이트 ND11의 출력을 반전하여 뱅크 컬럼 어드레스 CBA<2>를 출력한다. Inverter IV15 inverts an output of the NAND gate ND11 and outputs the bank column address CBA <2>. 인버터 IV16는 낸드게이트 ND12의 출력을 반전하여 뱅크 컬럼 어드레스 CBA<3>를 출력한다. Inverter IV16 inverts an output of the NAND gate ND12 and outputs the bank column address CBA <3>.

도 6은 도 4의 펄스 발생부(310) 및 모드 지연부(320)의 상세 회로도이다. Figure 6 is a detailed circuit diagram of the pulse generating unit 310 and the mode delay unit 320 in FIG.

펄스 발생부(310)는 인버터 IV17~IV19와 낸드게이트 ND13를 구비한다. Pulse generating unit 310 is provided with an inverter IV17 ~ IV19 and NAND gate ND13. 여기서, 낸드게이트 ND13는 인버터 IV17에 의해 반전된 리드 명령 신호 RDP와, 인버터 IV18에 의해 반전된 라이트 명령 신호 WTP 및 인버터 IV19에 의해 반전된 카스신호 ICASP를 낸드연산한다. Here, the NAND gate ND13 are NAND operation the CAS signal ICASP inverted by a write command signal WTP and an inverter IV19 and inverted by the read command signal RDP inverted by the inverter IV17, an inverter IV18.

그리고, 모드 지연부(320)는 인버터 IV20와, 직렬 연결된 복수개의 낸드게이트 ND14~MD26 및 낸드게이트 ND27~ND33를 구비한다. Then, the mode delay unit 320 is provided with the inverter IV20, and, in series a plurality of NAND gates ND14 ~ MD26 and the NAND gate ND27 ~ ND33 connected. 여기서, 인버터 IV20는 제어신호 C7을 반전한다. Here, the inverter IV20 inverts the control signal C7.

그리고, 병렬 연결된 복수개의 낸드게이트 ND27~ND33는 각각 제어신호 C6~C1와 낸드게이트 ND13의 출력을 낸드연산하여 복수개의 낸드게이트 ND14~MD26 중 홀수 번째 낸드게이트에 출력한다. Then, the parallel plurality of NAND gates ND27 ~ ND33 are connected, and outputs the odd-numbered NAND gate among the plurality of NAND gates ND14 ~ MD26 by NAND operation of the output of each control signal C1 ~ C6, and the NAND gate ND13. 직렬 연결된 복수개의 낸드게이트 ND14~MD26는 각각 전단의 낸드게이트의 출력과 전원전압 또는 낸드게이트 ND27~ND33의 출력을 낸드연산하여 제어신호 CBA_CRTL를 출력한다. A plurality of NAND gates ND14 ~ connected in series to each NAND MD26 is calculated the output of the front end of the NAND gate and the power supply voltage or the output of the NAND gate ND27 ~ ND33 outputs a control signal CBA_CRTL.

도 7은 도 4의 모드 제어부(200)에 관한 상세 회로도이다. Figure 7 is a detailed circuit diagram of the mode controller 200 of FIG.

먼저, 모드 발생부(210)는 PMOS트랜지스터 P1~P3와, NMOS트랜지스터 N1~N9와, 퓨즈 F1~F3와, 인버터 IV21~IV26 및 노아게이트 NOR1~NOR4를 구비한다. First, the mode generating unit 210 includes a PMOS transistor P1 ~ P3 and the NMOS transistor N1 ~ N9, and a fuse F1 ~ F3, an inverter IV21 ~ IV26 and NOR gate NOR1 ~ NOR4.

여기서, PMOS트랜지스터 P1와 NMOS트랜지스터 N1,N2는 전원전압단과 접지전압단 사이에 직렬 연결된다. Here, PMOS transistor P1 and the NMOS transistors N1, N2 are connected in series between a power supply voltage stage and a ground voltage terminal. PMOS트랜지스터 P1는 게이트 단자를 통해 테스트 모드 셋팅신호 TMSET가 인가되고, NMOS트랜지스터 N1는 게이트 단자를 통해 리셋신호 RSTP가 인가되며, NMOS트랜지스터 N2는 게이트 단자를 통해 전원전압이 인가된다. The PMOS transistor P1 is applied to the test mode setting signal TMSET through a gate terminal, NMOS transistor N1 is applied with the reset signal through a gate terminal RSTP, NMOS transistor N2 is the power supply voltage is applied via the gate terminal.

그리고, 퓨즈 F1와 NMOS트랜지스터 N3는 전원전압단과 접지전압단 사이에 직렬 연결되고, NMOS트랜지스터 N3는 게이트 단자를 통해 인버터 IV21의 출력이 인가된다. Then, the fuse F1 and the NMOS transistor N3 are connected in series between a power supply voltage stage and a ground voltage terminal, the NMOS transistor N3 is the output of the inverter IV21 is applied via the gate terminal. 노아게이트 NOR1는 인버터 IV21의 출력과 테스트 신호 TM<0>를 노아연산한다. NOR gate NOR1 is quinoa operation the output of the inverter IV21 and the test signal TM <0>. 인버터 IV22는 노아게이트 NOR1의 출력을 반전한다. Inverter IV22 inverts an output of the NOR gate NOR1.

또한, PMOS트랜지스터 P2와 NMOS트랜지스터 N4,N5는 전원전압단과 접지전압단 사이에 직렬 연결된다. In addition, PMOS transistor P2 and the NMOS transistor N4, N5 are connected in series between a power supply voltage stage and a ground voltage terminal. PMOS트랜지스터 P2는 게이트 단자를 통해 리셋신호 RSTP가 인가되고, NMOS트랜지스터 N4는 게이트 단자를 통해 테스트 모드 셋팅신호 TMSET가 인가되며, NMOS트랜지스터 N5는 게이트 단자를 통해 전원전압이 인가된다. The PMOS transistor P2 is applied with the reset signal through a gate terminal RSTP, NMOS transistor N4 is applied with the test mode setting signal TMSET through a gate terminal, and, NMOS transistor N5 is the power supply voltage is applied via the gate terminal.

퓨즈 F2와 NMOS트랜지스터 N6는 전원전압단과 접지전압단 사이에 직렬 연결되고, NMOS트랜지스터 N6는 게이트 단자를 통해 인버터 IV23의 출력이 인가된다. Fuses F2 and the NMOS transistor N6 is connected in series between a power supply voltage stage and a ground voltage terminal, the NMOS transistor N6, the output of the inverter IV23 is applied via the gate terminal. 노아게이트 NOR2는 인버터 IV23의 출력과 테스트 신호 TM<1>를 노아연산한다. NOR gate NOR2 is quinoa operation the output of the inverter IV23 and the test signal TM <1>. 인버터 IV24는 노아게이트 NOR2의 출력을 반전한다. Inverter IV24 inverts an output of the NOR gate NOR2.

또한, PMOS트랜지스터 P3와 NMOS트랜지스터 N7,N8는 전원전압단과 접지전압단 사이에 직렬 연결된다. In addition, PMOS transistor P3 and the NMOS transistor N7, N8 are connected in series between a power supply voltage stage and a ground voltage terminal. PMOS트랜지스터 P3는 게이트 단자를 통해 리셋신호 RSTP가 인가되고, NMOS트랜지스터 N7는 게이트 단자를 통해 테스트 모드 셋팅신호 TMSET가 인가되며, NMOS트랜지스터 N8는 게이트 단자를 통해 전원전압이 인가된다. The PMOS transistor P3 is applied to the reset signal RSTP through a gate terminal, NMOS transistor N7 is applied to the test mode setting signal TMSET through a gate terminal, and, NMOS transistor N8 is the power supply voltage is applied via the gate terminal.

퓨즈 F3와 NMOS트랜지스터 N9는 전원전압단과 접지전압단 사이에 직렬 연결되고, NMOS트랜지스터 N9는 게이트 단자를 통해 인버터 IV25의 출력이 인가된다. Fuse F3 and the NMOS transistor N9 is connected in series between a power supply voltage stage and a ground voltage terminal, the NMOS transistor N9 is the output of the inverter IV25 is applied via the gate terminal. 노아게이트 NOR3는 인버터 IV25의 출력과 테스트 신호 TM<2>를 노아연산한다. NOR gate NOR3 will quinoa operation the output of the inverter IV25 and the test signal TM <2>. 인버터 IV26는 노아게이트 NOR3의 출력을 반전한다. Inverter IV26 inverts an output of the NOR gate NOR3. 그리고, 노아게이트 NOR4는 인 버터 IV22,IV24,IV26의 출력과 테스트 모드 셋팅신호 TMSET를 노아연산한다. Then, the NOR gate NOR4 is quinoa operation the inverter IV22, IV24, IV26, and the output of the test mode setting signal TMSET.

그리고, 모드 선택부(220)는 인버터 IV27~IV29와, 낸드게이트 ND34~ND42 및 메탈 옵션 MO에 따라 스위칭 동작이 제어되는 스위치 SW1~SW3를 구비한다. Then, the mode selection unit 220 is provided with a switch SW1 ~ SW3 are controlled in accordance with the switching operation and inverter IV27 ~ IV29, NAND gates ND34 and ND42 ~ metal option MO.

여기서, 낸드게이트 ND34는 인버터 IV27에 의해 반전된 노아게이트 NOR4의 출력과 인버터 IV22의 출력을 낸드연산한다. Here, the NAND gate ND34 are NAND operation and outputs the output of the inverter IV22 of the NOR gate NOR4 inverted by the inverter IV27. 낸드게이트 ND35는 스위치 SW1의 출력과 노아게이트 NOR4의 출력을 낸드연산한다. NAND gate ND35 are NAND operation of the output switch SW1 and the output of the NOR gate NOR4. 낸드게이트 ND36는 낸드게이트 ND34,ND35의 출력을 낸드연산한다. NAND gate ND36 are NAND operation of the output of the NAND gate ND34, ND35.

그리고, 낸드게이트 ND37는 인버터 IV24의 출력과 인버터 IV28에 의해 반전된 노아게이트 NOR4의 출력을 낸드연산한다. Then, the NAND gate ND37 are NAND operation of the output of the NOR gate NOR4 inverted by the inverter output of the inverter IV24 and IV28. 낸드게이트 ND38는 스위치 SW2의 출력과 노아게이트 NOR4의 출력을 낸드연산한다. NAND gate ND38 are NAND operation of the output switch SW2 and the output of the NOR gate NOR4. 낸드게이트 ND39는 낸드게이트 ND37,ND38의 출력을 낸드연산한다. NAND gate ND39 are NAND operation of the output of the NAND gate ND37, ND38.

또한, 낸드게이트 ND40는 인버터 IV26의 출력과 인버터 IV29에 의해 반전된 노아게이트 NOR4의 출력을 낸드연산한다. In addition, the NAND gate ND40 are NAND operation of the output of the NOR gate NOR4 inverted by the inverter output of the inverter IV26 and IV29. 낸드게이트 ND41는 스위치 SW3의 출력과 노아게이트 NOR4의 출력을 낸드연산한다. NAND gate ND41 are NAND operation of the output switch SW3 to the output of the NOR gate NOR4. 낸드게이트 ND42는 낸드게이트 ND40,ND41의 출력을 낸드연산한다. NAND gate ND42 are NAND operation of the output of the NAND gate ND40, ND41.

또한, 모드 디코더(230)는 복수개의 인버터 IV30~IV40와, 복수개의 낸드게이트 ND43~ND50를 구비한다. In addition, the mode decoder 230 is provided with a plurality of inverters IV30 ~ IV40, and a plurality of NAND gates ND43 ~ ND50.

여기서, 낸드게이트 ND43는 인버터 IV30~IV32의 출력을 낸드연산한다. Here, the NAND gate ND43 are NAND operation of the output of the inverter IV30 ~ IV32. 낸드게이트 ND44는 낸드게이트 ND36의 출력과, 인버터 IV31,IV32의 출력을 낸드연산한다. NAND gate ND44 is a NAND operation for output, an inverter IV31, IV32 of the output of the NAND gate ND36. 낸드게이트 ND45는 인버터 IV30,IV32의 출력과 낸드게이트 ND39의 출력을 낸 드연산한다. NAND gate ND45 is de operation embellish output with the output of the NAND gate ND39 of the inverter IV30, IV32. 낸드게이트 ND46는 낸드게이트 ND36,ND39의 출력과, 인버터 IV32의 출력을 낸드연산한다. NAND gate ND46 is a NAND operation for output, an output of the inverter IV32 of the NAND gate ND36, ND39.

그리고, 낸드게이트 ND47는 인버터 IV30,IV31의 출력과 낸드게이트 ND42의 출력을 낸드연산한다. Then, the NAND gate ND47 are NAND operation for output to the output of the NAND gate ND42 of the inverter IV30, IV31. 낸드게이트 ND48는 낸드게이트 ND36,ND42의 출력과 인버터 IV31의 출력을 낸드연산한다. NAND gate ND48 are NAND operation of the output of the inverter IV31 and an output of the NAND gate ND36, ND42. 낸드게이트 ND49는 인버터 IV30의 출력과 낸드게이트 ND39,ND42의 출력을 낸드연산한다. NAND gate ND49 are NAND operation of the output of the output of the inverter IV30 and NAND gates ND39, ND42. 낸드게이트 ND50는 낸드게이트 ND36,ND39,ND42의 출력을 낸드연산한다. NAND gate ND50 are NAND operation of the output of the NAND gate ND36, ND39, ND42.

또한, 인버터 IV33는 낸드게이트 ND43의 출력을 반전하여 제어신호 C<0>를 출력한다. Further, inverter IV33, and outputs a control signal C <0> inverts the output of the NAND gate ND43. 인버터 IV34는 낸드게이트 ND44의 출력을 반전하여 제어신호 C<1>를 출력한다. An inverter IV34, and outputs a control signal C <1> inverts the output of the NAND gate ND44. 인버터 IV35는 낸드게이트 ND45의 출력을 반전하여 제어신호 C<2>를 출력한다. An inverter IV35, and outputs a control signal C <2> by inverting the output of the NAND gate ND45. 인버터 IV36는 낸드게이트 ND46의 출력을 반전하여 제어신호 C<3>를 출력한다. An inverter IV36, and outputs a control signal C <3> by inverting the output of the NAND gate ND46. 인버터 IV37는 낸드게이트 ND47의 출력을 반전하여 제어신호 C<4>를 출력한다. An inverter IV37, and outputs a control signal C <4> inverts the output of the NAND gate ND47. 인버터 IV38는 낸드게이트 ND48의 출력을 반전하여 제어신호 C<5>를 출력한다. An inverter IV38, and outputs a control signal C <5> inverts the output of the NAND gate ND48. 인버터 IV39는 낸드게이트 ND49의 출력을 반전하여 제어신호 C<6>를 출력한다. An inverter IV39, and outputs a control signal C <6> inverts the output of the NAND gate ND49. 인버터 IV40는 낸드게이트 ND50의 출력을 반전하여 제어신호 C<7>를 출력한다. An inverter IV40, and outputs a control signal C <7> by inverting the output of the NAND gate ND50.

도 8은 도 4의 모드 지연부(130) 및 모드 선택부(140)에 관한 상세 회로도이다. Figure 8 is a detailed circuit diagram of the mode delay unit 130 and the mode selection unit 140 of FIG.

모드 지연부(130)는 인버터 IV41와, 직렬 연결된 복수개의 낸드게이트 ND51~MD63 및 병렬 연결된 복수개의 낸드게이트 ND64~ND70를 구비한다. Mode delay unit 130 is provided with an inverter IV41 and a series-connected plurality of NAND gates ND51 ~ MD63 parallel and a plurality of NAND gates ND64 ~ ND70 connected. 여기서, 인버터 IV41는 제어신호 C7을 반전한다. Here, the inverter IV41 inverts the control signal C7.

그리고, 병렬 연결된 복수개의 낸드게이트 ND64~ND70는 각각 제어신호 C6~C1와 컬럼 어드레스 인에이블 신호 지연부(120)의 출력 IN을 낸드연산하여 복수개의 낸드게이트 ND51~MD63 중 홀수 번째 낸드게이트에 출력한다. And, connected in parallel a plurality of NAND gates ND64 ~ ND70 are each control signal C6 ~ C1 and the column address in operation enable signal delay NAND output IN of the unit 120 by pluralities of NAND gate ND51 ~ MD63 output to the odd-numbered NAND gate of the do. 직렬 연결된 복수개의 낸드게이트 ND51~MD63는 각각 전단의 낸드게이트의 출력과 전원전압 또는 낸드게이트 ND64~ND70의 출력을 낸드연산한다. A plurality of NAND gates connected in series ND51 ~ MD63 are each NAND operation of the output of the front end of the NAND gate and the power supply voltage or the output of the NAND gate ND64 ~ ND70.

또한, 모드 선택부(140)는 인버터 IV42와 낸드게이트 ND71~ND73를 구비한다. In addition, the mode selection unit 140 is provided with an inverter IV42 and NAND gates ND71 ~ ND73. 여기서, 낸드게이트 ND71은 낸드게이트 ND63의 출력과 인버터 IV42에 의해 반전된 제어신호 C7을 낸드연산한다. Here, the NAND gate ND71 are NAND operation to the control signal C7 inverted by the inverter IV42 and an output of the NAND gate ND63. 그리고, 낸드게이트 ND72는 제어신호 C7의 출력과 컬럼 어드레스 인에이블 신호 지연부(120)의 출력 IN을 낸드연산한다. Then, the NAND gate ND72 are NAND operation of the output enable signal IN of the delay unit 120 of the control signals C7 and output the column address. 낸드게이트 ND73는 낸드게이트 ND71,ND72의 출력을 낸드연산하여 모드 선택신호 MS를 컬럼 어드레스 인에이블 신호 디코더(150)에 출력한다. NAND gate ND73 by NAND operation of the output of the NAND gate ND71, ND72 and outputs a mode selection signal MS to the column address enable signal decoder 150.

이러한 구성을 갖는 본 발명의 동작 과정을 도 9의 동작 타이밍도를 참조하여 설명하면 다음과 같다. If described with reference to the operation timing in Fig. 9 the operation of the present invention having such a configuration as follows.

펄스 제어부(310)는 리드 명령 신호 RDP와, 라이트 명령 신호 WTP 및 내부 카스신호 ICASP를 낸드연산하여 모드 지연부(320)에 출력한다. Pulse controller 310 outputs the read command signal RDP and WTP write command signal and the internal signal Kass ICASP to NAND operation mode, a delay unit 320. 그리고, 모드 제어부(200)는 메탈 옵션, 퓨즈 옵션 또는 테스트 모드 옵션에 의한 모드 선택이 가능하도록 하는 블록이다. Then, the mode control unit 200 is a block that enables the mode selection by the metal option, fuse option or test mode options.

이에 따라, 모드 발생부(210)는 퓨즈 F1가 커팅되지 않은 노말 상태에서는 퓨즈 F1가 전원전압단에 연결되어 로우 레벨의 신호를 출력하게 된다. Thus, the mode generating unit 210 is the normal state of the fuse F1 it is not cutting the fuse F1 is connected to a power supply voltage terminal, and outputs a low level signal. 반면에, 퓨 즈 F1가 커팅되었을 경우에는 퓨즈 F1의 연결 노드가 인버터 IV21와 NMOS트랜지스터 N3로 구성된 래치에 의해 로우 레벨을 유지하게 되어 모드 발생부(210)의 최종 출력이 하이 레벨이 된다. On the other hand, the fuse, the fuse F1 is connected to the node of the final output to the high level of the inverter is maintained at the low level by the latch consisting of NMOS transistors N3 and IV21 mode generating section 210 if F1 is cut.

여기서, 동일한 노드에 연결된 PMOS트랜지스터 P1와 NMOS트랜지스터 N1가 모두 디스에이블된 상태에서는 플로팅 상태가 존재할 수 있다. Here, both the PMOS transistor P1 and NMOS transistor N1 are connected to the same node in the display enabled state can be present in a floating state. 따라서, 파워-업 동작시 초기화를 위한 펄스 신호인 리셋신호 RSTP가 NMOS트랜지스터 N1의 게이트 단자에 인가된다. Therefore, the power-up reset signal RSTP is a pulse signal when the initializing operation is applied to the gate terminal of the NMOS transistor N1. 이에 따라, 초기화 동작시 퓨즈 F1가 연결된 노드를 로우 레벨로 제어하여, 인버터 IV21와 NMOS트랜지스터 N3로 구성된 래치의 출력이 하이 레벨을 유지할 수 있도록 한다. In this way, by controlling the fuse F1 node is initialized when operation is connected to the low level, so that the output of the latch is configured as an inverter IV21 and the NMOS transistor N3 to maintain a high level.

즉, 퓨즈 F1가 커팅되지 않을 경우 인버터 IV21의 출력이 '로우'가 되고, 퓨즈 F1가 커팅될 경우 인버터 IV21의 출력이 '하이'가 된다. In other words, if the fuse F1 is not cut, the output of the inverter IV21, and the "low", if the fuse F1 is cut the output of the inverter IV21 becomes 'high'. 이때, 테스트 모드 셋팅신호 TMSET가 활성화될 경우에는 PMOS트랜지스터 P1이 턴온된다. At this time, when the test mode setting signal TMSET is activated, the PMOS transistor P1 is turned on. 이에 따라, 초기화시 퓨즈 F1가 커팅되어 래치(인버터 IV21, NMOS트랜지스터 N3)의 출력이 하이 레벨을 유지하는 경우에도 인버터 IV21의 출력이 로우 레벨을 유지하게 된다. Thus, upon initialization the fuse F1 is cut, even when the output of the latch (inverter IV21, NMOS transistor N3) kept at the high level, the output of the inverter IV21 is maintained at the low level.

따라서, 테스트 모드 셋팅신호 TMSET가 입력될 경우 퓨즈 F1가 커팅된 상태더라도 커팅되지 않은 상태가 된다. Therefore, when a test mode setting signal input TMSET even if the fuse F1 is cut state is not a cutting state. 그리고, 또 다른 테스트 모드 신호인 테스트 신호 TM<0:2>가 입력되면 이에 따라 출력 값이 결정되도록 한다. Then, another test mode signal is a test signal TM <0: 2> such that when the input thereto the output value determined.

이후에, 모드 선택부(220)는 메탈 옵션에 의한 스위치 SW1의 출력 또는 모드 발생부(210)의 출력 중 하나를 선택하게 된다. Thereafter, the mode selection unit 220 selects one of the outputs of output or a mode of the switch SW1 by the metal option generator 210.

즉, 퓨즈 F1가 커팅되지 않고 테스트 모드 셋팅신호 TMSET가 비활성화된 노 말 상태에서는 모드 발생부(210)의 출력이 로우 레벨이 된다. That is, in the fuse F1 does not cut the test mode setting signal TMSET a disabled state in which the output end of the furnace in the mode generating unit 210 is a low level. 이러한 경우 메탈 옵션에 의해 결정되는 스위치 SW1의 출력이 전원전압 또는 접지전압 레벨이 되어 모드 디코더(230)에 출력된다. In this case the output of the switch SW1, which is determined by the metal option is the supply voltage or the ground voltage level is outputted to the mode decoder 230. 이때, 메탈 옵션은 리비젼(Revision)을 진행하여 셋팅할 수 있게 된다. At this time, the metal options, it is possible to set the process proceeds to revision (Revision).

반면에, 퓨즈 F1가 커팅되거나 테스트 모드 셋팅신호 TMSET에 따라 테스트 신호 TM<0:2>가 입력될 경우에는 메탈 옵션에 의한 값은 무시되고, 퓨즈 F1 또는 테스트 신호 TM<0:2>에 의한 값이 모드 디코더(230)에 출력된다. On the other hand, the fuse F1 cutting or test mode setting signal test signal TM <0: 2> in accordance with TMSET when an input is given by the metal option is ignored, and the fuse F1 or test signal TM <0: 2> by this value is output to the mode decoder 230. 이때, 메탈 옵션, 퓨즈 및 테스트 모드의 선택시 우선순위는 테스트 모드, 퓨즈 및 메탈 옵션 순으로 결정되는 것이 바람직하다. At this time, the metal option, first, the selection of fuses and testing mode position is preferably determined in a test mode, fuses and metal optional order.

이어서, 모드 디코더(230)는 모드 선택부(220)의 출력을 디코딩하여 뱅크 컬럼 어드레스를 제어하기 위한 모드 지연부(320)와 컬럼 어드레스 인에이블 신호의 활성화 시간을 결정하기 위한 모드 지연부(130)에 제어신호 C<0:7>를 각각 출력한다. Subsequently, the mode decoder 230, the mode selector unit mode delay for determining the activation time of the mode delay unit 320, and the enable signal column address for controlling the bank column address for decoding the output of the 220 (130 and it outputs a:) control signal C <7 0> to.

다음에, 모드 지연부(320)는 낸드 투 낸드(NAND to NAND) 게이트로 구성된 지연 블록으로 지연되는 신호의 라이징 시간과 폴링 시간이 동일한 특성을 갖도록 한다. Next, a mode delay unit 320 to have the same characteristics NAND-to-NAND (NAND to NAND) the rising time and falling time of the signal that is delayed by the delay block consisting of a gate. 이에 따라, 모드 디코더(230)에서 디코딩된 제어신호 C<0:7>에 따라 모드 지연부(320)에서 인에이블 되는 낸드게이트의 개수가 달라지며, 그에 따라 지연 값이 변화된다. Accordingly, the mode decoder 230, the control signal C <0: 7> at the decoding becomes the number of the NAND gate is enabled in mode delay unit 320 in accordance with the difference, the delay value is changed accordingly.

여기서, 지연 양은 낸드게이트 딜레이의 폭(Width) 및 길이(Length) 비에 따라 달라진다. Here, the delay amount depends on the width (Width) and length (Length) ratio of the NAND gate delay. 그리고, 지연 변화율은 디폴트(Default) 값인 제어신호 C0가 인에이 블 되면 낸드게이트 딜레이를 4-스테이지(Stage)를 지나게 되고, 제어신호 C3,C2,C1의 순으로 인에이블 되면, 딜레이는 한 스텝씩 감소하게 된다. Then, the delay rate of change when the default (Default) value of the control signal C0 is in this block if a 4-pass stage (Stage) NAND gates and delay, the enable control signal in the order of C3, C2, C1, a delay step It is decreased by one. 반면에, 제어신호 C4,C5,C6의 순으로 인에이블 되면, 딜레이는 한 스텝씩 증가하게 된다. On the other hand, when the enable control signal in the order of C4, C5, C6, delay is increased by one step.

모드 디코더(230)의 출력에 따른 컬럼 어드레스와 컬럼 어드레스 인에이블 신호 YAE의 지연 변화량은 다음의 <표1>와 같다. Mode delay amount of change in the column address enable signal and a column address YAE according to the output of the decoder 230 are shown in the <Table 1>.

TM2, F3, SW3 TM2, F3, SW3 TM1, F2, SW2 TM1, F2, SW2 TM0, F1, SW1 TM0, F1, SW1 제어신호 C Control signal C 지연 변화율 Delay variation
0 0 0 0 0 0 C0 C0 Default Default
0 0 0 0 1 One C1 C1 3스텝 감소 Reduction step 3
0 0 1 One 0 0 C2 C2 2스텝 감소 2 reduction step
0 0 1 One 1 One C3 C3 1스텝 감소 1 reduction step
1 One 0 0 0 0 C4 C4 1스텝 증가 1 increases the step
1 One 0 0 1 One C5 C5 2스텝 증가 2 increase step
1 One 1 One 0 0 C6 C6 3스텝 증가 3-step increase
1 One 1 One 1 One C7 C7 0 0

이후에, 인에이블 시간의 변화율을 갖는 뱅크 제어신호 CBA_CTRL는 뱅크 어드레스 디코더(38-1)로 출력된다. Then, the bank control signal CBA_CTRL having a change rate of the enable time is outputted to the bank address decoder 38-1. 뱅크 어드레스(BA) 디코더(38-1)는 뱅크 어드레스 BA0,BA1를 디코딩하고, 디코딩된 신호와 뱅크 제어신호 CBA_CTRL를 다시 디코딩하여 뱅크 컬럼 어드레스 CBA<3>를 컬럼 어드레스 래치부(60)에 출력한다. The bank address (BA) decoder 38-1 is the bank addresses BA0, BA1 and decoding, and outputs the re-decodes the decoded signal and the bank control signal CBA_CTRL bank column address CBA <3> in the column address latch section 60 do. 컬럼 어드레스 래치부(60)는 뱅크 컬럼 어드레스 CBA<3>를 래치하여 도 9의 F와 같은 펄스 형태로 뱅크에 출력한다. The column address latch unit 60, and outputs the bank to a pulse form such as F in FIG. 9 latches the bank column address CBA <3>.

여기서, 제어신호 C7이 인에이블 될 경우에는 모드 디코더(320)의 출력인 뱅크 제어신호 CBA_CTRL가 하이 레벨로 고정되어 뱅크 어드레스 디코더(38-1)의 후단 디코더를 스탠바이 상태가 되도록 한다. Here, when the control signal C7 is to be enabled, the output of bank control signals CBA_CTRL the mode decoder 320 is fixed to the high level so that the stand-by state the rear end of the decoder of the bank address decoder 38-1. 이에 따라, 뱅크 컬럼 어드레스의 1차 디코딩 결과를 그대로 뱅크에 출력되도록 한다. Accordingly, so as to output the bank the primary decoded result of the bank column address.

한편, 모드 지연부(130)도 모드 지연부(320)와 동일한 동작을 수행하고, 제어신호 C7이 인에이블 되었을 경우에는 모드 지연부(130)의 출력이 로우 레벨이 된다. On the other hand, the mode delay unit 130 is also performed if the same operation as that of the mode delay unit 320, and the control signal C7 is enabled, the output of the mode delay unit 130 is at a low level. 이에 따라, 모드 선택부(140)에 로우 레벨이 인가되어 낸드게이트 ND71의 출력이 하이가 된다. Accordingly, a low level is applied to the mode selection unit 140, the output of the NAND gate ND71 goes high. 따라서, 낸드게이트 ND72의 출력에 따라 그 출력 값이 정해진다. Therefore, it is determined that the output value according to the output of the NAND gate ND72.

이때, 낸드게이트 ND72의 입력신호는 컬럼 어드레스 인에이블 신호 지연부(120)의 출력 IN이 그대로 전달되므로, 낸드게이트 ND73의 출력인 모드 선택신호 MS가 뱅크 컬럼 어드레스와 동일한 형태가 된다. At this time, the input signal of the NAND gate ND72 of the output of the column address enable signal delay unit (120) as it passes the IN, and the output of the mode selection signal MS of the NAND gate ND73 are the same shape and the bank column address. 따라서, 뱅크 컬럼 어드레스와 컬럼 어드레스 인에이블 신호 YAE의 인에이블 시간을 증가 또는 감소시켜 서로 연동하여 제어할 수 있게 된다. Therefore, by increasing or reducing an enable time of the enable signal YAE bank the column address and the column address can be controlled in association with each other.

본 발명에 의한 뱅크 컬럼 어드레스와 컬럼 어드레스 인에이블 신호 YAE는 메탈 옵션, 퓨즈 커팅 유무 또는 테스트 모드에 따라 동일하게 제어할 수 있다. The enable signal YAE bank the column address and the column address in accordance with the present invention can be similarly controlled in accordance with the metal option, fuse-cutting the presence or absence or the test mode. 그리고, 칩의 특성에 따라 tRCD 변화에 따른 리비젼을 진행하여 뱅크 컬럼 어드레스와 컬럼 어드레스 인에이블 신호의 타이밍을 증가 또는 감소시킨 상태에서, 테스트시 환경 등의 영향으로 인해 tRCD의 마진이 나빠진 경우에도 퓨즈를 커팅하여 tRCD 시간을 다시 변경할 수 있다. And, even if due to the influence such as in a state in which the process proceeds to the revision of the tRCD changes according to the characteristics of the chip is increased or decreased in the timing of the enable signal the bank column address and the column address, when testing environment deteriorates the margin of tRCD fuse the cutting can be changed by the tRCD time again.

또한, 칩의 패키지가 진행된 경우에 있어서 테스트 모드를 이용하여 뱅크 컬럼 어드레스와 컬럼 어드레스 인에이블 신호 YAE의 인에이블 타이밍을 변경하여 tRCD 불량에 대한 분석이 가능하게 된다. In addition, it is to change the enable timing of the enable signal YAE bank column address and column address by using a test mode in a case where the chip package can be conducted an analysis of the failure tRCD.

이상에서 설명한 바와 같이, 본 발명은 디램 및 반도체 소자를 구성함에 있어서 칩 내부적으로 tRCD의 타이밍 마진이 충분하거나 부족할 경우 컬럼 어드레스의 인에이블 시간을 변경하여 최적의 값으로 셋팅함으로써 불량 분석 및 수율을 향상시킬 수 있도록 하는 효과를 제공한다. The invention improves the failure analysis and yield by setting an optimal value by changing the enable time of the column address, if in the timing margin of the tRCD is sufficient or insufficient by chip internally in constituting the dynamic random access memory and a semiconductor device as described above It provides an effect that allows you to.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다. In addition, a preferred embodiment of the present invention is for purposes of illustration, will have a variety of modifications, alterations, substitutions and additions be through one of ordinary skill in the art the spirit and scope of the following claims, such modifications change the like are claimed below it will need to be within the range.

Claims (28)

  1. 뱅크 어드레스와 뱅크 제어신호를 디코딩하여 뱅크 컬럼 어드레스를 출력하는 뱅크 컬럼 어드레스 제어수단; Bank column address control means decodes the bank address and the bank control signal for outputting a bank column address; And
    테스트 모드 신호에 따라 상태를 달리하는 복수개의 제어신호를 출력하고, 리드/라이트 동작 모드시 상기 복수개의 제어신호의 선택적인 활성화 상태에 따라 활성화 시간이 제어되는 상기 뱅크 제어신호를 일정시간 지연시켜 출력하고, 상기 뱅크 컬럼 어드레스를 활성화시키기 위한 컬럼 어드레스 인에이블 신호를 상기 뱅크 제어신호와 서로 연동시켜 활성화 시간을 제어하는 인에이블 제어수단을 포함하고, Depending on the test mode signal, outputting a plurality of control signals having different states, read / write operation mode are to the bank control signals control the delay a predetermined time output activation times in accordance with the selective activation state of the plurality of control signals and wherein the column address enable signal for activating said bank column address signals and bank control by linking with each other and includes an enable control means for controlling the activation time,
    상기 뱅크 컬럼 어드레스 제어수단은 The bank column address control means
    복수개의 뱅크 어드레스를 디코딩하여 출력하는 제 1디코딩 수단; First decoding means for outputting decoded by a plurality of bank address; And
    상기 제 1디코딩 수단의 출력과 상기 뱅크 제어신호를 디코딩하여 복수개의 뱅크 컬럼 어드레스를 출력하는 제 2디코딩 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치. A semiconductor memory device characterized in that it comprises a second decoding means for outputting a plurality of banks by decoding the column address output and the bank control signals from the first decoding means.
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  3. 제 1항에 있어서, 상기 뱅크 컬럼 어드레스 제어수단은 상기 뱅크 제어신호의 비활성화시 상기 제 1디코딩 수단의 출력을 상기 복수개의 뱅크 컬럼 어드레스로 출력하고, 상기 뱅크 제어신호의 활성화시 상기 제 2디코딩 수단의 출력을 상기 복수개의 뱅크 컬럼 어드레스로 출력하는 것을 특징으로 하는 반도체 메모리 장치. According to claim 1, wherein said bank column address control means is activated when said second decoding means deactivated when the first decoding means the bank control signal outputs the output to the plurality of bank column address, and of the bank control signal the output of the semiconductor memory device, characterized in that the output of a plurality of bank column address.
  4. 제 1항에 있어서, 상기 인에이블 제어수단은 The method of claim 1 wherein the enable control means
    상기 테스트 모드 신호에 따라 상태를 달리하는 복수개의 제어신호를 선택적으로 활성화시켜 출력하는 모드 제어부; Mode control section for outputting the selectively activating the plurality of control signals having different states according to the test mode signal;
    라이트/리드 명령 신호에 따라 생성된 펄스신호를 입력받고, 상기 복수개의 제어신호의 선택적인 활성화에 따라 상기 펄스신호를 특정 시간 지연하여 상기 뱅크 제어신호를 출력하는 제어신호 발생부; It receives the pulse signal generated according to the write / read command signal, control signal generating unit which outputs the bank control signal to the pulse signal delayed a certain time, depending on the selective activation of the plurality of control signals; And
    상기 라이트/리드 명령 신호에 따라 생성된 상기 컬럼 어드레스 인에이블 신호를 상기 복수개의 제어신호의 선택적인 활성화 상태에 따라 특정 시간 지연하여 출력하는 컬럼 어드레스 인에이블 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치. A semiconductor memory device comprising the above light / the column address enable control unit and outputting the delayed a specific time according to the column address enable signal for the selective activation state of the plurality of control signals generated according to the read command signal .
  5. 제 4항에 있어서, 상기 테스트 모드 신호는 메탈 옵션, 퓨즈신호 및 테스트 신호 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체 메모리 장치. The method of claim 4, wherein the test mode signal, the semiconductor memory device characterized in that it comprises at least one of a metal option, the fuse signal and the test signal.
  6. 제 5항에 있어서, 상기 테스트 모드 신호는 상기 테스트 신호, 상기 퓨즈신호 및 상기 메탈 옵션 순으로 우선순위가 결정됨을 특징으로 하는 반도체 메모리 장치. The method of claim 5, wherein the test mode signal, the semiconductor memory device according to claim a priority with the test signal, wherein the fuse signal and the metal option determined order.
  7. 제 4항에 있어서, 상기 모드 제어부는 The method of claim 4, wherein the mode control unit
    퓨즈의 커팅 상태에 따라 상태를 달리하는 신호를 출력하고, 상기 테스트 모드 셋팅신호의 활성화시 상기 퓨즈의 커팅 여부와 무관하게 테스트 신호의 상태에 따라 그 출력 신호의 레벨이 결정되는 모드 발생부; Outputting a signal having different states depending on a cutting condition of the fuse, and activated when the mode generator, which is determined the level of its output signal depending on the state of the cutting and regardless whether or not the test signal of the fuse in the test mode setting signal;
    상기 모드 발생부의 출력 또는 메탈 옵션에 의한 신호를 선택하여 출력하는 제 1모드 선택부; First mode selecting unit for selecting and outputting a signal according to the mode generating unit output or metal option; And
    상기 제 1모드 선택부의 출력을 디코딩하여 상기 복수개의 제어신호를 출력하는 모드 디코더를 포함하는 것을 특징으로 하는 반도체 메모리 장치. A semiconductor memory device characterized by: decoding the first mode selection output unit includes a mode decoder which outputs a plurality of control signals.
  8. 제 7항에 있어서, 상기 모드 발생부는 파워-업 동작시 초기화를 위한 리셋신호가 활성화되어 출력 신호의 레벨을 하이 레벨로 제어하는 것을 특징으로 하는 반도체 메모리 장치. The method of claim 7, wherein the mode generator comprises a power-semiconductor memory device characterized in that a reset signal for initialization during up operation is active, control the level of the output signal to the high level.
  9. 제 7항에 있어서, 상기 제 1모드 선택부는 상기 퓨즈가 커팅되지 않고 상기 테스트 모드 셋팅신호가 비활성화된 상태에서 상기 메탈 옵션에 의해 결정되는 레벨을 출력신호로 선택하는 것을 특징으로 하는 반도체 메모리 장치. The method of claim 7 wherein the first mode selection unit semiconductor memory device, characterized in that selecting a level which is determined by the metal option in a not that the fuse cutting that the test mode setting signal inactive state into an output signal.
  10. 제 7항에 있어서, 상기 제 1모드 선택부는 상기 퓨즈가 커팅되거나 상기 테스트 모드 셋팅신호가 활성화되면 상기 메탈 옵션과 무관하게 상기 모드 발생부의 출력을 선택하는 것을 특징으로 하는 반도체 메모리 장치. The method of claim 7 wherein the first mode selection unit semiconductor memory device characterized in that the fuse is cut or when the test mode setting signal is active, regardless of the metal option to select an output mode, wherein the generating part.
  11. 제 4항에 있어서, 상기 제어신호 발생부는 The method of claim 4, wherein said control signal generator comprises:
    상기 라이트/리드 명령 신호와 내부 카스신호에 따라 상기 펄스신호를 생성하는 펄스 발생부; A pulse generating unit for generating the pulse signal in response to the write / read command signal and the internal CAS signal; And
    상기 복수개의 제어신호의 선택적인 활성화에 따라 상기 펄스신호를 지연하여 상기 뱅크 제어신호를 출력하는 제 1모드 지연부를 포함하는 것을 특징으로 하는 반도체 메모리 장치. A semiconductor memory device comprising: a first mode for outputting the delay bank control signal by delaying said pulse signal in response to selective activation of the plurality of control signals.
  12. 제 11항에 있어서, 상기 펄스 발생부는 12. The method of claim 11, wherein the pulse generator comprises:
    상기 라이트 명령신호의 반전신호와 상기 리드 명령 신호의 반전신호 및 상기 카스신호의 반전신호를 논리조합하는 제 1논리소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치. A semiconductor memory device comprising: a first logic element of logic combination of the inverted signal of the inverted signal and the inverted signal and the CAS signal of the read command signal from the write command signal.
  13. 제 11항에 있어서, 상기 제 1모드 지연부는 The method of claim 11, wherein the first mode delay unit
    직렬 연결된 복수개의 낸드게이트를 포함하여 상기 복수개의 제어신호에 따라 상기 복수개의 낸드게이트 중 활성화되는 낸드게이트의 개수가 상이하게 제어되어 서로 다른 지연 시간을 갖는 상기 뱅크 제어신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치. Including in series a plurality of NAND gates connected in accordance with said plurality of control signals, the number of the NAND gate is activated among the plurality of the NAND gate it is different from the control as to output the bank control signal having a different delay time A semiconductor memory device.
  14. 제 13항에 있어서, 상기 제 1모드 지연부는 상기 복수개의 제어신호 중 디폴트 값인 제 1제어신호의 활성화시 제 1지연시간을 갖는 상기 뱅크 제어신호를 출력하고, 나머지 제어신호의 선택적인 활성화에 따라 상기 뱅크 제어신호의 지연시간을 상기 제 1지연시간 보다 증가 또는 감소시키는 것을 특징으로 하는 반도체 메모리 장치. The method of claim 13, wherein the first mode delay unit, and outputs the bank control signal having a first delay time upon activation of the plurality of control signals the default value of the first control signal wherein according to the selective activation of the other control signal the semiconductor memory device of the delay time of the bank control signal characterized by the first increase or decrease than the first delay time.
  15. 제 13항에 있어서, 상기 제 1모드 지연부는 상기 복수개의 제어신호 중 제 2 제어신호의 활성화시 리셋되어 상기 뱅크 제어신호를 비활성화시키는 것을 특징으로 하는 반도체 메모리 장치. The method of claim 13, wherein the first mode delay unit semiconductor memory device, comprising a step is reset upon activation of a second control signal of the plurality of control signals disable the bank control signal.
  16. 제 4항에 있어서, 상기 컬럼 어드레스 인에이블 제어부는 The method of claim 4, wherein the column address enable control unit
    상기 라이트/리드 명령 신호와 내부 카스신호에 따라 상기 컬럼 어드레스 인에이블 신호를 생성하는 컬럼 어드레스 인에이블 신호 발생부; The write / read command signal and the internal signal is generated in accordance with the CAS column address enable signal for generating the column address enable signal portion;
    상기 컬럼 어드레스 인에이블 신호를 일정시간 지연하는 컬럼 어드레스 인에이블 신호 지연부; The enable signal delay unit to delay a predetermined time the column address to the column address enable signal;
    상기 복수개의 제어신호의 선택적인 활성화에 따라 상기 컬럼 어드레스 인에이블 신호를 지연하는 제 2모드 지연부; Part 2 mode delay that delays the column address enable signal in accordance with the selective activation of the plurality of control signals;
    상기 컬럼 어드레스 인에이블 신호 지연부의 출력 또는 상기 제 2모드 지연부의 출력을 선택하여 모드 선택신호를 출력하는 제 2모드 선택부; The second mode selecting unit for selecting the column address enable signal delay output unit or the second mode, the delay output portion outputs a mode selection signal; And
    상기 제 2모드 선택부의 출력을 디코딩하여 출력하는 컬럼 어드레스 인에이블 신호 디코더를 포함하는 것을 특징으로 하는 반도체 메모리 장치. Wherein said semiconductor memory device comprises a column address decoder enable signal for decoding and outputting the output of selected second mode.
  17. 제 16항에 있어서, 상기 제 2모드 지연부는 17. The method of claim 16 wherein the second mode delay unit
    직렬 연결된 복수개의 낸드게이트를 포함하여 상기 복수개의 제어신호에 따라 상기 복수개의 낸드게이트 중 활성화되는 낸드게이트의 개수가 상이하게 제어되 어 서로 다른 지연 시간을 갖는 상기 컬럼 어드레스 인에이블 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치. Including in series a plurality of NAND gates connected to the number of the NAND gate is activated of the plurality of NAND gates Uh be differently controlled and outputs the column address enable signal having a different delay time in accordance with said plurality of control signal the semiconductor memory device according to claim.
  18. 제 17항에 있어서, 상기 제 2모드 지연부는 상기 복수개의 제어신호 중 디폴트 값인 제 1제어신호의 활성화시 제 1지연시간을 갖는 상기 컬럼 어드레스 인에이블 신호를 출력하고, 나머지 제어신호의 선택적인 활성화에 따라 상기 컬럼 어드레스 인에이블 신호의 지연시간을 상기 제 1지연시간 보다 증가 또는 감소시키는 것을 특징으로 하는 반도체 메모리 장치. 18. The method of claim 17 wherein the second mode delay unit, and outputting the column address enable signal having a first delay time when the activation of the default value of the first control signal of the plurality of control signals, the selective activation of the other control signal according to the semiconductor memory device of the delay time of the column address enable signal characterized by the first increase or decrease than the first delay time.
  19. 제 17항에 있어서, 상기 제 2모드 지연부는 상기 복수개의 제어신호 중 제 2제어신호의 활성화시 리셋되어 상기 컬럼 어드레스 인에이블 신호를 비활성화시키는 것을 특징으로 하는 반도체 메모리 장치. 18. The method of claim 17 wherein the second mode delay unit semiconductor memory device, comprising a step is reset upon activation of a second control signal of the plurality of control signals disable the column address enable signal.
  20. 제 19항에 있어서, 상기 제 2모드 선택부는 20. The method of claim 19 wherein the second mode selection unit
    상기 제 2모드 지연부의 출력과 반전된 상기 제 2제어신호를 논리조합하는 제 2논리소자; A second logic element of logic combination of the second control signal is the second mode delay unit output and inverted;
    상기 제 2제어신호와 상기 컬럼 어드레스 인에이블 신호 지연부의 출력을 논 리조합하는 제 3논리소자; A third logic element of the combination and the second non-control signal and the column address enable signal delay output of Li; And
    상기 제 2논리소자 및 상기 제 3논리소자의 출력을 논리조합하여 상기 모드 선택신호를 출력하는 제 4논리소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치. A semiconductor memory device characterized in that it comprises a fourth logic element of the logic element and to the second logical combination of the output of the third logic element for outputting the mode selection signal.
  21. 제 20항에 있어서, 상기 제 2논리소자 내지 상기 제 4논리소자는 낸드게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치. 21. The method of claim 20, wherein the semiconductor memory device characterized in that the second logic element to the fourth logic element comprises a NAND gate.
  22. 뱅크 어드레스와 뱅크 제어신호를 디코딩하여 뱅크 컬럼 어드레스를 출력하는 뱅크 컬럼 어드레스 제어수단; Bank column address control means decodes the bank address and the bank control signal for outputting a bank column address;
    상기 뱅크 컬럼 어드레스를 래치하여 상기 뱅크에 출력하는 컬럼 어드레스 래치 수단; Column address latch means for latching the said bank column address output to the banks;
    테스트 모드 신호에 따라 상태를 달리하는 복수개의 제어신호를 출력하고, 리드/라이트 동작 모드시 상기 복수개의 제어신호의 선택적인 활성화 상태에 따라 활성화 시간이 제어되는 상기 뱅크 제어신호를 일정시간 지연시켜 출력하고, 상기 뱅크 컬럼 어드레스를 활성화시키기 위한 컬럼 어드레스 인에이블 신호를 상기 뱅크 제어신호와 서로 연동시켜 활성화 시간을 제어하는 인에이블 제어수단; Depending on the test mode signal, outputting a plurality of control signals having different states, read / write operation mode are to the bank control signals control the delay a predetermined time output activation times in accordance with the selective activation state of the plurality of control signals and enable control means for controlling the activation time to work together with the bank control signals to the column address enable signal for activating said bank column address; And
    상기 리드/라이트 동작 모드시 상기 뱅크 컬럼 어드레스에 따라 상기 셀 데이터의 액세스 동작을 제어하는 뱅크를 포함하는 것을 특징으로 하는 반도체 메모리 장치. A semiconductor memory device comprising: a bank to control the access operation of the cell data according to the bank column address when the read / write operation mode.
  23. 삭제 delete
  24. 제 22항에 있어서, 상기 뱅크 컬럼 어드레스 제어수단은 23. The method of claim 22, wherein the bank column address control means
    복수개의 뱅크 어드레스를 디코딩하여 출력하는 제 1디코딩 수단; First decoding means for outputting decoded by a plurality of bank address; And
    상기 제 1디코딩 수단의 출력과 상기 뱅크 제어신호를 디코딩하여 복수개의 뱅크 컬럼 어드레스를 출력하는 제 2디코딩 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치. A semiconductor memory device characterized in that it comprises a second decoding means for outputting a plurality of banks by decoding the column address output and the bank control signals from the first decoding means.
  25. 제 22항에 있어서, 상기 인에이블 제어수단은 23. The method of claim 22, wherein the enable control means
    상기 테스트 모드 신호에 따라 상태를 달리하는 복수개의 제어신호를 선택적으로 활성화시켜 출력하는 모드 제어부; Mode control section for outputting the selectively activating the plurality of control signals having different states according to the test mode signal;
    라이트/리드 명령 신호에 따라 생성된 펄스신호를 입력받고, 상기 복수개의 제어신호의 선택적인 활성화에 따라 상기 펄스신호를 특정 시간 지연하여 상기 뱅크 제어신호를 출력하는 제어신호 발생부; It receives the pulse signal generated according to the write / read command signal, control signal generating unit which outputs the bank control signal to the pulse signal delayed a certain time, depending on the selective activation of the plurality of control signals; And
    상기 라이트/리드 명령 신호에 따라 생성된 컬럼 어드레스 인에이블 신호를 상기 복수개의 제어신호의 선택적인 활성화 상태에 따라 특정 시간 지연하여 출력 하는 컬럼 어드레스 인에이블 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치. The semiconductor memory device that a column address enable signal generated in accordance with the write / read command signal, characterized in that it comprises a certain time the column address enable control for delaying the output in accordance with the selective activation state of the plurality of control signals.
  26. 제 25항에 있어서, 상기 모드 제어부는 26. The method of claim 25, wherein the mode control unit
    퓨즈의 커팅 상태에 따라 상태를 달리하는 신호를 출력하고, 상기 테스트 모드 셋팅신호의 활성화시 상기 퓨즈의 커팅 여부와 무관하게 테스트 신호의 상태에 따라 그 출력 신호의 레벨이 결정되는 모드 발생부; Outputting a signal having different states depending on a cutting condition of the fuse, and activated when the mode generator, which is determined the level of its output signal depending on the state of the cutting and regardless whether or not the test signal of the fuse in the test mode setting signal;
    상기 모드 발생부의 출력 또는 메탈 옵션에 의한 신호를 선택하여 출력하는 제 1모드 선택부; First mode selecting unit for selecting and outputting a signal according to the mode generating unit output or metal option; And
    상기 제 1모드 선택부의 출력을 디코딩하여 상기 복수개의 제어신호를 출력하는 모드 디코더를 포함하는 것을 특징으로 하는 반도체 메모리 장치. A semiconductor memory device characterized by: decoding the first mode selection output unit includes a mode decoder which outputs a plurality of control signals.
  27. 제 25항에 있어서, 상기 제어신호 발생부는 26. The method of claim 25, wherein said control signal generator comprises:
    상기 라이트/리드 명령 신호와 내부 카스신호에 따라 상기 펄스신호를 생성하는 펄스 발생부; A pulse generating unit for generating the pulse signal in response to the write / read command signal and the internal CAS signal; And
    상기 복수개의 제어신호의 선택적인 활성화에 따라 상기 펄스신호를 지연하여 상기 뱅크 제어신호를 출력하는 제 1모드 지연부를 포함하는 것을 특징으로 하는 반도체 메모리 장치. A semiconductor memory device comprising: a first mode for outputting the delay bank control signal by delaying said pulse signal in response to selective activation of the plurality of control signals.
  28. 제 25항에 있어서, 상기 컬럼 어드레스 인에이블 제어부는 26. The method of claim 25, wherein the column address enable control unit
    상기 라이트/리드 명령 신호와 내부 카스신호에 따라 상기 컬럼 어드레스 인에이블 신호를 생성하는 컬럼 어드레스 인에이블 신호 발생부; The write / read command signal and the internal signal is generated in accordance with the CAS column address enable signal for generating the column address enable signal portion;
    상기 컬럼 어드레스 인에이블 신호를 일정시간 지연하는 컬럼 어드레스 인에이블 신호 지연부; The enable signal delay unit to delay a predetermined time the column address to the column address enable signal;
    상기 복수개의 제어신호의 선택적인 활성화에 따라 상기 컬럼 어드레스 인에이블 신호를 지연하는 제 2모드 지연부; Part 2 mode delay that delays the column address enable signal in accordance with the selective activation of the plurality of control signals;
    상기 컬럼 어드레스 인에이블 신호 지연부의 출력 또는 상기 제 2모드 지연부의 출력을 선택하여 모드 선택신호를 출력하는 제 2모드 선택부; The second mode selecting unit for selecting the column address enable signal delay output unit or the second mode, the delay output portion outputs a mode selection signal; And
    상기 제 2모드 선택부의 출력을 디코딩하여 출력하는 컬럼 어드레스 인에이블 신호 디코더를 포함하는 것을 특징으로 하는 반도체 메모리 장치. Wherein said semiconductor memory device comprises a column address decoder enable signal for decoding and outputting the output of selected second mode.
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