KR100331855B1 - Circuit for driving sense amplifier - Google Patents
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Abstract
본 발명은 다수의 디레이셀을 사용하여 센스 증폭기의 인에이블 신호(SAEN) 및 센스 증폭기의 PMOS 트랜지스터측 제어신호(SAP)/센스 증폭기의 NMOS 트랜지스터측 제어신호(SAN)의 동작 시점을 조정하여 워드라인과 센스 증폭기의 동작시점간의 마진을 최적화 시킬 수 있는 센스 증폭기의 구동회로를 제공하기 위한 것으로, Row 명령어에 의해 발생된 활성화 신호(ACT)를 입력으로 하여 해당 워드라인(WL)을 활성화시키는 Row(X) 디코더와, 상기 활성화 신호(ACT)를 입력받아 Row측 인에이블 신호(XEN)를 출력하는 Row 인에이블 콘트롤러와, 복수의 디레이셀과 상기 각 디레이셀을 선택하는 스위칭 수단을 구비하여 워드라인의 활성화 시점과 센스 증폭기의 활성화 시점의 마진을 주도록 센스 증폭기의 인에이블 신호(SAEN)를 생성하여 출력하는 멀티 디레이 센스 증폭기 인에이블 콘트롤러와, 상기 멀티 디레이 센스 증폭기 인에이블 콘트롤러의 스위칭 수단을 제어하는 제어 신호를 생성하여 출력하는 트리밍 콘트롤러와, 상기 멀티 디레이 센스 증폭기 인에이블 콘트롤러의 출력을 입력받아 센스 증폭기의 PMOS 트랜지스터측 제어신호(SAP)와 NMOS 트랜지스터측 제어신호(SAN)를 생성하여 출력하는 센스 증폭기 콘트롤러를 구비함을 특징으로 한다.According to the present invention, a plurality of delay cells are used to adjust an operating time point of an enable signal SAEN of a sense amplifier and a PMOS transistor side control signal SAP of a sense amplifier / NMOS transistor side control signal SAN of a sense amplifier. It is to provide a driving circuit of the sense amplifier that can optimize the margin between the operation time of the word line and the sense amplifier, and activates the corresponding word line WL by inputting the activation signal ACT generated by the Row command. A row enable controller for receiving a row (X) decoder, the activation signal ACT and outputting a row side enable signal XEN, a plurality of delay cells and switching means for selecting each of the delay cells And a multi-delay sense amplifier that generates and outputs an enable signal SAEN of the sense amplifier to give a margin between the activation time of the word line and the activation time of the sense amplifier. A trimming controller for generating and outputting a control signal for controlling an switching controller of the multi-delay sense amplifier enable controller and an output of the multi-delay sense amplifier enable controller, and receiving a PMOS transistor side of the sense amplifier. And a sense amplifier controller for generating and outputting a control signal SAP and an NMOS transistor-side control signal SAN.
Description
본 발명은 센스 증폭기의 인에이블 장치에 관한 것으로, 특히 다중 지연회로를 이용하여 센스 증폭기의 동작 시점이 최적이 되도록 인에이블시키는 센스 증폭기의 구동회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an enabling device for a sense amplifier, and more particularly, to a driving circuit of a sense amplifier which enables the operating time of the sense amplifier to be optimal by using multiple delay circuits.
종래의 센스 증폭기의 구동회로는 예를 들면, 도 1에 도시된 바와 같이, Row 명령어에 의해 발생된 액티브(Active) 신호(ACT)를 입력으로 하여, 워드라인(WL) 구동신호를 출력하는 Row(X)디코더(10)와, 상기 액티브 신호(ACT)를 입력으로 하여 Row측 인에이블 신호인 XEN을 출력하는 Row 인에이블 콘트롤러(11)와, 상기 Row측 인에이블 신호 XEN을 입력받아 센스 증폭기 인에이블 신호 SAEN(Sense Amp Enable)신호를 출력하는 센스 증폭기 인에이블 콘트롤러(12)와, 상기 센스 증폭기 인에이블 신호 SAEN을 입력받아 센스 증폭기의 제어신호인 SAP(PMOS 트랜지스터측 제어신호)/SAN(NMOS 트랜지스터측 제어신호)을 생성시켜 출력하는 센스 증폭기 콘트롤러(13)로 구성된다.A driving circuit of a conventional sense amplifier, for example, as shown in Fig. 1, a row for outputting the word line (WL) drive signal by inputting the active signal (ACT) generated by the Row command, (X) A sense amplifier receiving a decoder 10, a row enable controller 11 for outputting a row-enable signal XEN by inputting the active signal ACT, and the row-enable signal XEN. A sense amplifier enable controller 12 that outputs an enable signal SAEN (Sense Amp Enable) signal and the sense amplifier enable signal SAEN are input to SAP (PMOS transistor side control signal) / SAN (control signal of a sense amplifier). And a sense amplifier controller 13 for generating and outputting an NMOS transistor side control signal).
상기 센스 증폭기 인에이블 콘트롤러(12)는 Row측 인에이블 신호(XEN)를 지연시켜서 센스 증폭기 인에이블 신호(SAEN)를 생성시키기 위해 도 2에 도시되어 있는 바와 같은 디레이셀(14)을 포함하며 이 디레이셀(14)은 로직 게이트, 캐패시터, 저항 등으로 구성될 수 있다.The sense amplifier enable controller 12 includes a delay cell 14 as shown in FIG. 2 for delaying the row side enable signal XEN to generate a sense amplifier enable signal SAEN. The delay cell 14 may be composed of a logic gate, a capacitor, a resistor, and the like.
미 설명부호 15는 인버터이다.Reference numeral 15 is an inverter.
이와 같이 구성된 종래의 센스 증폭기의 구동회로는 Row 명령어에 의해 액티브 신호(ACT)가 발생되면, Row(X) 디코더(10)는 해당 워드라인(WL)을 활성화(로우 레벨에서 하이레벨로) 시킨다.In the driving circuit of the conventional sense amplifier configured as described above, when the active signal ACT is generated by the Row command, the Row (X) decoder 10 activates the corresponding word line WL (from low level to high level). .
또한 Row 인에이블 콘트롤러(11)는 액티브 신호(ACT)가 입력되면 Row측 인에이블 신호(XEN)를 활성화시키며, 센스 증폭기 인에이블 콘트롤러(12)에서는 상기 Row측 인에이블 신호(XEN)가 일정하게 지연되어 센스 증폭기 인에이블 신호(SAEN)가 활성화된다.In addition, when the active signal ACT is input, the row enable controller 11 activates the row-side enable signal XEN. In the sense amplifier enable controller 12, the row-side enable signal XEN is constant. The delay activates the sense amplifier enable signal SAEN.
센스 증폭기 인에이블 신호(SAEN)가 활성화되면, 센스 증폭기 콘트롤러(13)는 센스 증폭기의 PMOS 트랜지스터측의 제어 신호(SAP)와 NMOS 트랜지스터측의 제어신호(SAN)를 활성화시키게 된다.When the sense amplifier enable signal SAEN is activated, the sense amplifier controller 13 activates the control signal SAP on the PMOS transistor side and the control signal SAN on the NMOS transistor side of the sense amplifier.
상기 센스 증폭기의 PMOS 트랜지스터측의 제어신호 (SAP)와 NMOS 트랜지스터측의 제어신호(SAN)의 활성화 시점은, 도 3에 도시된 바와 같이, 센스 증폭기 인에이블 신호(SAEN)의 활성화 시점에 의하여 결정되며, 상기 제어신호(SAP, SAN)에 의해 동작되는 센스 증폭기(도시 생략)의 동작시점 역시 상기 센스 증폭기 인에이블 신호(SAEN)의 활성화 시점에 의해 좌우된다.The activation time of the control signal SAP on the PMOS transistor side and the control signal SAN on the NMOS transistor side of the sense amplifier is determined by the activation time of the sense amplifier enable signal SAEN, as shown in FIG. 3. The operating time of a sense amplifier (not shown) operated by the control signals SAP and SAN also depends on the activation time of the sense amplifier enable signal SAEN.
이때 센스 증폭기 인에이블 신호(SAEN)의 활성화 시점은 워드라인(WL)의 활성화 시점과 충분한 간격을 가져야 하는데, 메모리셀에 저장된 전하가 비트라인으로 흘러나오면서 형성된 비트라인쌍(BLT,BLB)의 신호차가 센스 증폭기에서 검출 가능한 레벨이 되기에 충분한 시간 간격을 가져야 하며, 워드라인(WL)과 센스 증폭기인에이블 신호(SAEN) 사이의 간격은 센스 증폭기 인에이블 콘트롤러(12)에 사용된 디레이 셀(14)로 결정되며, 적절한 디레이 타임을 설정함으로써 읽기, 쓰기동작의 신뢰도 및 동작 속도의 고속화가 가능하게 된다.At this time, the activation time of the sense amplifier enable signal SAEN should be sufficiently spaced apart from the activation time of the word line WL. The signals of the bit line pairs BLT and BLB formed as the charge stored in the memory cell flows to the bit line There must be a sufficient time interval for the difference to be a detectable level in the sense amplifier, and the spacing between the word line WL and the sense amplifier enable signal SAEN is the delay cell used in the sense amplifier enable controller 12. 14), by setting an appropriate delay time, it is possible to increase the reliability of the read and write operations and to speed up the operation speed.
그러나 종래의 센스 증폭기의 구동회로는 센스 증폭기 인에이블 콘트롤러(12)에 사용된 디레이셀(14)의 지연시간(또는 신호 전달시간)이 고정되어 있으므로, 워드라인(WL)과 센스 증폭기 인에이블 신호(SAEN)(또는 SAP/SAN) 사이의 간격이 필요이상으로 길면 tRCD(Row-To-Column Delay)등 속도(Speed)를 열화시키게 되고, 반대로 상기 간격이 짧으면 속도 측면에서는 유리하나 공정조건의 변화로 비트라인의 저항이나 커패시턴스가 증가하면 비트라인쌍(BLT, BLB)의 레벨차이가 센스 증폭기의 센싱 가능한 레벨이 되도록 도달하는데 걸리는 시간이 늦어져 읽기/쓰기 동작의 불량을 유발할 수 있으며, 금속 배선을 스위칭 옵션(Option)화하여 지연시간을 변경하는 테스트를 통해 최적화하는 방법도 시도하고 있으나 인-라인(In-line) 작업이 안되고 마스크 변경을 해야하는 등 분석 및 적용에 소요되는 시간이 많이 든다는 문제점이 있었다.However, in the driving circuit of the conventional sense amplifier, since the delay time (or signal propagation time) of the delay cell 14 used in the sense amplifier enable controller 12 is fixed, the word line WL and the sense amplifier enable are enabled. If the interval between signals (SAEN) (or SAP / SAN) is longer than necessary, speed such as low-to-column delay (tRCD) is degraded. If the change increases the resistance or capacitance of the bit line, it may delay the time it takes for the level difference between the bit line pairs (BLT and BLB) to reach the senseable level of the sense amplifier, which may cause a poor read / write operation. We are also trying to optimize the wiring by switching the switching options and changing the delay time, but there is no in-line work and the mask must be changed. And there was a lot of time spent on problem Stepping apply.
따라서 본 발명은 이와 같은 종래 기술의 문제점을 감안하여 발명한 것으로, 본 발명의 목적은 다수의 디레이셀을 사용하여 센스 증폭기 인에이블 신호(SAEN) 및 센스 증폭기의 PMOS 트랜지스터측 제어신호(SAP)/센스 증폭기의 NMOS 트랜지스터측 제어신호(SAN)의 동작 시점을 조정하여 워드라인과 센스 증폭기의 동작시점간의 마진을 최적화 시킬 수 있는 센스 증폭기의 구동회로를 제공하는데 있다.Accordingly, the present invention has been made in view of the above-described problems of the prior art, and an object of the present invention is to use a sense amplifier enable signal SAEN and a PMOS transistor side control signal SAP of a sense amplifier using a plurality of delay cells. The present invention provides a driving circuit of a sense amplifier capable of optimizing a margin between an operation time of a word line and a sense amplifier by adjusting an operation time of an NMOS transistor-side control signal (SAN) of a sense amplifier.
본 발명의 다른 목적은 회로 변경 실험이나 마스크 변경없이 각 디레이셀에 의한 마진평가가 가능한 센스 증폭기의 구동회로를 제공하는데 있다.Another object of the present invention is to provide a driving circuit of a sense amplifier capable of margin evaluation by each delay cell without a circuit change experiment or a mask change.
본 발명의 또 다른 목적은 안정적인 동작의 신뢰도가 높고 tRCD(Row-To-Column Delay) 특성이 향상되어 고속동작을 할 수 있다는 센스 증폭기의 구동회로를 제공하기 위한 것이다.Still another object of the present invention is to provide a driving circuit of a sense amplifier, which is capable of high speed operation by improving reliability of a stable operation and improving a low-to-column delay (tRCD) characteristic.
본 발명의 또 하나의 다른 목적은 테스트 모드로 각 디레이셀에 의한 마진평가 후 휴즈 커팅(Fuse Cutting)에 의한 최적화된 마진을 선택함으로써 인-라인(In-line) 테스트에 바로 적용할 수 있는 센스 증폭기의 구동회로를 제공하기 위한 것이다.Another object of the present invention is a test mode that can be directly applied to in-line testing by selecting an optimized margin by fuse cutting after margin evaluation by each delay cell. To provide a driving circuit of the sense amplifier.
도 1은 종래의 센스 증폭기 구동회로에 대한 블록도1 is a block diagram of a conventional sense amplifier driving circuit.
도 2는 도 1에 있어서의 센스 증폭기 인에이블 콘트롤러를 구체적으로 도시한 블록도FIG. 2 is a block diagram specifically illustrating a sense amplifier enable controller in FIG. 1. FIG.
도 3은 종래의 센스 증폭기 구동회로의 동작을 나타낸 그래프3 is a graph illustrating the operation of a conventional sense amplifier driving circuit.
도 4는 본 발명의 센스 증폭기 구동회로에 대한 블록도4 is a block diagram of a sense amplifier driving circuit of the present invention.
도 5는 도 4의 멀티 디레이 센스 증폭기 인에이블 콘트롤러의 상세 블록도FIG. 5 is a detailed block diagram of the multi-delay sense amplifier enable controller of FIG. 4. FIG.
도 6은 도 4의 트리밍 콘트롤러의 상세 블록도FIG. 6 is a detailed block diagram of the trimming controller of FIG. 4. FIG.
도 7은 본 발명에 의한 센스 증폭기 구동회로의 동작을 나타낸 그래프이다.7 is a graph showing the operation of the sense amplifier driving circuit according to the present invention.
주요 도면 부호의 설명Description of the main reference numerals
10 : Row(X) 디코더 11 : Row 인에이블 콘트롤러10: Row (X) Decoder 11: Row Enable Controller
12 : 센스 증폭기 인에이블 콘트롤러 13 : 센스 증폭기 콘트롤러12: sense amplifier enable controller 13: sense amplifier controller
14 : 디레이셀 15,29 : 인버터14: Delay Cell 15,29: Inverter
20 : 멀티 디레이 센스 증폭기 인에이블 콘트롤러20: Multi Delay Sense Amplifier Enable Controller
21~24 : 디레이 25~28 : NMOS 트랜지스터21-24: Delay 25-28: NMOS transistor
31,32 : OR 게이트 33,34 : PMOS 트랜지스터31,32: OR gate 33,34: PMOS transistor
35,36 : 퓨즈 37~40 : NMOS 트랜지스터35,36: fuse 37 ~ 40: NMOS transistor
41~46 : 인버터 47~50 : 앤드 게이트41 ~ 46: Inverter 47 ~ 50: End gate
이와 같은 본 발명의 목적을 달성하기 위한 센스 증폭기의 구동회로는 Row 명령어에 의해 발생된 활성화 신호(ACT)를 입력으로 하여 해당 워드라인(WL)을 활성화시키는 Row(X) 디코더와, 상기 활성화 신호(ACT)를 입력받아 Row측 인에이블 신호(XEN)를 출력하는 Row 인에이블 콘트롤러와, 복수의 디레이셀과 상기 각 디레이셀을 선택하는 스위칭 수단을 구비하여 워드라인의 활성화 시점과 센스 증폭기의 활성화 시점의 마진을 주도록 센스 증폭기의 인에이블 신호(SAEN)을 생성하여 출력하는 멀티 디레이 센스 증폭기 인에이블 콘트롤러와, 상기 멀티 디레이 센스 증폭기 인에이블 콘트롤러의 스위칭 수단을 제어하는 제어 신호를 생성하여 출력하는 트리밍 콘트롤러와, 상기 멀티디레이 센스 증폭기 인에이블 콘트롤러의 출력을 입력받아 센스 증폭기의 PMOS 트랜지스터측 제어신호(SAP)와 NMOS 트랜지스터측 제어신호(SAN)를 생성하여 출력하는 센스 증폭기 콘트롤러를 구비함을 특징으로 한다.In order to achieve the object of the present invention, a driving circuit of a sense amplifier includes a row (X) decoder for activating a corresponding word line WL by inputting an activation signal ACT generated by a row command, and the activation signal. A row enable controller for receiving (ACT) and outputting a row side enable signal (XEN), and a plurality of delay cells and switching means for selecting each of the delay cells to activate the word line and sense amplifier. A multi-delay sense amplifier enable controller for generating and outputting an enable signal (SAEN) of the sense amplifier to give a margin at the time of activation, and a control signal for controlling the switching means of the multi-delay sense amplifier enable controller. A trimming controller for outputting the PMOS transistor and a PMOS transistor of the sense amplifier by receiving the output of the multi-delay sense amplifier enable controller. And a sense amplifier controller for generating and outputting a master control signal SAP and an NMOS transistor control signal SAN.
이하 본 발명의 실시예에 대하여 첨부 도면에 근거하여 상세히 설명한다.Best Mode for Carrying Out the Invention Embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 4는 본 발명에 따른 센스 증폭기의 구동회로의 블록도로서, 본 발명의 센스 증폭기의 구동 회로는, Row 명령에 의해 발생된 활성화 신호(ACT)를 입력으로 하여 워드라인(WL)을 활성화시키는 Row(X) 디코더(10)와, 상기 활성화 신호(ACT)를 입력받아 Row측 인에이블 신호(XEN)를 출력하는 Row 인에이블 콘트롤러(11)와, 복수의 디레이셀과 상기 각 디레이셀을 선택하는 스위칭 수단을 구비하여 워드라인(WL)의 활성화 시점과 센스 증폭기의 활성화 시점의 마진을 주도록 센스 증폭기의 인에이블 신호(SAEN)를 생성하여 출력하는 멀티 디레이 센스 증폭기 인에이블 콘트롤러(20)와, 상기 멀티 디레이 센스 증폭기 인에이블 콘트롤러(20)의 스위칭 수단을 제어하는 제어 신호를 생성하여 출력하는 트리밍 콘트롤러(30)와, 상기 멀티 디레이 센스 증폭기 인에이블 콘트롤러(20)의 출력을 입력받아 센스 증폭기의 PMOS 트랜지스터측 제어 신호(SAP)와 NMOS 트랜지스터측 제어신호(SAN)를 생성하여 출력하는 센스 증폭기 콘트롤러(13)로 구성된다.4 is a block diagram of a driving circuit of the sense amplifier according to the present invention. The driving circuit of the sense amplifier of the present invention activates the word line WL by inputting the activation signal ACT generated by the Row command. A row enable controller 11 for receiving a row (X) decoder 10, the activation signal ACT, and outputting a row-side enable signal XEN, a plurality of delay cells and the respective delay cells A multi-delay sense amplifier enable controller 20 which generates and outputs an enable signal SAEN of the sense amplifier so as to provide a margin between an activation time of the word line WL and an activation time of the sense amplifier by providing a switching means for selecting ), A trimming controller 30 for generating and outputting a control signal for controlling the switching means of the multi-delay sense amplifier enable controller 20, and the multi-delay sense amplifier enable controller 20. It receives the output consists of a sense amplifier controller 13 which generates and outputs a PMOS transistor side control signal (SAP) and the NMOS transistor side control signal (SAN) of the sense amplifier.
상기 Row(X) 디코더(10), Row 인에이블 콘트롤러(11), 센스 증폭기 콘트롤러(13)는 전술한 종래 기술과 동일하므로 동일 인용부호를 부여하여 이들의 구체적인 설명은 생략한다.Since the Row (X) Decoder 10, the Row Enable Controller 11, and the Sense Amplifier Controller 13 are the same as the above-described prior art, the same reference numerals are used, and detailed description thereof will be omitted.
상기 멀티 디레이 센스 증폭기 인에이블 콘트롤러(20)는 도 5에 도시된 바와 같이 디레이 시간이 각각 다른 복수의 디레이셀(21,22,23,24)을 병렬로 연결 접속하고, 상기 디레이셀(21,22,23,24)의 각각에는 스위칭 수단으로써 NMOS트랜지스터(25,26,27,28)가 접속되어 있다.As illustrated in FIG. 5, the multi-delay sense amplifier enable controller 20 connects and connects a plurality of delay cells 21, 22, 23, and 24 having different delay times in parallel. NMOS transistors 25, 26, 27, 28 are connected to each of the cells 21, 22, 23, 24 as switching means.
그리고 이들 스위칭 수단은 2개의 인버터(29)를 통하여 Row 인에이블 콘트롤러(11)와 접속되어 있으며, 각 스위칭 수단인 NMOS 트랜지스터(25,26,27,28)의 게이트에는 트리밍 콘트롤러(30)의 제어신호(TRMSA0~TRMSA3)가 인가되어 있다.These switching means are connected to the row enable controller 11 through two inverters 29, and the trimming controller 30 controls the gates of the NMOS transistors 25, 26, 27, and 28, which are switching means. Signals TRMSA0 to TRMSA3 are applied.
상기 트리밍 콘트롤러(30)는 테스모드 신호(TMREG0~TMREG3)를 입력받아 상기 복수의 디레이셀(21~24)을 선택하기 위한 제어신호(TRMSA0~TRMSA3)를 설정하기 위해 OR 게이트(31,32)와 PMOS 트랜지스터(33,34)로 형성되는 제어신호 설정부와, 상기 제어신호(TRMSA0~TRMSA3)를 초기화시키기 위해 MNOS 트랜지스터(37~40)로 형성되는 초기화부와, 상기 제어신호 설정부의 2개의 출력을 입력받아 4개의 신호로 조합하여 출력하는 인버터(41~46) 및 앤드 게이트(47~50)로 형성되는 제어 신호 출력부로 구성되어 있다.The trimming controller 30 receives the test mode signals TMREG0 to TMREG3 and sets OR gates 31 and 32 to set control signals TRMSA0 to TRMSA3 for selecting the plurality of delay cells 21 to 24. ) And a control signal setting unit formed of PMOS transistors 33 and 34, an initialization unit formed of MNOS transistors 37 to 40 to initialize the control signals TRMSA0 to TRMSA3, and 2 of the control signal setting unit. It is composed of a control signal output unit formed of inverters 41 to 46 and end gates 47 to 50 for receiving two outputs and combining them into four signals.
그리고 상기 트리밍 콘트롤러(30)의 제어신호 설정부는 OR 게이트(31,32) 대신에 퓨즈(35,36)의 프로그래밍에 의해서도 구성될 수 있다.The control signal setting unit of the trimming controller 30 may also be configured by programming the fuses 35 and 36 instead of the OR gates 31 and 32.
이와 같이 구성된 본 발명에 의한 센스 증폭기 구동회로의 동작에 대하여 종래 기술과 다른 부분인 멀티 디레이 센스 증폭기 인에이블 콘트롤러(20) 및 트리밍 콘트롤러(30)에 대하여 설명하면 다음과 같다.The operation of the sense amplifier driving circuit according to the present invention configured as described above will be described with reference to the multi-delay sense amplifier enable controller 20 and the trimming controller 30, which are different from the prior art.
먼저, 테스트 효율을 높이기 위하여 테스트 모드를 사용하는데 일반적으로 테스트 모드 레지스터 세트 명령어와 코딩 어드레스에 의해 특정 테스트 모드를 만들어 낸다.First, test mode is used to improve test efficiency. Generally, a specific test mode is generated by a test mode register set instruction and a coding address.
도 6은 4개의 디레이 셀을 선택하기 위한 제어 신호를 만들어내는 예를 도시한 것이다.6 illustrates an example of generating a control signal for selecting four delay cells.
디레이셀(23)을 사전에 지정된 디레이셀(Default Delay Cell)로 할 때 트리밍 콘트롤러(30)의 입력인 테스트 모드 레지스터 신호인 TMREGi은 TMREG0,1,3만을 사용한다.When the delay cell 23 is a predetermined delay cell (Default Delay Cell), the test mode register signal TMREGi, which is an input of the trimming controller 30, uses only TMREG0,1,3.
도 6의 PWRUPB는 외부전원 VDD의 초기 파워-엎(Power-Up)시 하이레벨을 갖고 VDD가 일정 레벨에 도달하면 로우 레벨을 갖는 펄스 신호로서, TRMSA0~3을 로우레벨로 초기화시킨다.The PWRUPB of FIG. 6 is a pulse signal having a high level at the initial power-up of the external power supply VDD and having a low level when the VDD reaches a predetermined level, and initializes TRMSA0 to 3 to a low level.
TMREGi(단 i는 0~3)는 테스트 모드 레지스트 세트 명령어에 의해서만 하이레벨로 활성화되는데 코딩 어드레스에 의해 선택된 TRMEG 신호만 하이레벨이 되고 나머지 TMREG 신호는 로우레벨 상태를 갖는다.TMREGi (where i is 0 to 3) is activated at a high level only by a test mode register set command. Only the TRMEG signal selected by the coding address goes high and the rest of the TMREG signal is low.
테스트 모드가 사용되지 않거나 테스트 모드 코딩 어드레스에 의해 TMREG2가 활성화되면 TMREG0,1,3은 로우 레벨이 되고 FU0와 FU1을 거친 신호인 N-FU0와 N-FU1이 하이레벨로 되어 TRMSA2만 하이레벨로 되고 이로 인해 멀티 디레이 센스 증폭기 인에이블 콘트롤러(20)의 디레이(23)만이 선택된다.If test mode is not used or TMREG2 is activated by the test mode coding address, TMREG0,1,3 goes low, and N-FU0 and N-FU1, signals passing through FU0 and FU1, go high and TRMSA2 goes high. As a result, only the delay 23 of the multi-delay sense amplifier enable controller 20 is selected.
마찬가지로 다른 디레이셀을 선택하고 싶으면 테스트 모드 코딩 어드레스에 의해 TEREG0,1,3 중 하나를 활성화시키고 해당 디레이셀을 선택함으로써 워드라인(WL)과 센스 증폭기 인에이블 신호(SAEN) 사이의 간격을 조정할 수 있다.Similarly, if you want to select another delay cell, activate the one of TEREG0,1,3 by the test mode coding address and select the corresponding delay cell to adjust the interval between the word line WL and the sense amplifier enable signal SAEN. I can adjust it.
또한 테스트 모드를 이용하면 이상과 같이 각 디레이셀을 적용한 결과를 평가할 수 있고, 적절한 디레이셀을 선택할 수 있다.In addition, by using the test mode, it is possible to evaluate the results of applying each of the delay cells as described above, and select an appropriate delay cell.
테스트 모드를 사용하지 않고 퓨즈(FU0, FU1)를 커팅하여 TRMSA0~3 중 하나를 활성화시킬 수도 있다.It is also possible to activate one of the TRMSA0-3 by cutting the fuses FU0 and FU1 without using the test mode.
테스트 모드를 사용하지 않으면 TMREG0~3은 로우 레벨을 갖는다.If test mode is not used, TMREG0 through 3 have a low level.
퓨즈(FU0)만 커팅하면 N-FU0는 로우레벨, N-FU1는 하이레벨로 되어 TRMSA1만 하이레벨로 된다.If only the fuse FU0 is cut, N-FU0 goes low and N-FU1 goes high and only TRMSA1 goes high.
그리고 퓨즈(FU1)만 커팅하면 N-FU0은 하이레벨, N-FU1은 로우레벨로 되어 디레이 TRMSA3만 하이레벨로 된다.If only the fuse FU1 is cut, the N-FU0 goes high and the N-FU1 goes low, so only the delay TRMSA3 goes high.
휴즈(FU0,FU1)를 모두 커팅하면 N-FU0와 N-FU1 모드 로우레벨로 되어 TRMSA0만 하이레벨로 된다.Cutting both fuses (FU0, FU1) will bring the N-FU0 and N-FU1 modes low level, leaving only TRMSA0 high.
도 6은 사전에 선택된 디레이(Default Delay)로부터 변경하여야할 디레이까지의 단계가 멀수록 커팅해야 할 퓨즈개수가 많아지도록 배치한 예로서, 퓨즈 커팅에 따른 시간손실을 최소화하기 위한 방법이다.FIG. 6 illustrates an example in which the number of fuses to be cut increases as the steps from a pre-selected delay to a delay to be changed are increased, and a method for minimizing time loss due to fuse cutting is shown.
도 7은 상술한 바와 같이 테스트 모드를 사용하거나 퓨즈 커팅에 의해 멀티 디레이 센스 증폭기 인에이블 콘트롤러의 각 디레이셀이 선택될 때의 동작을 개략적으로 나타낸 것으로 각 디레이 셀의 선택에 따라 센스 증폭기 인에이블 신호(SAEN)가 활성화(로우 레벨에서 하이 레벨로)되는 시점이 변경됨을 알 수 있다.FIG. 7 schematically illustrates an operation when each delay cell of the multi-delay sense amplifier enable controller is selected by using the test mode or fuse cutting as described above, and according to the selection of each delay cell. It can be seen that the time point at which the enable signal SAEN is activated (from low level to high level) is changed.
본 발명은 다음과 같은 효과가 있다.The present invention has the following effects.
첫째, 지연시간이 상이한 다수의 디레이셀을 사용함으로써 센스 증폭기 인에이블 신호(SAEN) 및 센스 증폭기의 PMOS 트랜지스터측 제어신호(SAP)와 NMOS 트랜지스터측 제어신호(SAN)의 동작(활성화) 시점을 조정하여 워드라인(WL)과 센스 증폭기의 동작 시점간의 마진을 최적화 시킬 수 있으며, 특히 테스트 모드를 사용함으로써 회로 변경 테스트 마스크 변경없이 각 디레이셀에 의한 마진 평가가 가능하므로 분석 및 마스크 적용에 필요한 시간 손실이 없어진다.First, by using a plurality of delay cells having different delay times, an operation (activation) timing of the sense amplifier enable signal SAEN and the PMOS transistor side control signal SAP and the NMOS transistor side control signal SAN of the sense amplifier is determined. It is possible to optimize the margin between the operation time of the word line (WL) and the sense amplifier.In particular, by using the test mode, the margin can be evaluated by each delayer without changing the circuit change test mask, which is necessary for analysis and mask application. No time lost.
둘째, 마진 평가 후, 퓨즈 커팅에 의해 최적화된 마진을 선택함으로서 인-라인 테스트(In-Line Test)에 바로 적용할 수 있다.Second, after margin evaluation, the margin optimized by fuse cutting can be directly applied to an in-line test.
셋째, 워드라인(WL)과 센스 증폭기 동작 시점간의 마진을 최적화함으로써 공정조건 등의 변화로 인한 동작 불량에 대처할 수 있으므로 안정적인 동작의 신뢰도를 줄일 수 있고, 마진을 필요이상으로 크게 하지 않아도 되므로 tRCD의 향상으로 인한 고속동작이 가능하다.Third, by optimizing the margin between the word line (WL) and the time of the sense amplifier operation, it is possible to cope with the malfunction caused by the change of process conditions, so that the reliability of stable operation can be reduced and the margin does not have to be larger than necessary. High speed operation is possible due to the improvement.
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