KR20060133683A - Method for forming a capacitor in semiconductor apparatus - Google Patents

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KR20060133683A
KR20060133683A KR1020050053446A KR20050053446A KR20060133683A KR 20060133683 A KR20060133683 A KR 20060133683A KR 1020050053446 A KR1020050053446 A KR 1020050053446A KR 20050053446 A KR20050053446 A KR 20050053446A KR 20060133683 A KR20060133683 A KR 20060133683A
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남기원
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Abstract

A method for forming a capacitor of a semiconductor device is provided to restrain the bridge between adjacent lower electrodes without the increase of a capacitor efficient area by performing an over etch process using a mixed gas of a fluorine based gas and an oxygen based gas. An interlayer dielectric(111) with a contact plug(112) is formed on a semiconductor substrate(110). A lower electrode pattern insulating layer(115) is formed on the interlayer dielectric. A contact hole for exposing the contact plug to the outside is formed on the resultant structure by etching selectively the lower electrode pattern insulating layer. A lower electrode material(116) is formed along an upper surface of the resultant structure. The lower electrode material is selectively eliminated from an upper portion of the lower electrode pattern insulating layer. A plurality of lower electrode portions are separated from the resultant structure by etching the lower electrode pattern insulating layer using a mixed gas of a fluorine based gas and an oxygen based gas.

Description

반도체 장치의 캐패시터 형성방법{METHOD FOR FORMING A CAPACITOR IN SEMICONDUCTOR APPARATUS}METHODO FOR FORMING A CAPACITOR IN SEMICONDUCTOR APPARATUS}

도 1 내지 도 3은 종래 기술에 따른 실린더 또는 콘케이브 구조의 캐패시터를 형성하기 위한 공정단계를 도시한 공정단면도.1 to 3 are process cross-sectional views showing process steps for forming a capacitor of a cylinder or concave structure according to the prior art.

도 4 내지 도 6은 본 발명의 바람직한 실시예에 따른 반도체 장치의 캐패시터 형성공정을 도시한 공정단면도.4 to 6 are process cross-sectional views illustrating a capacitor forming process of a semiconductor device according to a preferred embodiment of the present invention.

도 7은 본 발명의 바람직한 실시예에 따라 하부전극 패턴용 절연막(115)을 과도식각하여 폴리 실리콘막(116)을 분리한 결과를 나타낸 SEM 사진.7 is a SEM photograph showing the result of separating the polysilicon film 116 by overetching the insulating film 115 for the lower electrode pattern according to the preferred embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

110 : 반도체 기판110: semiconductor substrate

111 : 층간절연막111: interlayer insulating film

112 : 컨택 플러그112: contact plug

113 : SOG막113: SOG film

114 : TEOS막114: TEOS film

115 : 하부전극 패턴용 절연막115: insulating film for the lower electrode pattern

116 : 폴리 실리콘막116: polysilicon film

117 : 감광막117 photosensitive film

118 : 에치백 공정118: etch back process

119 : 과도식각공정119: transient etching process

본 발명은 반도체 장치의 캐패시터 형성방법에 관한 것으로, 특히 0.11㎛급 디램(DRAM; Dynamic Random Access Memory) 소자의 캐패시터(Capacitor) 형성방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a capacitor of a semiconductor device, and more particularly, to a method of forming a capacitor of a 0.11 μm DRAM.

근래에 컴퓨터가 급속히 보급되면서 반도체 장치들에 대한 수요도 크게 증가하고 있다. 이러한 반도체 장치들은 그 기능적인 면에 있어 높은 축적 용량을 가지면서 고속 동작이 요구된다. 이를 위하여 반도체 장치는 집적도, 응답 속도 및 신뢰도를 향상시키기 위한 방향으로 제조 기술들이 개발되고 있다.In recent years, with the rapid spread of computers, the demand for semiconductor devices has increased greatly. Such semiconductor devices require high speed operation while having a high storage capacity in terms of their functions. To this end, semiconductor devices are being manufactured with manufacturing techniques for improving integration, response speed, and reliability.

이와 같은 반도체 장치로서는 정보의 입력과 출력이 자유롭고, 고용량을 갖는 디램(DRAM; Dynamic Random Access Memory) 장치가 범용적으로 이용되고 있다. 디램 장치는 전하의 형태로 정보 데이터를 저장하는 메모리 셀 영역과 그 정보 데이터의 입력 및 출력을 위한 주변 회로 영역으로 구성된다. 또한, 디램 장치는 하나의 액세스 트랜지스터(access transistor)와 하나의 축적 캐패시터를 포함한다.As such a semiconductor device, a dynamic random access memory (DRAM) device having a high capacity and free input and output of information has been widely used. The DRAM device is composed of a memory cell area storing information data in the form of electric charge and a peripheral circuit area for input and output of the information data. The DRAM device also includes one access transistor and one accumulation capacitor.

상기 캐패시터는 집적도의 증가가 요구되는 반도체 장치에 부응하기 위해 그 크기가 더욱 감소되어야 한다. 따라서, 축소된 크기와 높은 축적 용량을 갖는 캐패시터를 제조하는 것이 보다 중요한 문제로 부각되고 있다. 실제로, 최근에는 반도체 기판 상에 캐패시터가 차지하는 수평(lateral) 면적은 증가시키지 않은 상태에서 캐패시터의 축적 용량을 향상시키는 것이 과제로 되고 있다. 이러한 과제에 따라, 종래에는 캐패시터의 하부전극을 실린더(cylinder) 또는 콘케이브(concave) 구조를 포함한 삼차원 구조로 형성하여 캐패시터의 유효면적을 증가시키는 방법에 대한 연구가 활발히 진행되고 있다.The capacitor must be further reduced in size in order to meet the semiconductor device required to increase the degree of integration. Therefore, manufacturing a capacitor having a reduced size and a high accumulation capacity has become a more important problem. In fact, in recent years, it has become a problem to improve the storage capacity of capacitors without increasing the lateral area occupied by the capacitors on the semiconductor substrate. In accordance with this problem, studies have been actively conducted on a method of increasing the effective area of a capacitor by forming a lower electrode of a capacitor in a three-dimensional structure including a cylinder or a concave structure.

도 1 내지 도 3은 종래 기술에 따른 실린더 또는 콘케이브 구조의 캐패시터를 형성하기 위한 공정단계를 도시한 공정단면도이다. 1 to 3 is a cross-sectional view showing a process step for forming a capacitor of a cylinder or concave structure according to the prior art.

먼저, 도 1에 도시된 바와 같이, 반도체 기판(10) 상에 층간절연막(11)을 형성하고, 층간절연막(11)을 식각하여 기판(10)의 일부분을 노출시키는 컨택홀(미도시)을 형성한다. 그런 다음, 컨택홀이 매립되도록 층간절연막(11) 상에 플러그 물질인 폴리실리콘을 증착하고, 에치백(etch back) 또는 화학기계적연마(CMP; Chemical Mechanical Polishing) 공정에 의해 폴리실리콘을 분리시켜 컨택홀에만 매립되어 기판(10)과 연결되는 컨택 플러그(12)를 형성한다.First, as shown in FIG. 1, a contact hole (not shown) is formed on the semiconductor substrate 10 to expose a portion of the substrate 10 by etching the interlayer insulating layer 11. Form. Then, polysilicon, which is a plug material, is deposited on the interlayer insulating layer 11 to fill the contact hole, and the polysilicon is separated by an etch back or chemical mechanical polishing (CMP) process. A contact plug 12 is formed in the hole and is connected to the substrate 10.

이어서, 컨택 플러그(12)를 포함한 층간절연막(11) 상에 하부전극 패턴용 절연막(15)으로서 SOG(Silicon On Glass)막(13)과 TEOS(Tetra Ethyle Ortho Silicate)막(14)을 증착한다. 그런 후, 하부전극 패턴용 절연막(15)을 식각하여 컨택 플러그(12)를 노출시키는 컨택홀(미도시)을 형성하는데, 이러한 컨택홀 형성으 로 인해 오픈(open)되는 영역을 여기서는 오픈영역이라 하기로 한다.Subsequently, a SOG (Silicon On Glass) film 13 and a TEOS (Tetra Ethyle Ortho Silicate) film 14 are deposited on the interlayer insulating film 11 including the contact plug 12 as a lower electrode pattern insulating film 15. . Thereafter, the insulating layer 15 for the lower electrode pattern is etched to form a contact hole (not shown) for exposing the contact plug 12. The region opened due to the formation of the contact hole is referred to herein as an open region. Let's do it.

이어서, 오픈영역의 형성으로 인해 노출된 컨택 플러그(12)를 포함한 전체 구조 상부의 단차를 따라 캐패시터의 하부전극 물질로서 폴리 실리콘막(16)을 증착한다. Subsequently, a polysilicon film 16 is deposited as the lower electrode material of the capacitor along the step of the entire structure including the contact plug 12 exposed due to the formation of the open region.

그러나, 이러한 오픈영역 형성을 위한 식각공정시에는 공정 마진(margin)의 부족으로 하부전극 패턴용 절연막(15)의 일부가 과도식각되어 하부전극 패턴용 절연막(15)의 손실('A' 부위 참조)이 발생된다.However, in the etching process for forming the open region, a portion of the lower electrode pattern insulating layer 15 is excessively etched due to lack of process margins, so that the loss of the lower electrode pattern insulating layer 15 is referred to as 'A'. ) Is generated.

이어서, 도 2에 도시된 바와 같이, 폴리 실리콘막(16)을 분리시키기 위해 오픈영역의 컨택홀이 매립되는 감광막(17)을 도포한 후, 에치백 공정(18)을 실시하여 하부전극 패턴용 절연막(15) 상부로 노출된 폴리 실리콘막(16)을 식각한다. 이로써, 폴리 실리콘막(16)이 분리되어 독립적인 캐패시터의 하부전극으로 기능한다.Subsequently, as shown in FIG. 2, in order to separate the polysilicon layer 16, a photoresist layer 17 having a contact hole in an open area is coated, and then an etch back process 18 is performed to form a lower electrode pattern. The polysilicon film 16 exposed over the insulating film 15 is etched. As a result, the polysilicon film 16 is separated and functions as a lower electrode of an independent capacitor.

그러나, 이러한 에치백 공정(18)시 하부전극 패턴용 절연막(15)의 손실 영역(도 1의 'A' 부위 참조)에 증착된 폴리 실리콘막(16)은, 하부전극 패턴용 절연막(15)이 노출되도록 완벽하게 식각되지 않고 잔류되어 하부전극의 브릿지('B' 부위 참조, bridge)를 유발하는 원인이 된다.However, during the etch back process 18, the polysilicon film 16 deposited in the loss region of the lower electrode pattern insulating layer 15 (see 'A' in FIG. 1) is the insulating layer 15 for the lower electrode pattern. This is not completely etched so that it is exposed, causing the bridge of the lower electrode (see 'B' region).

따라서, 이와 같은 브릿지를 해결하기 위하여 종래에는 도 3에 도시된 바와 같이, 염소(Cl)를 이용한 과도식각공정(19)을 실시하여 손실 영역(A)의 하부전극 패턴용 절연막(15) 상에 잔류하는 폴리 실리콘막(16)을 완전히 제거함으로써 폴리 실리콘막(16)을 분리시킨다. 그러나, 이와 같이 염소를 이용한 과도식각공정(19)을 실시하면 하부전극 패턴용 절연막(15)이 손실되지 않는 영역의 폴리 실리콘막(16) 이 함께 식각되어 폴리 실리콘막(16)의 불필요한 손실이 발생되므로, 캐패시터의 유효면적을 감소시키는 문제점이 있다. Therefore, in order to solve such a bridge, as shown in FIG. 3, the transient etching process 19 using chlorine (Cl) is performed on the insulating layer 15 for the lower electrode pattern of the loss region (A). The polysilicon film 16 is separated by completely removing the remaining polysilicon film 16. However, when the transient etching process 19 using chlorine is performed in this manner, the polysilicon film 16 in the region where the lower electrode pattern insulating film 15 is not lost is etched together, so that unnecessary loss of the polysilicon film 16 is eliminated. Since it is generated, there is a problem of reducing the effective area of the capacitor.

따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 반도체 장치의 개패시터 형성시 캐패시터의 유효면적은 그대로 유지하면서 캐패시터 하부전극의 브릿지를 억제할 수 있는 반도체 장치의 캐패시터 형성방법을 제공하는데 그 목적이 있다. Accordingly, the present invention has been made to solve the above-mentioned problems of the prior art, the method of forming a capacitor of the semiconductor device that can suppress the bridge of the capacitor lower electrode while maintaining the effective area of the capacitor when forming the capacitor of the semiconductor device. The purpose is to provide.

상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 반도체 기판 상에 컨택 플러그가 개재된 층간절연막을 형성하는 단계와, 상기 층간절연막 상에 캐패시터의 하부전극 패턴용 절연막을 증착하는 단계와, 상기 하부전극 패턴용 절연막을 식각하여 상기 컨택 플러그를 노출시키는 컨택홀을 형성하는 단계와, 상기 컨택홀 및 상기 하부전극 패턴용 절연막 상부의 단차를 따라 하부전극 물질을 증착하는 단계와, 상기 하부전극 패턴용 절연막 상부로 노출된 상기 하부전극 물질을 식각하는 단계와, 상기 하부전극 물질의 식각으로 인해 노출된 영역의 상기 하부전극 패턴용 절연막을 일정 깊이 식각하여 상기 하부전극 물질을 분리시키는 단계를 포함하는 반도체 장치의 캐패시터 형성방법을 제공한다.According to an aspect of the present invention, there is provided a method of forming an interlayer insulating film having a contact plug interposed on a semiconductor substrate, depositing an insulating film for a lower electrode pattern of a capacitor on the interlayer insulating film; Etching the insulating layer for the lower electrode pattern to form a contact hole exposing the contact plug, depositing a lower electrode material along a step between the contact hole and an upper portion of the insulating layer for the lower electrode pattern, and forming the lower electrode Etching the lower electrode material exposed on the pattern insulating layer, and separating the lower electrode material by etching the lower electrode pattern insulating film in a region exposed by the etching of the lower electrode material to a predetermined depth. A method of forming a capacitor of a semiconductor device is provided.

상기에서, 하부전극 물질을 분리시키는 단계는 불소 계열의 가스와 산소 계 열의 가스가 혼합된 혼합가스를 이용하여 상기 하부전극 패턴용 절연막을 식각함으로써 이루어진다.The separating of the lower electrode material may be performed by etching the insulating layer for the lower electrode pattern using a mixed gas in which a fluorine-based gas and an oxygen-based gas are mixed.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. In addition, in the drawings, the thicknesses of layers and regions are exaggerated for clarity, and in the case where the layers are said to be "on" another layer or substrate, they may be formed directly on another layer or substrate or Or a third layer may be interposed therebetween.

실시예Example

도 4 내지 도 6은 본 발명의 바람직한 실시예에 따른 반도체 장치의 캐패시터 형성공정을 도시한 공정단면도들이다. 여기서, 도 4 내지 도 6에 도시된 참조부호들 중 동일한 참조부호는 동일한 기능을 하는 동일 요소이다. 4 to 6 are process cross-sectional views illustrating a capacitor forming process of a semiconductor device according to a preferred embodiment of the present invention. Here, the same reference numerals among the reference numerals shown in FIGS. 4 to 6 are the same elements having the same function.

먼저, 도 4에 도시된 바와 같이, 트랜지스터(미도시) 및 비트라인(미도시) 형성공정이 완료된 반도체 기판(110) 상에 층간절연막(111)을 증착한다. 여기서, 층간절연막(111)은 산화막 계열의 물질로 형성한다. 예컨대, HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate)막, PECVD(Plasma Enhanced Chemical Vapor Deposition)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organic Silicate Glass)막 중 어느 하나를 이용하여 단층막 또는 이들이 적층된 적층막으로 형성한다.First, as shown in FIG. 4, an interlayer insulating layer 111 is deposited on a semiconductor substrate 110 on which a transistor (not shown) and a bit line (not shown) forming process is completed. Here, the interlayer insulating film 111 is formed of an oxide film-based material. For example, HDP (High Density Plasma) oxide film, BPSG (Boron Phosphorus Silicate Glass) film, PSG (Phosphorus Silicate Glass) film, PETEOS (Plasma Enhanced Tetra Ethyle Ortho Silicate) film, PECVD (Plasma Enhanced Chemical Vapor Deposition) film, USG It is formed as a single layer film or a laminated film in which these layers are formed using any one of an un-doped silicate glass (FSG) film, a fluorinated silicate glass (FSG) film, a carbon doped oxide (CDO) film, and an organic silicate glass (OSG) film.

이어서, 마스크 공정 및 식각공정을 실시하여 층간절연막(111)의 일부 영역을 식각한다. 이로써, 기판(110)의 일부 영역이 노출되는 컨택홀(미도시)이 형성된다.Subsequently, a mask process and an etching process are performed to etch a portion of the interlayer insulating film 111. As a result, a contact hole (not shown) through which a portion of the substrate 110 is exposed is formed.

이어서, 컨택홀이 매립되도록 플러그용 물질로 폴리실리콘막(미도시)을 증착한 후, 에치백 또는 화학기계적연마(CMP) 공정을 실시하여 폴리실리콘막을 분리시킨다. 이로써, 층간절연막(111) 내에는 컨택홀에만 매립되어 기판(110)과 연결되는 컨택 플러그(112)가 형성된다.Subsequently, a polysilicon film (not shown) is deposited with a plug material so that the contact hole is embedded, and then the polysilicon film is separated by an etch back or chemical mechanical polishing (CMP) process. As a result, a contact plug 112 is formed in the interlayer insulating layer 111 to fill the contact hole and to be connected to the substrate 110.

이어서, 컨택 플러그(112)를 포함한 층간절연막(111) 상에 캐패시터의 하부전극 패턴용 절연막(115)으로, SOG막(113)과 TEOS막(114)을 순차적으로 증착한다.Next, the SOG film 113 and the TEOS film 114 are sequentially deposited on the interlayer insulating film 111 including the contact plug 112 with the insulating film 115 for the lower electrode pattern of the capacitor.

이어서, 마스크 공정 및 식각공정을 실시하여 하부전극 패턴용 절연막(115)을 식각한다. 이로써, 컨택 플러그(112)를 노출시키는 컨택홀(미도시)이 형성되는데, 이하에서는 이와 같이 컨택홀이 형성되어 오픈되는 영역을 오픈 영역이라 하기로 한다.Subsequently, a mask process and an etching process are performed to etch the insulating film 115 for the lower electrode pattern. As a result, a contact hole (not shown) for exposing the contact plug 112 is formed. Hereinafter, an area in which the contact hole is formed and opened is described as an open area.

그러나, 이와 같은 오픈 영역 형성을 위한 식각공정시에는 식각공정 마진의 부족으로 인해 하부전극 패턴용 절연막(115)의 일부 영역이 과도식각되어 하부전극 패턴용 절연막(115)이 일부 영역에서 경사를 갖는 하부전극 패턴용 절연막(115)의 손실이 유발될 수 있다. 이러한, 하부전극 패턴용 절연막(115)의 손실은 후속으로 증착될 폴리 실리콘막(116) 또한 평탄하게 증착되지 않고 일부 영역에서 경사를 갖 고 증착되도록 한다.However, in the etching process for forming the open region, some regions of the lower electrode pattern insulating layer 115 are excessively etched due to the lack of the etching process margin, so that the lower electrode pattern insulating layer 115 is inclined in some regions. Loss of the insulating layer 115 for the lower electrode pattern may be caused. The loss of the insulating layer 115 for the lower electrode pattern causes the polysilicon layer 116 to be subsequently deposited to be deposited with an inclination in some regions without being evenly deposited.

이어서, 오픈영역 형성으로 인해 노출된 컨택 플러그(112) 및 층간절연막(111)과 하부전극 패턴용 절연막(115) 상부의 단차를 따라 하부전극 물질로 폴리 실리콘막(116)을 증착한다. 이때, 폴리 실리콘막(116)은 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 증착한다. Subsequently, the polysilicon layer 116 is deposited using the lower electrode material along the stepped portions of the contact plug 112, the interlayer insulating layer 111, and the lower electrode pattern insulating layer 115 exposed due to the open area formation. In this case, the polysilicon layer 116 is deposited by a low pressure chemical vapor deposition (LPCVD) method.

이어서, 도 5에 도시된 바와 같이, 오픈영역의 컨택홀(미도시)이 매립되도록 감광막(117)을 도포한 후, 에치백 공정(118)을 실시하여 하부전극 패턴용 절연막(115) 상부로 노출된 폴리 실리콘막(116)을 식각한다.Subsequently, as shown in FIG. 5, after the photoresist layer 117 is applied to fill the contact hole (not shown) in the open region, an etch back process 118 is performed to the upper portion of the insulating layer 115 for the lower electrode pattern. The exposed polysilicon film 116 is etched.

이때, 일부 영역의 하부전극 패턴용 절연막(115) 상부에 증착된 폴리 실리콘막(116)은 완전히 제거되지 않고 잔류하게 된다. 이는, 하부전극의 브릿지를 유발한다. In this case, the polysilicon layer 116 deposited on the lower electrode pattern insulating layer 115 of the partial region is not completely removed and remains. This causes the bridge of the lower electrode.

따라서, 브릿지를 해결하기 위하여 본 발명의 바람직한 실시예에서는 도 6에 도시된 바와 같이, 불소 계열의 가스와 산소 계열의 가스를 혼합한 혼합가스를 이용한 과도식각공정(119)을 실시하여 폴리 실리콘막(116)의 식각영역에 존재하는 하부전극 패턴용 절연막(115)을 일정 깊이로 식각한다. 이로써, 폴리 실리콘막(116)이 완벽히 분리되어 독립적으로 기능하는 캐패시터의 하부전극이 형성된다.Therefore, in order to solve the bridge, according to the preferred embodiment of the present invention, as shown in FIG. 6, the polysilicon film is subjected to the transient etching process 119 using a mixed gas of a mixture of a fluorine-based gas and an oxygen-based gas. The insulating layer 115 for the lower electrode pattern existing in the etching region 116 is etched to a predetermined depth. As a result, the polysilicon layer 116 is completely separated to form the lower electrode of the capacitor that functions independently.

이때, 불소 계열의 가스와 산소 계열의 가스를 혼합한 혼합가스를 이용함으로써, 하부전극 패턴용 절연막(115) 대비 폴리 실리콘막(116)의 식각 선택비를 1.5:1 내지 3:1로 조절한다. 따라서, 동일한 시간동안 폴리 실리콘막(116)에 비하여 하부전극 패턴용 절연막(115)을 많이 식각할 수 있다.At this time, by using a mixed gas mixed with a fluorine-based gas and an oxygen-based gas, the etching selectivity of the polysilicon film 116 to the lower electrode pattern insulating film 115 is adjusted to 1.5: 1 to 3: 1. . Therefore, the insulating film 115 for lower electrode patterns may be etched more than the polysilicon film 116 during the same time.

여기서, 과도식각공정(119)시 사용되는 불소 계열의 가스는 CHF3, C4F8, C4F6 및 CH2F2 중 어느 하나의 가스로 한다. 일례로, CHF3 가스의 유량은 30 내지 100sccm으로 하고, 산소 계열 가스의 유량은 2 내지 10sccm으로 한다.Here, the fluorine-based gas used in the transient etching step 119 is any one of CHF 3 , C 4 F 8 , C 4 F 6, and CH 2 F 2 . In one example, the flow rate of the CHF 3 gas is 30 to 100 sccm, the flow rate of the oxygen-based gas is 2 to 10 sccm.

도 7은 하부전극 패턴용 절연막(115)을 과도식각하여 폴리 실리콘막(116)을 분리한 결과를 나타낸 SEM(Scanning Electron Microscope) 사진이다.FIG. 7 is a SEM (Scanning Electron Microscope) photograph showing a result of separating the polysilicon layer 116 by excessively etching the lower electrode pattern insulating layer 115.

즉, 본 발명의 바람직한 실시예에 따르면, 캐패시터의 하부전극 물질인 폴리 실리콘막이 완전히 분리되지 않아 브릿지가 유발되는 것을 억제하기 위하여 불소 계열의 가스와 산소 계열의 가스를 혼합한 혼합가스를 이용한 과도식각공정을 실시하여 하부전극 패턴용 절연막을 식각한다. 이로써, 폴리 실리콘막의 손실 없이 하부전극 패턴용 절연막 상부에 형성되어 있던 폴리 실리콘막이 완전히 분리될 수 있다. That is, according to a preferred embodiment of the present invention, the transient etching using a mixed gas mixed with a fluorine-based gas and an oxygen-based gas in order to suppress the bridge caused by the polysilicon film is not completely separated from the lower electrode material of the capacitor The process is performed to etch the insulating film for the lower electrode pattern. Thus, the polysilicon film formed on the lower electrode pattern insulating film can be completely separated without losing the polysilicon film.

본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail in the preferred embodiments, it should be noted that the above-described embodiments are for the purpose of description and not of limitation. In addition, it will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

이상에서 설명한 바와 같이, 본 발명에 의하면, 캐패시터의 하부전극 물질인 폴리 실리콘막이 완전히 분리되지 않아 브릿지가 유발되는 것을 억제하기 위하여 불소 계열의 가스와 산소 계열의 가스를 혼합한 혼합가스를 이용한 과도식각공정을 실시하여 하부전극 패턴용 절연막을 식각한다. 이로써, 폴리 실리콘막의 손실 없이 하부전극 패턴용 절연막 상부에 형성되어 있던 폴리 실리콘막이 완전히 분리될 수 있다. As described above, according to the present invention, the transient etching using a mixed gas mixed with a fluorine-based gas and an oxygen-based gas in order to suppress the bridge caused by the polysilicon film which is the lower electrode material of the capacitor is not completely separated. The process is performed to etch the insulating film for the lower electrode pattern. Thus, the polysilicon film formed on the lower electrode pattern insulating film can be completely separated without losing the polysilicon film.

따라서, 캐패시터의 유효면적을 그대로 유지하면서 브릿지 발생을 억제할 수 있다.Therefore, the bridge can be suppressed while maintaining the effective area of the capacitor as it is.

Claims (8)

반도체 기판 상에 컨택 플러그가 개재된 층간절연막을 형성하는 단계;Forming an interlayer insulating film having a contact plug interposed on the semiconductor substrate; 상기 층간절연막 상에 캐패시터의 하부전극 패턴용 절연막을 증착하는 단계;Depositing an insulating film for a lower electrode pattern of a capacitor on the interlayer insulating film; 상기 하부전극 패턴용 절연막을 식각하여 상기 컨택 플러그를 노출시키는 컨택홀을 형성하는 단계;Etching the insulating layer for the lower electrode pattern to form a contact hole exposing the contact plug; 상기 컨택홀 및 상기 하부전극 패턴용 절연막 상부의 단차를 따라 하부전극 물질을 증착하는 단계;Depositing a lower electrode material along a step between an upper portion of the contact hole and the insulating layer for lower electrode pattern; 상기 하부전극 패턴용 절연막 상부로 노출된 상기 하부전극 물질을 식각하는 단계; 및Etching the lower electrode material exposed over the insulating layer for the lower electrode pattern; And 상기 하부전극 물질의 식각으로 인해 노출된 영역의 상기 하부전극 패턴용 절연막을 일정 깊이 식각하여 상기 하부전극 물질을 분리시키는 단계Separating the lower electrode material by etching the insulating layer for the lower electrode pattern in the exposed area due to the etching of the lower electrode material to a predetermined depth; 를 포함하는 반도체 장치의 캐패시터 형성방법.Capacitor forming method of a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 하부전극 물질을 분리시키는 단계는 불소 계열의 가스와 산소 계열의 가스가 혼합된 혼합가스를 이용하여 상기 하부전극 패턴용 절연막을 식각하는 반도체 장치의 캐패시터 형성방법.The separating of the lower electrode material may include etching the insulating film for the lower electrode pattern by using a mixed gas in which a fluorine-based gas and an oxygen-based gas are mixed. 제 2 항에 있어서,The method of claim 2, 상기 불소 계열의 가스는 CHF3, C4F8, C4F6 및 CH2F2 중 어느 하나의 가스를 사용하는 반도체 장치의 캐패시터 형성방법.The method of claim 1 , wherein the fluorine-based gas uses any one of CHF 3 , C 4 F 8 , C 4 F 6, and CH 2 F 2 . 제 3 항에 있어서,The method of claim 3, wherein 상기 CHF3 가스의 유량은 30 내지 100sccm으로 하는 반도체 장치의 캐패시터 형성방법.And a flow rate of the CHF 3 gas is 30 to 100 sccm. 제 2 항 또는 제 3 항에 있어서,The method of claim 2 or 3, 상기 산소 계열 가스의 유량은 2 내지 10sccm으로 하는 반도체 장치의 캐패시터 형성방법.And a flow rate of the oxygen-based gas is 2 to 10 sccm. 제 1 항 내지 제 4 항 중 어느 하나의 항에 있어서,The method according to any one of claims 1 to 4, 상기 하부전극 물질을 분리시키는 단계는 상기 하부전극 패턴용 절연막 대비 상기 하부전극 물질의 식각 선택비를 1.5:1 내지 3:1로 하여 상기 하부전극 패턴용 절연막을 식각하는 반도체 장치의 캐패시터 형성방법.The separating of the lower electrode material may include etching the lower electrode pattern insulating film by etching the ratio of the lower electrode material to the lower electrode pattern insulating film between 1.5: 1 and 3: 1. 제 1 항 내지 제 4 항 중 어느 하나의 항에 있어서, The method according to any one of claims 1 to 4, 상기 하부전극 물질을 식각하는 단계는, 상기 하부전극 패턴용 절연막과 상기 하부전극 물질 간의 식각선택비를 이용하는 반도체 장치의 캐패시터 형성방법.The etching of the lower electrode material may include using an etching selectivity between the insulating film for the lower electrode pattern and the lower electrode material. 제 1 항 내지 제 4 항 중 어느 하나의 항에 있어서, 상기 하부전극 물질을 식각하는 단계는,5. The method of claim 1, wherein the etching of the lower electrode material comprises: 상기 컨택홀이 매립되도록 상기 하부전극 물질 상에 감광막을 도포하는 단계; 및Applying a photoresist film on the lower electrode material to fill the contact hole; And 상기 감광막을 이용한 에치백 공정을 실시하여 상기 하부전극 패턴용 절연막 상부로 노출된 상기 하부전극 물질을 식각하는 단계Etching the lower electrode material exposed through the lower electrode pattern insulating layer by performing an etch back process using the photosensitive layer; 로 이루어지는 반도체 장치의 캐패시터 형성방법.A method of forming a capacitor of a semiconductor device.
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