KR20060133669A - 비아홀들을 구비한 다층웨이퍼구조 및 이를 이용한 패키지방법 - Google Patents

비아홀들을 구비한 다층웨이퍼구조 및 이를 이용한 패키지방법 Download PDF

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Abstract

본 발명은 다수 개의 웨이퍼가 적층되는 다층웨이퍼구조에서, 적층되는 상기 웨이퍼는 각각 다이싱공정에서 사용되는 절단선(scribe line)을 따라 마이크로단위(micro-scale)의 클리어홀(clear hole)이 상기 웨이퍼의 상부면과 하부면을 관통하도록 형성되고, 적층되는 상기 웨이퍼 가운데 최하층 웨이퍼의 하부면은 패시베이션(passivation) 처리 후 폴리이미드(polyimide) 코팅 처리되고, 상기 웨이퍼의 적층이 완료된 후 상기 절단선의 내측에 형성되며 적층된 상기 웨이퍼의 최상층 상부면과 최하층 폴리이미드 코팅 층을 관통하는 비아홀(via hole)이 구비되고, 상기 비아홀의 내주면을 따라 상기 웨이퍼의 최상층에서 상기 폴리이미드 코팅 층의 표면에 도달하는 금속회로가 구비되는 것을 특징으로 하는 비아홀을 구비한 다층웨이퍼구조에 관한 것이다.
웨이퍼, 칩, 클리어홀(clear hole), 비아홀(via hole), 금속회로

Description

비아홀들을 구비한 다층웨이퍼구조 및 이를 이용한 패키지 방법{Wafer package structure with via holes, and package method using thereof}
도 1은 종래의 웨이퍼 레벨에서의 제작 공정을 개략적으로 도시하고 있다.
도 2는 종래의 패키지 공정에 의한 스태킹(stacking) 및 와이어 커넥션(wire connection) 구조를 도시하고 있다.
도 3은 본 발명에 따른 웨이퍼 스태킹 과정을 도시하고 있다.
도 4는 본 발명에 따른 칩의 마운팅(mounting) 과정 및 그 구조를 도시하고 있다.
<도면의 주요부분에 대한 부호의 설명>
10:웨이퍼(wafer)
15:칩(chip)
20:패드(pad)
30:클리어홀(clear hole)
40:비아홀(via hole)
50:금속회로
60:기판(PCB, substrate)
기술분야
현재 반도체 공정은 크게 웨이퍼 레벨(wafer level)에서의 제작 공정 및 제작된 웨이퍼를 절단해서 얻어진 칩(chip)을 조립하는 패키지(package) 공정으로 구분되어 진행되고 있으며, 본 발명은 웨이퍼 레벨에서의 제작 공정 및 패키지 공정에 관련된 것으로서, 비아홀(via hole)을 구비한 다층웨이퍼구조 및 이를 이용한 패키지 방법을 제시한다.
종래기술
본 발명의 내용에 관한 이해를 돕기 위해 웨이퍼의 제작 공정 및 이를 이용한 패키지 공정으로 구분하여 종래의 기술을 설명한다.
웨이퍼 레벨에서의 제작 공정은 도 1에 도시된 바와 같이 액티브 패턴(active pattern)의 금속도체(metallic conductor)를 보호하기 위해 패시베이션(passivation) 처리를 통하여 Si3N4을 액티브 웨이퍼(active wafer) 전면에 도포한다. 패시베이션 과정이 거친 후 컨넥션 와이어(connection wire)의 연결을 위해 패드(pad) 부위를 개방(open)시키는 패드오픈(pad open) 과정을 거친다. 패드오픈 과정을 거친 후 또 다시 10μm 정도 두께의 폴리이미드(PI)를 최종 보호막으로 액티브 웨이퍼(active wafer) 전면에 코팅한 후 컨넥션 와이어 연결을 위한 패드 부 위를 다시 개방(open)시키는 과정으로 구성된다.
패키지 공정은 개별 웨이퍼를 백래핑(back-lapping)하여 원하는 두께의 웨이퍼를 만든 후 다이싱(dicing)하여 얻어진 개별 칩(chip)들을 만든다. 이런 과정을 거쳐 만들어진 개별 칩(chip)들은 도 2에 도시된 바와 같이 접착재(adhesive materials)를 이용하여 스태킹(stacking)한 후, 층이 다른 각각의 칩(chip)과 PCB(printed circuit board)를 금선(Au wire), 은선(Ag wire) 또는 알루미늄선(Al wire) 등으로 연결시키는 와이어 커넥션(wire connection) 과정으로 순차적인 공정이 이루어진다.
이러한 종래의 웨이퍼 레벨의 제작 공정 및 이를 이용한 패키지 공정은 다음과 같은 많은 문제점들을 내포하고 있다.
웨이퍼 레벨의 제작 공정의 경우 각각의 웨이퍼에 메탈리제이션(metallization) -> 패시베이션(passivation) -> 패드오픈(pad open) -> 폴리이미드 코팅(PI coating) -> 패드오픈(pad open) 등 많은 공정의 반복적으로 이루어지는 바, 이러한 소모적인 공정의 반복은 곧 바로 원가부담의 요인이 된다.
종래의 패키지 공정은 더욱 심각한 문제를 내포하고 있는데, 반도체 제품의 경박단소화 추세에 따라 점차 얇아지는 웨이퍼 두께(50μm 이하) 때문에 개별 웨이퍼의 다이싱(dicing) 공정 시 종래의 상대적으로 두꺼운 칩(chip)에서는 문제가 되지 않던 칩의 가장자리(chip edge) 부위에 칩핑(chipping) 등과 같은 서브마이크로 단위의 결함(submicro-scale defect) 또는 나노 단위의 결함(nano-scale defect)들로 인해 칩(chip)의 IC pattern이 손상되는 문제가 발생하고 있다.
또한, 칩을 스태킹(stacking)하는 과정에서 열팽창 값이 매우 높은 접착재(실리콘에 배해 25배 이상)를 사용하고 있기 때문에 접착재와 실리콘 칩(silicon chip) 사이의 과도한 열팽창 차이(thermal displacement mismatch)로 인해 액티브 패턴(active pattern)이 손상(passivation crack 등)되는 문제가 발생하고 있다.
아우러,칩을 스태킹(stacking)하는 공정 시 접착재가 칩의 패드(pad) 부위로 오버 플로우(over-flow)되어 와이어 본딩(wire bonding)을 방해하는 문제도 발생하여 이의 해결이 시급히 요구되고 있다.
특히, 멀티 칩(multi-chip)과 기판(PCB, substrate)의 연결 시 긴 와이어(wire)가 사용되어 전기전달 경로가 길어지고 정보처리 속도가 늦어지는 치명적인 단점을 가지고 있다.
이 밖에도 폴리이미드(PI) 두께(10μm)와 접착재의 두께(50μm 정도) 등으로 인하여 전체적인 패키지의 두께를 줄이는데는 많은 한계가 있으며, 도 2에 도시된 바와 같이 칩을 피라미드형으로 스태킹(stacking)하기 위해서는 웨이퍼를 다이싱(dicing)하는 과정에서 웨이퍼의 크기를 각각 다르게 절단하여야 하는 번거로움이 있다.
이와 같이 종래의 공정은 제작 과정은 물론 제작 후 제품의 신뢰성 등에도 많은 문제점을 내포하고 있으며, 이러한 문제점들은 제품의 경박단소화에 대한 요구나 더욱 빠른 정보의 처리 속도를 필요로 하는 시장의 요구가 커질수록 그 문제의 심각성은 가중될 수 밖에 없어 그 해결수단이 절실히 요구되고 있다.
상기한 문제점을 해결하기 위하여 창작된 본 발명의 목적은 다음과 같다.
첫째, 웨이퍼 레벨에서의 제작 공정 및 웨이퍼를 다이싱하여 칩을 조립하는 패키지 공정을 단순화하여 대량생산이 가능한 수단을 제공함을 본 발명의 목적으로 한다.
둘째, 웨이퍼(또는 칩)들 사이의 접착 강도에는 영향을 주지 않으면서 제품의 경박단소화를 이룰 수 있는 패키징 기술을 제공함을 본 발명의 다른 목적으로 한다.
셋째, 웨이퍼의 다이싱 과정에서 웨이퍼 또는 칩의 손상(칩핑 등)을 방지할 수 있는 수단을 제공함을 본 발명의 또 다른 목적으로 한다.
넷째, 제품의 정보처리 속도 및 신뢰성을 향상시킬 수 있는 수단을 제공함을 본 발명의 또 다른 목적으로 한다.
상기한 목적을 달성하기 위하여 창작된 본 발명의 구성은 다음과 같다.
본 발명은 다수 개의 웨이퍼가 적층되는 다층웨이퍼구조에서, 적층되는 상기 웨이퍼 각각은 절단선(scribe line)을 따라 마이크로단위(micro-scale)의 클리어홀(clear hole)이 상기 웨이퍼의 상부면과 하부면을 관통하도록 형성되고, 적층되는 상기 다층 웨이퍼 가운데 최하층 웨이퍼의 하부면만이 패시베이션(passivation) 처리 후 폴리이미드(polyimide) 코팅 처리되고, 상기 웨이퍼의 적층이 완료된 후 상 기 절단선의 내측에 위치한 패드 부위를 웨이퍼들의 최하층 웨이퍼 이면부터 최상층 액티브 패턴 층까지 관통하는 비아홀(via hole)이 구비되고, 상기 비아홀의 내주면을 따라 최하층 웨이퍼 이면부터 최상층 액티브 패턴 층까지 도달하는 금속박막이 코팅되는 것을 특징으로 하는 비아홀을 구비한 다층웨이퍼구조에 관한 것이다.
또한 본 발명은 다층웨이퍼구조를 이용한 패키지(package) 방법으로서, 최상층에 위치할 웨이퍼의 액티브 표면에 패시베이션 처리를 하는 패시베이션 단계; 웨이퍼의 절단라인을 따라 마이크로단위의 클리어홀을 가공하는 클리어홀 천공단계; 최상층 웨이퍼의 패시베이션 층이 지면을 향하도록 하고 그 반대면에 접착재를 이용하여 웨이퍼를 적층하는 스태킹(stacking) 단계; 최상층 웨이퍼의 패시베이션 층에 폴리이미드 코팅을 하는 코팅단계; 적층된 웨이퍼의 최상층과 폴리이미드 코팅 층을 관통하는 비아홀을 가공하는 비아홀 천공단계; 천공된 비아홀의 내주면을 따라 최하층 웨이퍼 이면부터 최상층 액티브 패턴 층까지 도달하는 금속회로로 연결하는 메탈리제이션(metallization) 단계; 적층된 다층 웨이퍼들의 절단라인을 따라 개별 칩(chip)으로 절단하는 다이싱(dicing) 단계; 및, 절단된 개별 칩의 폴리이미드 코팅 층 표면의 금속회로를 솔더볼(solder ball)을 이용하여 기판(PCB, substrate)과 전기적으로 연결하는 마운팅(mounting) 단계;를 포함하여 구성되는 것을 특징으로 하는 다층웨이퍼구조를 이용한 패키지 방법에 관한 것이다.
이하에서는 첨부도면을 참조하여 본 발명의 구체적 실시예를 상세히 설명한다.
도 3 및 도 4에 도시된 바에 의하면, 본 발명의 구체적 실시예의 공정이 순차적으로 도시되어 있다.
도 3은 본 발명에 따른 웨이퍼(10) 스태킹 과정을 도시하고 있다.
패시베이션 단계는 금속 회로를 화학적, 기계적으로 보호하는 박막을 입히는 과정으로서, 박막의 두께는 반도체 제품에 따라 차이가 있으나 금속 회로 정도의 두께를 가진다.
이와 같은 박막의 재질은 비정질의 Si3N4로 만들며 잘 알려진 CVD(chemical vapor deposition) 기술을 이용하여 실리콘 웨이퍼(10)들의 표면에 박막을 도포하는데, 본 발명에서는 적층되는 웨이퍼(10)들 가운데 최상층(그림에서는 최하층)에 위치하여 기판(60)의 상부면에 솔더볼(solder ball)로 마운팅되는 웨이퍼들(10)의 일측 표면(다시 말하면 최상층에 위치할 웨이퍼의 액티브 면)에만 폴리이미드 코팅 처리를 한다.
따라서 적층되는 웨이퍼(10)들 가운데 최상층 웨이퍼(10)를 제외한 나머지 웨이퍼(10)들에 대하여는 별도의 폴리이미드 코팅 처리가 생략되어 공정을 단순화 시킬 수 있다.
클리어홀(30) 천공단계는 드라이 에칭(Dry etching) 기술을 이용한 딥알아이이(Deep RIE)라는 상용화된 장비를 사용하여 다이싱(dicing) 단계에서 절단될 웨이퍼(10)들의 절단라인(즉, 스크라이브 라인)을 따라 클리어홀(30)들을 형성하는 단계이다. 본 발명의 구체적 실시예에서는 직경 10um 정도의 클리어홀(30)들을 형성 하고, 클리어홀(30)들 사이의 간격은 클리어홀(30)들의 깊이에 해당하는 정도를 유지하였으나, 반드시 이러한 규격에 제한을 받을 필요는 없으며, 웨이퍼(10) 두께나 다이싱(dicing) 조건을 고려하여 클리어홀(30)들의 직경과 간격은 적절히 변동될 수 있다.
스태킹(stacking) 단계는 최상층 웨이퍼(10)의 액티브 면이 지면을 향하도록 놓은 상태에서 그 반대면인 가공면(다시 말하면, 2번째 웨이퍼의 액티브 면)에 접착재(adhesive materials)를 이용하여 적층될 웨이퍼(10)를 순차적으로 적층하는 단계이다.
즉, 이들 웨이퍼(10)들은 개별적으로 다이싱(dicing) 되지 않은 상태에서 접착재(adhesive materials)를 이용하여 최상층 웨이퍼(10)의 백서페이스(back surface)와 적층될 웨이퍼의 액티브 서페이스(active surface)를 직접 접착시킨다.
이때 적층된 웨이퍼(10)들 사이의 점액상태의 접착재는 클리어홀(30)에서의 모세관 현상(capillary action) 및 웨이퍼(10)들 사이의 압착력에 의해 클리어홀(30)들 속으로 스며들게 된다.
이와 같이 클리어홀(30)들에 채워 진 접착재에 의하여 웨이퍼(10) 사이의 접착력이 유지되는 반면 웨이퍼(10)들 사이에서 접착재가 차지하는 두께는 감소하여 전체적인 패키지 두께가 상대적으로 얇아지게 된다.
다시 말하면, 최상층 이면에 적층된 웨이퍼의 액티브 패턴(active pattern)에 대한 주요 균열 유발인자(thermal shrinkage-induced cracking factor)인 접착재(열팽창력이 실리콘에 비해 25배 이상)의 상당부분이 단단한 실리콘 웨이퍼(10) 에 의하여 흡수되어 최상층 이면에 적층된 웨이퍼의 액티브 패턴(active pattern)에 대한 직접적인 손상을 예방함과 동시에 웨이퍼(10)들 사이의 결합력은 오히려 강화되고 스태킹(stacking)된 전체 웨이퍼(10)들의 두께는 오히려 얇아지는 1석3조의 효과를 거둘 수 있다.
도 4에는 본 발명에 따른 칩(15)들의 마운팅(mounting) 과정 및 그 구조를 도시하고 있다.
코팅단계는 적층이 완성된 웨이퍼 전면의 패시베이션 층에 폴리이미드(polyimide) 코팅을 하는 단계이다.
폴리이미드(polyimide)는 웨이퍼(10)들의 최종 보호막 역할을 수행하며 10um 정도의 두께로 형성되는데, 스핀 코팅(Spin coating)에 의해 액체상태로 패시베이션 층의 전체면에 도포된다.
비아홀(40)들 천공단계는 적층된 웨이퍼(10)의 최하층 웨이퍼의 이면에서부터 최상층 웨이퍼의 폴리이미드(polyimide) 코팅 층을 관통하는 비아홀을 가공하는 단계이다. 이때 비아홀(40)들은 각 웨이퍼들의 패드를 관통하여 형성된다.
비아홀(40)들도 클리어홀(30)들과 마찬가지로 딥알아이이(Deep RIE)라는 상용화된 장비를 사용하며 직경이 10um 정도의 구멍으로 형성한다.
비아홀(40)들은 웨이퍼(10)의 패드(20) 부위에만 형성되므로 비아홀(40)들 사이의 간격은 웨이퍼(10)의 패드(20) 간격과 동일하게 된다.
메탈리제이션(metallization) 단계는 일반적으로 반도체 회로를 형성하는 기술로서, 본 기술에서는 적층된 웨이퍼들 사이 그리고 적층된 웨이퍼들과 기판(60) 의 전기적 연결을 위해 도입된 공정이다. 즉 비아홀(40)들 내주면을 전기적으로 연결하기 위하여 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al)으로 타겟(target)을 만들어 스퍼터링(sputtering) 공법에 의해 비아홀(40) 내주면과 적층된 웨이퍼들의 액티브 패턴까지 박막상태(50)로 도포(deposit)하거나 일랙트로 프래이팅(electro-plating) 공법에 의해 비아홀(40)들을 금속으로 채운 후 적층된 웨이퍼들의 액티브 패턴까지는 금속박막으로 연결하는 방법이 적용된다.
다이싱(dicing) 단계는 절단라인(스크라이브 라인)을 따라 웨이퍼(10)들을 개별 칩(15)들로 절단하는 과정이다.
웨이퍼(10)들 사이의 접착 그리고 전기적 연결 그리고 전면의 모든 공정이 완료된 후 개별소자(individual die)로 분리하기 위해 다이아몬드 입자가 박혀 있는 톱날(diamond-embedded sawing blade)를 이용하여 45,000rpm 정도의 속도로 다이아몬드 회전톱을 회전시켜 마찰력에 의해 웨이퍼들을 절단한다. 이때 사용되는 톱날의 두께는 웨이퍼의 두께마다 다르지만 대략 15um 정도이다.
이때 절단라인(scribe line)에는 이미 연성의 접착재(ductile adhesive materials)로 채워진 클리어홀(30)들이 존재하기 때문에 톱날(sawing blade)이 절단라인을 통과하면서 단단한 실리콘(silicon) 표면과 직접 접촉되는 부분이 상대적으로 감소되는 효과를 얻게 되어 톱날을 보다 강한 압력으로 밀착시킬 수 있어 다이싱 공정의 효율을 그 만큼 향상시킬 수 있다.
또한, 다이싱 공정에서 발생되는 톱날(sawing blade)에 의한 진동(vibration)은 절단라인(scribe line)을 따라 형성된 클리어홀(30)들에 채워진 연 성의 접착재(ductile adhesive materials)에 의해 상당부분 흡수되는 바, 절단라인(scribe line)을 따라서 발생할 수 있는 칩핑(chipping, sawing-induced damage)을 대폭 줄이는 동시에 더욱 효율적인 다이싱(dicing) 공정을 수행할 수 있게 된다.
따라서 웨이퍼(10) 당 절단라인(칩 두께 이상의 폭을 가짐)의 점유밀도를 최소화하여 웨이퍼(10) 당 우량소자(good die) 수를 향상시킬 수 있고, 웨이퍼(10) 또는 칩(15)의 균열(wafer crack , chip crack)을 예방할 수 있다.
마운팅(mounting) 단계는 절단된 개별 칩(15)들의 액티브 표면의 금속회로(50)를 솔더볼(solder ball)을 이용하여 기판(60)과 전기적으로 연결하는 단계이다.
즉 다층 구조의 칩(15)들을 포함하는 1차 패키지(1st level package)를 기판(60)에 전기적으로 연결시키기 위해 칩(15) 표면과 기판(60) 사이에 마스킹을 하고 용융상태의 솔더(solder)를 해당 부위에 스며들도록 하여 솔더볼을 만든다.
즉, 솔더(solder)는 액체 상태에서 모세관 현상에 의해 칩 패드(20) 부위에 스며들게 되며, 표면장력으로 인해 둥근 형상의 볼(ball)을 형성하게 된다. 솔더(solder)의 재질은 Sn-Cu-Ag 등의 합금으로 형성되며 솔더볼(solder ball)의 크기는 반도체 제품에 따라 다양하며 일반적으로 칩 패드(20)의 크기에 준하여 만들게 되며, 환류(reflow) 온도는 일반적으로 250oC 정도이다.
상기한 구성의 본 발명에 따른 기술적 효과는 다음과 같다.
첫째, 웨이퍼 레벨에서의 제작 공정 및 웨이퍼를 다이싱하여 칩을 조립하는 패키지 공정을 단순화하여 대량생산이 가능하다.
다시 말하면, 종래에는 웨이퍼 레벨의 제작 공정의 경우 각각의 웨이퍼에 메탈리제이션(metallization) -> 패시베이션(passivation) -> 패드오픈(pad open) -> 폴리이미드 코팅(PI coating) -> 패드오픈(pad open) 등 많은 공정이 반복적으로 이루어지고, 이와 같은 소모적인 공정의 반복은 곧 바로 원가부담으로 이어졌으나, 본 발명의 경우에는 최상층 웨이퍼(기판에 가장 가까운 웨이퍼)에서만 패시베이션, 패드오픈 및 폴리이미드 코팅 작업이 이루어지는 바. 종래와 같은 소모적인 공정을 제거할 수 있어 생산원가의 절감과 함께 공정의 단순화가 가능하게 된다.
둘째, 적층 웨이퍼들 사이의 접착 강도를 유지하면서 제품의 경박단소화를 이룰 수 있다.
다시 말하면, 웨이퍼(10)들의 스태킹 과정에서 웨이퍼 사이의 접착재는 클리어홀들에서의 모세관 현상(capillary action) 및 웨이퍼 사이의 압착력에 의해 클리어홀 속으로 스며들게 되고, 이와 같이 클리어홀에 채워 진 접착재에 의하여 웨이퍼 사이의 접착력이 강해지는 반면 웨이퍼 사이에서 접착재가 차지하는 두께는 감소하여 전체적인 패키지 두께가 상대적으로 얇아지게 되어 최종 제품의 경박단소화가 가능해진다.
셋째, 웨이퍼의 다이싱 과정에서 웨이퍼의 손상을 방지할 수 있다.
다시 말하면, 절단라인(scribe line)에는 이미 연성의 접착재(ductile adhesive materials)로 채워진 클리어홀들이 존재하기 때문에 톱날(sawing blade)이 절단라인을 통과하면서 단단한 실리콘(silicon) 표면과 직접 접촉되는 부분이 상대적으로 감소되는 효과를 얻게 되어 톱날을 보다 강한 압력으로 밀착시켜 다이싱 공정의 효율을 향상시킬 수 있으며, 다이싱 공정과정에서 발생되는 톱날(sawing blade)에 의한 진동(vibration)은 절단라인(scribe line)을 따라 형성된 클리어홀들에 채워진 연성의 접착재(ductile adhesive materials)에 의해 상당부분 흡수되는 바, 절단라인(scribe line)을 따라서 발생할 수 있는 칩핑(chipping, sawing-induced damage)을 대폭 줄일 수 있다.
넷째, 제품의 정보처리 속도 및 신뢰성을 향상시킬 수 있다.
다시 말하면, 적층 칩들을 바로 관통하는 비아홀들을 따라 전기적 연결이 가능하고 칩들이 와이어 없이 솔더볼에 의하여 기판과 바로 연결되는 바, 종래에 비하여 도체의 길이(전기적 연결 경로)를 대폭 감소시켜 정보처리 속도가 빨라질 수 있다. 또한 본 기술에서는 칩들 사이의 접착재가 최소화 되어 접착재로 인해 칩표면에 발생할 수 있는 패시베이션 크랙 등을 예방할 수 있어서 제품의 신뢰성도 향상시킬 수 있다.

Claims (4)

  1. 다수 개의 웨이퍼가 적층되는 다층웨이퍼구조에서,
    적층되는 상기 웨이퍼는 각각 다이싱공정에서 사용되는 절단선(scribe line)을 따라 마이크로단위(micro-scale)의 클리어홀(clear hole)들이 상기 웨이퍼의 상부면과 하부면을 관통하도록 형성되고,
    적층되는 상기 웨이퍼 가운데 최상층(기판에서 가장 가까운) 웨이퍼의 전면(액티브 면)은 패시베이션(passivation) 처리 후 폴리이미드(polyimide) 코팅 처리되고,
    상기 웨이퍼들의 적층이 완료된 후 상기 절단선의 내측에 형성되며 적층된 상기 웨이퍼 층의 최하층 이면과 최상층 액티브 패턴 표면까지 관통하는 비아홀들(via holes)이 구비되고,
    상기 비아홀들의 내주면을 따라 상기 웨이퍼층의 최하층 이면과 최상층 액티브 패턴 표면까지 도달하는 금속회로가 구비되는 것을 특징으로 하는 비아홀들을 구비한 다층웨이퍼구조.
  2. 제1항에서 적층 웨이퍼들의 절단선을 따라 형성된 클리어홀들 내에 접착재(웨이퍼들 사이의 접착을 위한 접착재)가 모세관 현상에 의해 스며들도록 하는 방법.
  3. 제1항에서 상기 금속회로는 금(Au), 은(Ag) 및 알루미늄(Al) 가운데 어느 하나로 구성되는 것을 특징으로 하는 비아홀들을 구비한 다층웨이퍼구조.
  4. 다층웨이퍼구조를 이용한 패키지(package) 방법으로서,
    각 웨이퍼의 액티브 표면에 패시베이션 도포 후 패드오픈을 하지 않는 단계;최하층에 위치할 웨이퍼의 일측 표면에 패시베이션 처리를 하는 패시베이션 단계;
    웨이퍼의 절단라인을 따라 마이크로단위의 클리어홀을 가공하는 클리어홀 천공단계;
    최상층 웨이퍼의 패시베이션 층이 지면을 향하도록 하고 그 반대면에 접착재를 이용하여 웨이퍼를 적층하는 스태킹(stacking) 단계;
    최상층 웨이퍼의 패시베이션 층에만 폴리이미드 코팅을 하는 코팅단계;
    적층된 웨이퍼들의 패드 부위를 따라 최하층 이면에서 최상층 전면을 관통하는 비아홀들을 가공하는 비아홀들 천공단계;
    천공된 비아홀들의 내주면들을 따라 웨이퍼의 최하층에서 최상층의 액티브 패턴 층까지 금속회로로 연결하는 메탈리제이션(metallization) 단계;
    절단라인을 따라 개별 칩(chip)들로 절단하는 다이싱(dicing) 단계; 및,
    절단된 적층 칩들의 최상면 액티브 패턴 층에 솔더볼(solder ball)을 이용하여 기판과 전기적으로 연결하는 마운팅(mounting) 단계;
    를 포함하여 구성되는 것을 특징으로 하는 다층웨이퍼구조를 이용한 패키지 방법.
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