KR20060129361A - Methods for deposition of semiconductor material - Google Patents

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에릭 알. 블로밀리
구르테지 에스. 샌드후
쳄 바세리
니르말 라마스웨이미
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미크론 테크놀로지,인코포레이티드
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Abstract

The invention includes a method for selective deposition of semiconductor material. A substrate is placed within a reaction chamber. The substrate comprises a first surface and a second surface. The first and second surfaces are exposed to a semiconductor material precursor under conditions in which growth of semiconductor material from the precursor comprises a lag phase prior to a growth phase, and under which it takes longer for the growth phase to initiate on the second surface than on the first surface. The exposure of the first and second surfaces is conducted for a time sufficient for the growth phase to occur on the first surface, but not long enough for the growth phase to occur on the second surface.

Description

반도체 재료의 증착 방법{METHODS FOR DEPOSITION OF SEMICONDUCTOR MATERIAL} METHODS FOR DEPOSITION OF SEMICONDUCTOR MATERIAL}

기술 분야 Technical field

본원 발명은 반도체 재료의 증착 방법에 관계한다. The present invention relates to a method of depositing a semiconductor material.

발명의 배경Background of the Invention

그밖의 다른 표면에 비하여 반도체 표면상에 선택적으로 반도체 재료를 증착시키는 것이 바람직한 수많은 응용들이 존재한다. 예를 들면, 반도체 표면 위에 실리콘과 게르마늄 중 하나 또는 모두를 정합적으로 형성하는 것이 바람직하다. 반도체 표면 위에 반도체 재료를 정합적으로 형성하는 선행 기술의 방법은 도 1-3에 설명되어 있다. There are numerous applications in which it is desirable to selectively deposit semiconductor materials on semiconductor surfaces as compared to other surfaces. For example, it is desirable to form one or both of silicon and germanium consistently on a semiconductor surface. Prior art methods for consistently forming semiconductor materials on a semiconductor surface are described in FIGS. 1-3.

도 1은 예비 처리 단계에서의 반도체 웨이퍼 단편(10)을 도시한다. 단편(10)은 반도체 기판(12)을 포함한다. 기판(12)은 단결정 실리콘을 포함할 수 있다. 실리콘은 하나 이상의 전도성-강화 도펀트로 적절하게 도프될 수 있다. 예를 들면, 실리콘은 p-타입 도펀트로 가볍게 배경 도프될 수 있으며, 그 안에 형성되는 다양한 전도성-도프된 확산 구역(도시되지 않음)을 포함할 수 있다. 청구항의 해석을 돕기 위하여, "반도체성 기판"과 "반도체 기판"이라는 용어는 반도체성 재료, (그 위에 그밖의 다른 재료들을 단독으로 또는 집합으로 포함하고 있는) 반도체성 웨이퍼와 같은 벌크 반도체성 재료, 및 반도체성 재료층(그밖의 다른 재료들을 단독으로 또는 집합적으로 포함)을 포함하는(그러나 이에 제한되지는 않음) 반도체성 재료를 포함한 임의의 구조물을 의미하는 것으로 정의된다. "기판"이라는 용어는 상기한 반도체성 기판을 포함하는(그러나 이에 제한되지는 않음) 임의의 지지 구조물을 말한다. "반도체 재료"라는 용어는 예를 들면, 실리콘과 게르마늄 중 하나 또는 모두를 포함하는 재료와 같이 하나 이상의 반도체성 원소를 포함하는 재료를 말한다. 1 shows a semiconductor wafer piece 10 in a preliminary processing step. The fragment 10 includes a semiconductor substrate 12. The substrate 12 may include single crystal silicon. The silicon may be appropriately doped with one or more conductivity-enhancing dopants. For example, silicon may be lightly background doped with a p-type dopant and may include various conductively-doped diffusion regions (not shown) formed therein. To aid the interpretation of the claims, the terms "semiconductor substrate" and "semiconductor substrate" refer to a semiconducting material, a bulk semiconducting material, such as a semiconducting wafer (including, alone or in combination, other materials thereon). , And any structure including a semiconducting material, including but not limited to a semiconducting material layer (including, alone or collectively, other materials). The term "substrate" refers to any support structure, including but not limited to the semiconducting substrate described above. The term "semiconductor material" refers to a material comprising one or more semiconducting elements, such as, for example, a material comprising one or both of silicon and germanium.

전기적 절연성 재료(14)는 기판(12) 위에 형성된다. 재료(14)는 산소와 질소 중 하나 또는 모두 및 실리콘을 포함할 수 있다. 예를 들면, 재료(14)는 실리콘 디옥사이드, 실리콘 니트라이드, 및/또는 실리콘 옥시니트라이드를 포함할 수 있다. 도시된 실시예에서, 기판 (12)는 상부 표면(13)을 가지며, 재료(14)는 상부 표면(13)에 직접 대면하여(즉, 물리적으로 접촉하여) 형성된다. 재료(14)는 갭(16)을 가지도록 패턴되는데, 이 갭을 통하여 기판(12)의 상부 표면(13)으로 연장한다. 재료(14)는 노출된 표면(15)를 가진다.An electrically insulating material 14 is formed over the substrate 12. Material 14 may include one or both of oxygen and nitrogen and silicon. For example, material 14 may include silicon dioxide, silicon nitride, and / or silicon oxynitride. In the illustrated embodiment, the substrate 12 has a top surface 13, and the material 14 is formed directly facing (ie physically contacting) the top surface 13. The material 14 is patterned to have a gap 16, which extends through the gap to the upper surface 13 of the substrate 12. Material 14 has exposed surface 15.

도 2를 참고하면, 반도체 재료(18)은 캡(16) 안에 형성되며, 또한 절연성 재료(14)의 표면(15) 위에도 형성된다. 재료(16)은 전형적으로 실리콘과 게르마늄 중 하나 또는 모두를 포함할 것이다. 만약 재료(16)이 실리콘을 포함한다면, 이러한 재료는 디클로로실란, H2 및 HCl을 이용하여 형성될 수 있다. 디클로로실란은 실리 콘 공급원을 제공한다. H2는 실리콘 증착에 참여하며, 또한 성장하는 실리콘 위의 원치않는 산화물 형성을 제거할 수 있다. HCl은 재료가 절연성 재료(14) 위에 균일층을 형성할 수 있기 이전에 재료(18)을 에칭한다. 구체적으로는, 재료(18)은 도시된 바와 같이, 절연성 재료(14) 위에서 핵을 생성하여, 표면(15) 위에 작은 섬을 형성한다. Referring to FIG. 2, the semiconductor material 18 is formed in the cap 16 and also on the surface 15 of the insulating material 14. Material 16 will typically include one or both of silicon and germanium. If material 16 comprises silicon, this material may be formed using dichlorosilane, H 2 and HCl. Dichlorosilanes provide the silicon source. H 2 participates in silicon deposition and can also eliminate unwanted oxide formation on growing silicon. HCl etches material 18 before the material can form a homogeneous layer over insulating material 14. Specifically, material 18 generates nuclei over insulating material 14, as shown, to form small islands over surface 15.

HCl은 상기 작은 섬으로부터 재료(18)을 연속적으로 에칭하고, 섬이 합병하여 연속층을 형성할 수 있기 이전에 섬으로부터 재료(18)을 제거한다. HCl은 또한 표면(13) 위에서 성장하는 재료(18)[갭(16) 안의 도시된 재료(18)]을 제거하는 것으로도 생각되지만, 이러한 제거는 너무 느려서 갭(16) 내부에 재료(18)의 층이 형성되는 것을 저해할 수 없다. 따라서, HCl은 절연성 재료(14)의 표면(15) 보다는 반도체 재료(12)의 표면(13) 위에 재료(18)의 선택적 증착을 효과적으로 생성한다. HCl은 선행 기술의 몇몇 양태에서 Cl2로 대체될 수 있다. HCl continuously etches material 18 from the small islands and removes material 18 from the islands before the islands can merge to form a continuous layer. HCl is also thought to remove material 18 (shown material 18 in gap 16) that grows over surface 13, but this removal is too slow to allow material 18 inside gap 16. The formation of the layer of can not be inhibited. Thus, HCl effectively produces selective deposition of material 18 over surface 13 of semiconductor material 12 rather than surface 15 of insulating material 14. HCl may be replaced with Cl 2 in some embodiments of the prior art.

도 3은 정합적 성장의 결과인 구조물(10)을 도시하며, 반도체 재료(18)이 절연성 재료(14)의 표면(15)보다는 반도체 기판(12)의 표면(13) 위에 선택적으로 형성되었음을 보여준다. 3 shows the structure 10 as a result of coherent growth, showing that the semiconductor material 18 is selectively formed over the surface 13 of the semiconductor substrate 12 rather than the surface 15 of the insulating material 14. .

도 1-3의 공정이 가지는 문제는 HCl의 사용이 HCl이 존재하지 않을 때의 증착속도에 비하여 반도체 재료(18)의 증착 속도를 현저히 느리게 한다는 것이다. 따라서, 비-반도체 재료의 노출된 표면이 아닌 노출된 반도체 기판 표면 위에 반도체 재료를 선택적으로 형성할 수 있고, 도 1-3의 공정 순서보다 더 높은 속도를 가지 는 증착 공정을 개발하는 것이 바람직하다. The problem with the process of FIGS. 1-3 is that the use of HCl significantly slows down the deposition rate of the semiconductor material 18 compared to the deposition rate when no HCl is present. Accordingly, it is desirable to develop a deposition process that can selectively form a semiconductor material on an exposed semiconductor substrate surface rather than an exposed surface of a non-semiconductor material and has a higher rate than the process sequence of FIGS. 1-3. .

도 1-3의 공정 순서는 대표적인 선행 기술 공정이다. 도 1-3을 참고하여 설명되어 있는 공정의 변형인 그밖의 다른 공정들이 개발되어 왔다. 예를 들면, 한 변형에서 반도체 전구체(예를 들면, 디클로로실란과 같은)는 반도체 기판의 표면 위에 그리고 절연성 재료의 표면 위에 반도체 재료(18)을 형성하기 위하여 H2와 혼합되어 제공된다. 반도체 재료의 성장 후, HCl이 제공되어, 절연성 재료 표면 위로부터 반도체 재료를 선택적으로 제거하고 반도체 기판 표면 위에 반도체 재료층을 남긴다. 몇몇 양태에서, 반도체 기판 표면 위에 원하는 두께로 반도체 재료를 형성하기 위하여 반도체 재료의 증착 순환, 절연성 재료 표면 위로부터 반도체 재료의 에칭, 재료의 증착, 재료의 에칭, 등이 여러번 반복된다. 특정 선행 기술의 방법은 반도체 기판 표면 위에 원하는 두께로 반도체층을 형성하기 위하여 디실란을 약 10초 동안, 이후 Cl2를 약 10초 동안, 이후 H2를 약 10초 동안 흐르게 하고, 이 과정을 여러번 반복한다.The process sequence of FIGS. 1-3 is a representative prior art process. Other processes have been developed that are variations of the process described with reference to FIGS. 1-3. For example, in one variation a semiconductor precursor (such as dichlorosilane, for example) is provided in admixture with H 2 to form semiconductor material 18 over the surface of the semiconductor substrate and over the surface of the insulating material. After growth of the semiconductor material, HCl is provided to selectively remove the semiconductor material from above the insulating material surface and leave a layer of semiconductor material over the semiconductor substrate surface. In some embodiments, the deposition cycle of the semiconductor material, the etching of the semiconductor material from the surface of the insulating material, the deposition of the material, the etching of the material, and the like are repeated several times to form the semiconductor material to a desired thickness on the semiconductor substrate surface. Certain prior art methods allow disilane to flow for about 10 seconds, then Cl 2 for about 10 seconds, and then H 2 for about 10 seconds to form a semiconductor layer on a semiconductor substrate surface at a desired thickness. Repeat several times.

도 4와 5는 반도체 기판 위에 정합적으로 성장한 반도체 재료를 선택적으로 형성시키기 위한 또다른 대표적인 선행 기술의 적용을 도시한다. 먼저 도 4를 보면, 웨이퍼 단편(20)은 기판(22)를 포함한다. 기판(22)는 이미 설명한 도 1의 기판(12)와 동일한 구조물을 포함할 수 있으며, 따라서 p-타입 도펀트로 가볍게-배경 도프된 단결정 실리콘을 포함할 수 있다. 기판(22)는 상부 표면(23)을 포함한다.4 and 5 illustrate the application of another representative prior art to selectively form a semiconductor material that has grown consistently on a semiconductor substrate. Referring first to FIG. 4, the wafer fragment 20 includes a substrate 22. Substrate 22 may comprise the same structure as substrate 12 of FIG. 1 previously described, and thus may comprise monocrystalline silicon lightly-background doped with a p-type dopant. The substrate 22 includes an upper surface 23.

고립 구역(24)는 기판(22) 내부에서 연장한다. 고립 구역(24)는, 예를 들면, 얕은 참호 고립 구역(shallow trench isolation region)을 포함할 수 있으며, 따라서 실리콘 디옥사이드를 포함할 수 있다. 고립 구역(24)는 상부 표면(25)를 포함한다. Isolation zone 24 extends inside substrate 22. Isolation zone 24 may include, for example, a shallow trench isolation region and thus may include silicon dioxide. Isolation zone 24 includes a top surface 25.

트랜지스터 게이트(26)은 기판(22)의 표면(23) 위에 형성된다. 트랜지스터 게이트(26)은 절연성 재료(28), 전도성 재료(30), 절연성 캡(32)을 포함한다. 절연성 재료(28)은 예를 들면, 실리콘 디옥사이드를 포함할 수 있으며, 패드 산화물로 언급될 수 있다. 전도성 재료(30)은 예를 들면, 하나 이상의 금속, 금속 화합물 및 전도성-도프된 반도체 재료(예를 들면, 전도성-도프된 실리콘과 같은)를 포함할 수 있다. 절연성 캡(32)는 산소와 질소 중 하나 또는 모두를 포함할 수 있다. 예를 들면, 절연성 캡(32)는 실리콘 디옥사이드, 실리콘 니트라이드, 또는 실리콘 옥시니트라이드를 포함할 수 있다. 절연성 캡(32)는 상부의 노출된 표면(33)을 포함한다. Transistor gate 26 is formed over surface 23 of substrate 22. Transistor gate 26 includes an insulating material 28, a conductive material 30, and an insulating cap 32. Insulating material 28 may include, for example, silicon dioxide, and may be referred to as a pad oxide. Conductive material 30 may include, for example, one or more metals, metal compounds, and conductive-doped semiconductor materials (eg, such as conductive-doped silicon). Insulating cap 32 may include one or both of oxygen and nitrogen. For example, insulating cap 32 may include silicon dioxide, silicon nitride, or silicon oxynitride. Insulating cap 32 includes an upper exposed surface 33.

비등방성-에칭된 측벽 스페이서(34)는 트랜지스터 게이트(26)의 측벽을 따라 존재한다. 스페이서(34)는 산소와 질소 중 하나 또는 모두를 함께 포함할 수 있다. 따라서, 스페이서(34)는 하나 이상의 실리콘 디옥사이드, 실리콘 니트라이드 및 실리콘 옥시니트라이드를 포함할 수 있다. 스페이서(34)는 노출된 표면(35)를 가진다. Anisotropically-etched sidewall spacer 34 is present along the sidewall of transistor gate 26. The spacer 34 may include one or both of oxygen and nitrogen together. Thus, the spacer 34 may include one or more silicon dioxide, silicon nitride and silicon oxynitride. The spacer 34 has an exposed surface 35.

전도성-도프된 확산 구역(36)은 트랜지스터 게이트(26)에 나란한 기판(22)의 내부에 연장한다. 전도성-도프된 확산 구역(36)과 트랜지스터 게이트(26)은 트랜지스터 소자로 함께 편입될 수 있다. The conductively-doped diffusion region 36 extends inside the substrate 22 parallel to the transistor gate 26. Conductive-doped diffusion region 36 and transistor gate 26 may be incorporated together into a transistor device.

도 5를 참고하면, 반도체 재료(38)은 절연성 재료(24 및 32)의 표면(25 및 33) 각각에 대하여 선택적으로 반도체 기판(22)의 표면(23) 위에 형성된다. 반도체 재료(38)은 실리콘과 게르마늄 중 하나 또는 모두를 포함할 수 있으며, 도 1-3을 참고하여 이미 설명했던 것과 유사한 공정을 사용하여 형성될 수 있다. Referring to FIG. 5, semiconductor material 38 is formed over surface 23 of semiconductor substrate 22, optionally with respect to surfaces 25 and 33 of insulating material 24 and 32, respectively. The semiconductor material 38 may comprise one or both of silicon and germanium, and may be formed using a process similar to that already described with reference to FIGS. 1-3.

따라서, 반도체 재료는 표면(25 및 33) 위에서부터 증착되는 재료를 제거하고 표면(23) 위의 재료를 남기는 에칭과 조합하여 반도체 전구체로부터 증착에 의해 형성될 수 있다. 원하지 않는 에칭 결과는 도 5의 그림의 위치(40)에서 볼 수 있는 바와 같이, 증착된 재료(38)의 바깥쪽 코너가 둥글어지는 것이다. 둥글어진 바깥쪽 코너는 면처리된(faceted) 코너로 언급될 수 있으며, (p-채널 분해라는 공통 효과를 가지는) 트랜지스터 소자 성분의 분해를 증가시킬 수 있고, 또한 만약 도펀트가 반도체 재료(38) 안으로 또는 재료를 통하여 이식된다면 이식 프로파일에 역으로 영향을 줄 수 있다. 예를 들면, 전도성-도프된 확산 구역(36)은 때때로 반도체 재료(38)의 증착 이전에 존재한다기 보다는 재료(38)의 형성에 후속적인 이식에 의하여 형성된다. 이때 둥글어진 면처리된 코너(40)은 확산 구역(36)의 형성에 역으로 영향을 미칠 수 있다. Thus, the semiconductor material may be formed by deposition from a semiconductor precursor in combination with etching that removes material deposited from above the surfaces 25 and 33 and leaves the material over the surface 23. An undesirable etching result is that the outer corner of the deposited material 38 is rounded, as can be seen at position 40 of the figure of FIG. Rounded outer corners may be referred to as faceted corners and may increase the decomposition of transistor device components (having a common effect of p-channel decomposition), and also if the dopant is a semiconductor material 38 Implantation in or through material can adversely affect the implant profile. For example, the conductively-doped diffusion region 36 is sometimes formed by implantation subsequent to the formation of the material 38 rather than prior to deposition of the semiconductor material 38. The rounded faceted corner 40 may then adversely affect the formation of the diffusion zone 36.

도 5의 반도체 재료(38)은 최종적으로 전도성적으로 도프될 수 있으며, 게이트(26)을 포함하는 트랜지스터 소자와 연결되는 상승된 공급원/드레인 구역으로 편입될 수 있다.The semiconductor material 38 of FIG. 5 may be finally conductively doped and incorporated into an elevated source / drain region that connects to a transistor device comprising a gate 26.

도 1-5를 참고하면 상기 공정동안 수많은 문제들에 직면한다. 이러한 문제들에는 이미 논의하였던 면처리를 가지는 코너(40) 및 느린 성장 속도를 포함한다. 또다른 문제는 증착 속도와 질이 증착/에칭 공정 동안 사용되는 에칭제(예를 들면, HCl과 같은)의 양에 민감할 수 있다는 것인데, 이는 제조 공정에서 웨이퍼 작업처리량과 재질을 제어하는 것에 문제가 될 수 있다. 예를 들면,10% 만큼의 HCl 흐름의 증가는 증착되는 반도체 재료의 성장 속도를 약 20% 만큼 감소시킬 것임이 때때로 발견된다. 상기 논의된 문제들 중 몇몇 또는 모두를 경감시키는, 바람직하게는 제거하는 증착 방법을 개발하는 것이 바람직할 것이다.1-5, numerous problems are encountered during the process. These problems include the corner 40 with surface treatment and the slow growth rate that have already been discussed. Another problem is that deposition rate and quality may be sensitive to the amount of etchant (eg HCl) used during the deposition / etch process, which is a problem in controlling wafer throughput and materials in the manufacturing process. Can be For example, it is sometimes found that an increase in HCl flow by 10% will reduce the growth rate of the deposited semiconductor material by about 20%. It would be desirable to develop a deposition method that alleviates, preferably eliminates, some or all of the problems discussed above.

발명의 요약Summary of the Invention

한 양태에서, 본원 발명은 반도체 재료의 증착 방법을 포함한다. 기판은 반응 챔버 내부에 제공된다. 기판은 제 1 재료 및 제 2 재료를 포함하는데, 제 2 재료는 제 1 재료와 상이한 조성을 가진다. 제 1 재료 및 제 2 재료는 전구체로부터의 반도체 재료의 성장이 성장기 이전의 정체기(lag phase)를 포함하는 조건하에서 반도체 재료 전구체에 노출된다. 또한 이 조건들은 제 1 재료보다는 제 2 재료 위에서 성장기가 개시하는데 걸리는 시간이 더 길게 되는 조건이다. 전구체의 농도는 챔부 내부로 펄스된다. 펄스 기간은 성장기가 제 1 재료에서 실질적으로 일어나기에는 충분히 길지만, 성장기가 제 2 재료에서 실질적으로 일어나기에는 충분히 길지 않다. In one aspect, the present invention includes a method of depositing a semiconductor material. The substrate is provided inside the reaction chamber. The substrate comprises a first material and a second material, the second material having a different composition than the first material. The first and second materials are exposed to the semiconductor material precursor under conditions where the growth of the semiconductor material from the precursor includes a lag phase before the growth phase. These conditions are also conditions in which it takes longer for the growth phase to start on the second material than on the first material. The concentration of precursor is pulsed into the chamber. The pulse period is long enough for the growth phase to occur substantially in the first material, but not long enough for the growth phase to occur substantially in the second material.

한 양태에서, 본원 발명은 실리콘과 게르마늄 중 하나 또는 모두를 포함하는 반도체 재료의 증착 방법을 포함한다. 기판은 반응 챔버 내부에 제공된다. 기판은 하나 이상의 반도체 재료로 본질적으로 구성되는 제 1 표면과 하나 이상의 전기적 절연성 재료로 구성되는 제 2 표면을 가진다. 제 1 및 제 2 표면은 실리콘-함유 전구체 및 게르마늄-함유 전구체로 구성되는 그룹에서 선택된 하나 이상의 전구체에 노출되어, 기판 위에 실리콘과 게르마늄 중 하나 또는 모두를 포함하는 물질을 증착시킨다. 상기 노출은 제 1 및 제 2 표면 위에서 물질의 증착이 핵생성기/성장 기 역학을 포함하는 조건하에, 그리고 제 1 표면 위에 보다는 제 2 표면 위에서 성장기가 개시하는데 걸리는 시간이 더 긴 조건하에 있다. 상기 노출은 제 1 표면 위에서 성장기를 실질적으로 개시하기에는 충분히 길지만, 제 2 표면 위에서 성장기를 실질적으로 개시하기에는 충분히 길지 않은 시간 동안 수행된다. 그러므로, 물질은 제 2 표면 보다는 제 1 표면 위에 선택적으로 형성된다. In one aspect, the invention includes a method of depositing a semiconductor material comprising one or both of silicon and germanium. The substrate is provided inside the reaction chamber. The substrate has a first surface consisting essentially of one or more semiconductor materials and a second surface consisting of one or more electrically insulating materials. The first and second surfaces are exposed to one or more precursors selected from the group consisting of silicon-containing precursors and germanium-containing precursors to deposit a material comprising one or both of silicon and germanium on a substrate. The exposure is under conditions where the deposition of material on the first and second surfaces includes nucleator / growth group kinetics, and under conditions that take longer for the growth phase to start on the second surface than on the first surface. The exposure is performed for a time long enough to substantially initiate the growth phase on the first surface but not long enough to substantially initiate the growth phase on the second surface. Therefore, the material is selectively formed over the first surface rather than the second surface.

도면의 간단한 설명Brief description of the drawings

본원 발명의 더욱 바람직한 실시예들은 다음의 첨부된 도면을 참고하여 이하에서 설명된다. Further preferred embodiments of the present invention are described below with reference to the accompanying drawings in which:

도 1은 선행 기술 가공의 예비 단계에서 도시된 반도체 웨이퍼 단편의 도식적 횡단면도이다. 1 is a schematic cross sectional view of a semiconductor wafer fragment shown in a preliminary step of prior art processing.

도 2는 도 1의 예비 단계에 후속한 선행 기술의 가공 단계에서 도시된 도 1의 웨이퍼 단편의 도면이다. FIG. 2 is a view of the wafer fragment of FIG. 1 shown in a prior art processing step following the preliminary step of FIG.

도 3은 도 2의 단계에 후속한 선행 기술의 가공 단계에서 도시된 도 1의 웨이퍼 단편의 도면이다. 3 is a view of the wafer fragment of FIG. 1 shown in a prior art processing step following the step of FIG.

도 4는 제 2 선행 기술 공정의 예비 가공 단계에서 도시된 반도체 웨이퍼 단편의 도식적 횡단면도이다. 4 is a schematic cross-sectional view of a semiconductor wafer fragment shown in the preliminary processing step of the second prior art process.

도 5는 도 4 단계에 후속한 선행 기술의 가공 단계에서 도시된 도 3의 웨이퍼 단편의 도면이다.FIG. 5 is a view of the wafer fragment of FIG. 3 shown in a prior art processing step following FIG. 4.

도 6은 특별한 조건하에서 두 가지 상이한 표면 위에서 반도체 재료를 위한 성장 역학을 도시하는 시간 대 두께의 그래프 도시이다. 6 is a graphical depiction of time versus thickness showing growth kinetics for semiconductor materials on two different surfaces under special conditions.

도 7은 본원 발명의 일 양태의 대표적 가공 순서를 도시하는 기체 유입 대 시간의 그래프 도시이다. FIG. 7 is a graphical depiction of gas inlet versus time illustrating a representative processing sequence of one aspect of the present invention. FIG.

도 8은 본원 발명의 대표적 일 양태에서 사용하기 위하여 형성된 반응 챔버의 도식적 횡단면도이다. 8 is a schematic cross sectional view of a reaction chamber formed for use in one exemplary aspect of the present invention.

도 9는 본원 발명의 대표적 양태의 예비 처리 단계에서의 웨이퍼 단편의 도식적 횡단면도이다.9 is a schematic cross sectional view of a wafer fragment in a pretreatment step of a representative embodiment of the present invention.

도 10은 도 9의 단계에 후속한 가공 단계에서 도시된 도 9의 웨이퍼 단편의 도면이다. 10 is a view of the wafer fragment of FIG. 9 shown in a processing step subsequent to the step of FIG.

도 11은 도 10의 단계에 후속한 가공 단계에서 도시된 도 9의 웨이퍼 단편의 도면이다. 11 is a view of the wafer fragment of FIG. 9 shown in a processing step subsequent to the step of FIG. 10.

도 12는 도 11의 단계에 후속한 가공 단계에서 도시된 도 9의 웨이퍼 단편의 도면이다. 12 is a view of the wafer fragment of FIG. 9 shown in a processing step subsequent to the step of FIG.

도 13은 본원 발명의 제 2 실시 양태의 예비 처리 단계에서의 반도체 웨이퍼 단편의 도식적 횡단면도이다. 13 is a schematic cross sectional view of a semiconductor wafer fragment in a preliminary processing step of a second embodiment of the present invention.

도 14는 도 13의 단계에 후속한 가공 단계에서 도시된 도 13의 웨이퍼 단편의 도면이다. 14 is a view of the wafer fragment of FIG. 13 shown in a machining step subsequent to the step of FIG.

도 15는 도 14의 단계에 후속한 가공 단계에서 도시된 도 13의 웨이퍼 단편의 도면이다. 15 is a view of the wafer fragment of FIG. 13 shown in a machining step subsequent to the step of FIG.

도 16은 도 15의 단계에 후속한 가공 단계에서 도시된 도 13의 웨이퍼 단편의 도면이다. FIG. 16 is a view of the wafer fragment of FIG. 13 shown in a processing step subsequent to the step of FIG.

도 17은 본원 발명의 대표적 양태에 따른 도 16의 가공 단계에서 도시된 도 13의 웨이퍼 단편의 도면이다. 17 is a view of the wafer fragment of FIG. 13 shown in the machining step of FIG. 16 in accordance with an exemplary embodiment of the present invention.

바람직한 desirable 실시예의Example 상세한 설명 details

본원 발명의 한 양태는 상이한 표면 위에서 증착된 반도체 재료의 성장 역학이 상이할 수 있음과 이는 특정 표면 위에 선택적 증착을 위한 이점으로 이용할 수 있음의 인식이다.One aspect of the present invention is the recognition that the growth kinetics of semiconductor materials deposited on different surfaces can be different and that they can be used as an advantage for selective deposition on specific surfaces.

도 6은 두 개의 상이한 표면 위에 증착된 반도체 재료의 성장 역학에 관한 그래프적 도시이다. 표면 중 하나는 반도체 재료이며[(50)으로 표시된 선], 다른 하나는 절연성 재료이다 [(60)으로 표시된 선]. 절연성 재료는 산소와 질소 중 하나 또는 모두와 함께 실리콘으로 구성될 수 있다 (즉, 실리콘 디옥사이드, 실리콘 니트라이드 또는 실리콘 옥시니트라이드로 구성될 수 있다). 6 is a graphical depiction of the growth kinetics of semiconductor material deposited on two different surfaces. One of the surfaces is a semiconductor material [line denoted by (50)] and the other is an insulating material [line denoted by (60)]. The insulating material may consist of silicon with one or both of oxygen and nitrogen (ie, may consist of silicon dioxide, silicon nitride or silicon oxynitride).

표면 위에 증착되는 반도체 재료의 성장 속도가 시간에 따라 증착된 재료의 두께 변화로 도 6에 도시되어 있다. 특히, 반도체 표면(선 50)과 절연성 재료 표면(선 60) 모두에서의 성장 역학은 모두가 성장기 이전에 정체기를 가진다는 점에서 유사하다. 구체적으로는, 증착된 재료의 두께는 0의 시점으로부터 증가하지 않 지만, 정체 상태 후 증가하기 시작한다. 반도체 재료에서의 성장을 위한 정체기는 T1에 해당하며, 절연성 재료에서의 성장을 위한 정체기는 T2에 해당한다. The growth rate of the semiconductor material deposited on the surface is shown in FIG. 6 as the thickness change of the deposited material over time. In particular, the growth kinetics at both the semiconductor surface (line 50) and the insulating material surface (line 60) are similar in that all have stagnation before the growth phase. Specifically, the thickness of the deposited material does not increase from the time point of zero, but begins to increase after the stationary state. The plateau for growth in semiconductor material corresponds to T1, and the plateau for growth in insulating material corresponds to T2.

반도체 재료 위에서의 증착된 재료의 성장을 위한 정체기는 절연성 재료 위에서의 성장을 위한 정체기보다 상당히 더 짧다. 대표적인 적용에서, 정체기 T1은 약 2초일 수 있으며, 정체기 T2는 약 10초일 수 있다. 정체기의 특정 길이는 사용되는 증착 조건에 의하여 크게 영향 받을 수 있다. 예를 들면, 증착 조건이 에칭제 재료(HCl과 같은)가 없는 반도체 전구체를 포함한다면, 정체기는 상대적으로 짧아질 것이다. 반대로, 에칭제가 존재한다면, 정체기는 연장될 것이다. 특별한 조건은 그밖의 다른 기간보다 정체기 T1 또는 T2 중 하나를 연장할 수 있다. 이는 몇몇 경우에 T1과 T2 사이의 간격을 줄일 수 있으며, 그밖의 다른 경우에는 T1과 T2 사이의 간격을 증가시킬 수 있다. The stagnation for the growth of the deposited material on the semiconductor material is considerably shorter than the stagnation for the growth over the insulating material. In an exemplary application, plateau T1 may be about 2 seconds and plateau T2 may be about 10 seconds. The specific length of the plateau can be greatly influenced by the deposition conditions used. For example, if the deposition conditions include a semiconductor precursor that is free of etchant material (such as HCl), the plateau will be relatively short. In contrast, if an etchant is present, the plateau will be extended. Special conditions may extend one of the stagnation periods T1 or T2 over other periods. This may reduce the spacing between T1 and T2 in some cases, and increase the spacing between T1 and T2 in other cases.

정체기 T1과 T2는 반도체 재료의 증착 동안 핵생성기/성장기 역학으로부터 초래되는 것으로 생각된다. 구체적으로는, 아래에 있는 표면 위에 재료의 두께 증가가 실질적으로 존재하지 않는 동안 최초로 증착된 반도체 재료의 핵생성기가 존재한다. 이후 핵생성기는 성장기로 진행하는데, 성장기는 증착된 재료의 두께의 실질적인 증가가 존재하는 기간로서 정의된다. 따라서, 정체기 시간 T1과 T2는 각각 반도체 표면과 절연성 재료 표면 상의 핵생성기에 해당하며, 선(50)과 (60)은 각각 반도체 표면과 절연성 재료 표면 상의 성장기에 해당한다. 몇몇 양태에서, 성장기는 증착된 재료의 두께면에서 실질적으로 선형 증가의 기간으로 고려될 수 있다. Stagnation phases T1 and T2 are believed to result from nucleator / growth kinetics during deposition of the semiconductor material. Specifically, there is a nucleator of the first deposited semiconductor material while there is substantially no increase in thickness of the material on the underlying surface. The nucleator then proceeds to the growth phase, which is defined as the period during which there is a substantial increase in the thickness of the deposited material. Thus, the stagnation times T1 and T2 correspond to nucleators on the semiconductor surface and the insulating material surface, respectively, and lines 50 and 60 correspond to growth phases on the semiconductor surface and the insulating material surface, respectively. In some embodiments, the growth phase can be considered a period of substantially linear increase in thickness of the deposited material.

반도체 표면에 비하여 절연성 재료 표면 위의 증가된 정체기는 절연성 재료 표면에 비하여 반도체 표면 위에 반도체 재료를 선택적으로 증착시키기 위해 이용될 수 있다. 구체적으로는, 절연성 재료 표면과 반도체 재료 표면이 모두 반도체 전구체의 펄스에 노출될 수 있지만, 펄스는 정체기 T1를 초과하고 정체기 T2 보다는 짧은 기간일 수 있다. 따라서, 반도체 표면 위에는 반도체 재료의 성장이 존재할 것이지만, 절연성 재료 표면 위에서는 반도체 재료의 성장이 존재하지 않을 것이다.Increased stagnation on the insulating material surface relative to the semiconductor surface may be used to selectively deposit semiconductor material on the semiconductor surface relative to the insulating material surface. Specifically, both the insulating material surface and the semiconductor material surface may be exposed to a pulse of the semiconductor precursor, but the pulse may be longer than the plateau T1 and shorter than the plateau T2. Thus, growth of semiconductor material will be present on the semiconductor surface, but growth of semiconductor material will not be present on the insulating material surface.

대표적인 방법이 도 7에 도식적으로 도시되어 있다. 구체적으로, 도 7은 반도체 표면 위에서 선택적으로 반도체 재료를 성장시키기 위하여 사용될 수 있는 펄스/퍼지 순서 대 기체 유입의 그래프를 도시한다. 각각의 펄스는 반도체 표면과 절연성 재료 표면 위에 반도체 재료를 성장시키기에 충분한 농도까지 반응 챔버 내부로의 적절한 반도체 재료 전구체의 유입에 해당한다. 펄스들은 반도체 표면 위에서의 성장을 위한 정체기보다는 길고, 절연성 재료 표면 위에서의 성장을 위한 정체기보다는 짧거나 동일한 기간이다 (즉, 도 6의 T1 보다 길지만 도 6의 T2보다 길지 않은 시간). 각 펄스 후, 반도체 재료 전구체는 반응 챔버 내부로부터 퍼지된다. An exemplary method is shown schematically in FIG. 7. Specifically, FIG. 7 shows a graph of pulse / purge order versus gas inflow that can be used to selectively grow semiconductor material over a semiconductor surface. Each pulse corresponds to the introduction of a suitable semiconductor material precursor into the reaction chamber to a concentration sufficient to grow the semiconductor material over the semiconductor surface and the insulating material surface. The pulses are longer than the stagnation phase for growth on the semiconductor surface and are shorter or the same duration than the stagnation phase for growth on the insulating material surface (ie, longer than T1 in FIG. 6 but not longer than T2 in FIG. 6). After each pulse, the semiconductor material precursor is purged from within the reaction chamber.

특수한 양태에서,증착되는 반도체 재료는 실리콘과 게르마늄 중 하나 또는 모두를 포함한다. 이러한 양태에서, 펄스 동안 사용되는 반도체 재료 전구체는 디클로로실란, 트리클로로실란, 테트라클로로실란, 디실란, 실란 및 게르마늄으로 구성되는 그룹에서 선택될 수 있다.In a particular embodiment, the semiconductor material to be deposited includes one or both of silicon and germanium. In such an embodiment, the semiconductor material precursor used during the pulse may be selected from the group consisting of dichlorosilane, trichlorosilane, tetrachlorosilane, disilane, silane and germanium.

퍼지를 위하여 사용되는 재료는 적합한 퍼지 기체, 및/또는 진공을 포함할 수 있다. 퍼지 기체가 사용된다면, 이들은 반응 챔버에서 노출된 기판 표면과 반응 하기 보다는 안정하거나, 몇몇 양태에서는 반응 챔버에서 하나 이상의 노출된 기판 표면과 반응할 수 있다. 특수한 양태에서, 퍼지는 반응 챔버를 통하여 기체를 유입시키는 것을 포함할 것이며, 이러한 기체는 H2를 함유한다. 퍼지 기체는 H2 이외에도, 예를 들면, Cl2 또는 HCl과 같은 할로겐 산과 같은 할로겐-함유 성분을 포함할 수 있다. HCl이 퍼지하는 동안 사용된다면, 이들은 반응 챔버에 0.1 부피% 미만의 농도로 존재할 수 있다. 퍼지하는 동안 할로겐-함유 재료의 사용은 절연성 표면 상으로부터 핵생성된 반도체 재료를 제거할 수 있다는 점에서 이로울 수 있다. 그러나 할로겐-함유 재료의 사용은 반도체 표면 상으로부터 증착된 반도체 재료를 제거함으로써 증착 가공의 속도를 저하시킬 수 있다. 따라서, 본원 발명은 퍼지 기체가 에칭제를 포함하지 않는 양태를 포함한다. 몇몇 양태에서, 퍼지 기체는 할로겐-함유 성분, 구체적으로는, 염소-함유 성분이 없이 H2를 사용한다. Materials used for purging may include suitable purge gases, and / or vacuums. If purge gases are used, they may be stable rather than react with the exposed substrate surface in the reaction chamber, or in some embodiments may react with one or more exposed substrate surfaces in the reaction chamber. In a particular embodiment, the purge will comprise introducing a gas through the reaction chamber, which gas contains H 2 . The purge gas may include, in addition to H 2 , a halogen-containing component such as, for example, a halogen acid such as Cl 2 or HCl. If HCl is used during purging, they may be present in the reaction chamber at a concentration of less than 0.1% by volume. The use of halogen-containing materials during purging can be advantageous in that it can remove nucleated semiconductor materials from on insulating surfaces. However, the use of halogen-containing materials can slow down the deposition process by removing the deposited semiconductor material from the semiconductor surface. Accordingly, the present invention includes embodiments in which the purge gas does not include an etchant. In some embodiments, the purge gas uses H 2 without a halogen-containing component, specifically, a chlorine-containing component.

할로겐-함유 재료, 또는 그밖의 다른 에칭제가 반응 챔버에 필요하다면, 이들은 퍼지하는 동안 에칭제를 제공하는 것에 대안적으로 또는 이에 부가적으로 반도체 재료를 반응 챔버 내부로 펄스하는 동안 챔버에 제공될 수 있다. 대표적인 양태에서, HCl은 반도체 재료의 펄스를 챔버 내부로 펄스하는 동안 반응 챔버에 존재하며, 0.1 부피% 미만의 농도로 존재한다. HCl은 절연성 표면위에서 핵을 생성하는 반도체 재료를 편리하게 제거한다. 증착 전구체와 함께 에칭제를 포함하는 것의 단점은 에칭제가 증착 공정의 속도를 저하시킬 수 있다는 것이므로, 몇몇 양태에서, 반도체 재료를 반응 챔버 내부로 펄스하는 동안 에칭제(예를 들면, Cl과 같은)가 존재하지 않도록 하는 것이 이로울 수 있다. If a halogen-containing material, or other etchant, is needed in the reaction chamber, they may be provided in the chamber while pulsed the semiconductor material into the reaction chamber, alternatively or additionally to providing the etchant during purging. have. In an exemplary embodiment, HCl is present in the reaction chamber during the pulse of semiconductor material into the chamber and is present at a concentration of less than 0.1% by volume. HCl conveniently removes nucleating semiconductor materials on insulating surfaces. The disadvantage of including the etchant with the deposition precursor is that the etchant can slow down the deposition process, so in some embodiments, the etchant (such as Cl), for example, while pulsed the semiconductor material into the reaction chamber. It may be beneficial to ensure that no is present.

도 8은 본원 발명의 특수한 양태에서 사용될 수 있는 대표적인 반응 장치(70)을 도시한다. 장치(70)은 챔버(72)를 포함한다. 기판 홀더(74)는 챔버 내부에 존재하며, 대표적인 기판(76)을 지지하는 것을 도시하고 있다. 기판(76)은 예를 들면, 단결정 실리콘 웨이퍼와 같은 반도체 웨이퍼에 해당할 수 있다. 주입구(78)은 챔버 내부로 뻗어나가며, 밸브(80)에 의하여 차단된다. 배출구(82) 또한 챔버 내부로 뻗어나가며, 밸브(84)에 의하여 차단된다.8 illustrates an exemplary reaction device 70 that can be used in a particular embodiment of the present invention. The device 70 includes a chamber 72. Substrate holder 74 resides within the chamber and shows supporting a representative substrate 76. The substrate 76 may correspond to a semiconductor wafer, for example, a single crystal silicon wafer. The inlet 78 extends into the chamber and is blocked by the valve 80. Outlet 82 also extends into the chamber and is blocked by valve 84.

작업시, 재료는 주입구(78)을 통해 챔버(72)로 유입되며, 배출구(82)를 통하여 챔버(72)로부터 방출된다. 챔버(72)로 유입된 재료는 챔버 내부로 전구체를 펄스하는 동안 적합한 반응물이 될 수 있으며, 챔버로부터 재료를 퍼지하는 동안 적합한 퍼지 기체가 될 수 있다. 또한, 챔버 내부로부터 재료를 퍼지하는 것을 돕기 위하여 출구(82)의 하부에 진공(도시되지 않음)이 제공될 수 있다. In operation, material enters chamber 72 through inlet 78 and is discharged from chamber 72 through outlet 82. The material introduced into chamber 72 may be a suitable reactant during the pulse of the precursor into the chamber and may be a suitable purge gas while purging material from the chamber. In addition, a vacuum (not shown) may be provided at the bottom of the outlet 82 to help purge the material from within the chamber.

장치(70)은 화학적 증기 증착 (CVD) 장치, 원자층 증착 (ALD) 장치, 플라즈마-강화 (PE) CVD 또는 ALD 장치 등을 포함한, 적절한 장치일 수 있다. Device 70 may be a suitable device, including chemical vapor deposition (CVD) devices, atomic layer deposition (ALD) devices, plasma-enhanced (PE) CVD or ALD devices, and the like.

도 9-12는 본원 발명의 대표적 양태를 도시한다. 도 9는 예비 가공 단계에서의 반도체 웨이퍼 단편(100)을 도시한다. 단편(100)은 기판(102) 및 기판(102) 위에 절연성 재료(104)를 포함한다. 기판(102)는 도 1의 기판(12)에 관하여 상기 논의된 것들과 동일한 재료를 포함할 수 있다. 따라서, 기판(102)는 반도체 재료를 포함할 수 있으며, 특수한 양태에서는 실리콘과 게르마늄 중 하나 또는 모두를 포함할 것이다. 9-12 illustrate representative embodiments of the present invention. 9 shows a semiconductor wafer piece 100 in a preliminary processing step. The fragment 100 includes a substrate 102 and an insulating material 104 over the substrate 102. Substrate 102 may include the same materials as those discussed above with respect to substrate 12 of FIG. 1. Thus, substrate 102 may comprise a semiconductor material, and in particular embodiments will include one or both of silicon and germanium.

기판(102)는 상부 표면(103)을 포함한다. 표면(103)에 포함되는 기판(102)의 일부분은 단결정 또는 다결정일 수 있으며, 특수한 양태에서는 실리콘과 게르마늄 중 하나 또는 모두를 단결정 또는 다결정 형태로 포함할 것이다. 표면(103)의 반도체 재료는 도프되거나 도프되지 않을 수 있다. 구체적으로, 본원 발명의 특수한 양태에서 표면(103)은 전도성-도프된 확산 구역(도시되지 않음)에 포함될 수 있거나, 본원 발명의 그 밖의 다른 양태에서 도프되지 않은 반도체 재료에 포함될 수 있다.Substrate 102 includes a top surface 103. A portion of the substrate 102 included in the surface 103 may be monocrystalline or polycrystalline, and in particular embodiments will include one or both of silicon and germanium in monocrystalline or polycrystalline form. The semiconductor material of surface 103 may or may not be doped. Specifically, in a particular aspect of the present invention surface 103 may be included in a conductively-doped diffusion region (not shown), or may be included in an undoped semiconductor material in other aspects of the present invention.

절연성 재료(104)는 도 1의 재료(14)에 관하여 상기 논의된 재료와 동일한 재료들을 포함할 수 있으며, 따라서, 질소와 산소 중 하나 또는 모두와 조합된 실리콘을 포함할 수 있다.Insulating material 104 may include the same materials as the materials discussed above with respect to material 14 of FIG. 1, and thus may include silicon in combination with one or both of nitrogen and oxygen.

절연성 재료(104)는 표면(105)를 포함한다. 특수한 양태에서, 표면(105)는 하나 이상의 실리콘 디옥사이드, 실리콘 니트라이드 및 실리콘 옥시니트라이드를 포함할 수 있다. 다음의 논의에서 재료(102) 및 재료(104)는 각각 제 1 및 제 2 재료로 언급할 수 있으며; 표면(103)과 표면(105)는 각각 제 1 및 제 2 표면으로 언급할 수 있다. Insulating material 104 includes a surface 105. In a particular embodiment, the surface 105 may include one or more silicon dioxide, silicon nitride and silicon oxynitride. In the following discussion materials 102 and 104 may be referred to as first and second materials, respectively; Surface 103 and surface 105 may be referred to as first and second surfaces, respectively.

본원 발명의 대표적인 양태에서, 단편(100)을 포함하는 웨이퍼는 상기 도 8의 챔버와 같은 반응 챔버 내부에 제공되며, 제 1 및 제 2 표면(103 및 105)은 하나 이상의 반도체 재료 전구체에 노출된다. 표면은 제 1 및 제 2 재료(102 및 104) 위에 있는 전구체로부터의 반도체 재료의 성장이 성장기 이전에 정체기를 포함하는 조건하에서, 그리고 재료(102)의 표면(103) 위에서 보다는 재료(104)의 표면(105) 위에서 성장기가 개시하는데 걸리는 시간이 더 긴 조건하에서 전구체에 노출된다. 전구체는 제 1 표면(103)과 제 2 표면(105) 모두 위에서 전구체로부터 반도체 재료의 성장에 충분한 농도로 챔버 내부로 주입된다. 그러나 전구체 농도는 성장기가 제 1 표면(103) 위에서 실질적으로 일어나기에는 충분히 길지만, 제 2 표면(105) 위에서 성장기가 실질적으로 일어나기에는 충분히 길지않은 기간 동안 챔버 내부에서 유지된다. 성장기는 균일한 두께의 검출가능한 층이 표면 위에서 형성되었을 경우에 표면 위에서 "실질적으로 발생하게" 되고, 핵생성된 섬이 표면 위에 증착되기만 한 경우에는 발생하지 않는 것으로 생각된다. 챔버에서 전구체 농도가 유지되는 기간은 챔버 내부로 전구체가 펄스되는 것으로 생각될 수 있다. In an exemplary embodiment of the invention, a wafer comprising a fragment 100 is provided inside a reaction chamber, such as the chamber of FIG. 8, wherein the first and second surfaces 103 and 105 are exposed to one or more semiconductor material precursors. . The surface is formed of the material 104 rather than on the surface 103 of the material 102 and under conditions where growth of the semiconductor material from the precursors above the first and second materials 102 and 104 includes a plateau prior to the growth phase. The time it takes for the growth phase to start over surface 105 is exposed to the precursor under longer conditions. The precursor is injected into the chamber at a concentration sufficient for growth of semiconductor material from the precursor above both the first surface 103 and the second surface 105. However, the precursor concentration is maintained inside the chamber for a period of time that is long enough for the growth phase to occur substantially above the first surface 103 but not long enough for the growth phase to occur substantially above the second surface 105. The growth phase is thought to "substantially occur" on the surface when a detectable layer of uniform thickness has been formed on the surface and is not thought to occur when the nucleated islands are only deposited on the surface. The period during which the precursor concentration is maintained in the chamber can be thought of as the precursor pulsed into the chamber.

몇몇 양태에서, 표면(103)과 표면(105) 위에서 반도체 재료의 증착은 표면(103)에 대하여는 제 1 활성화 시간을, 표면(105)에 대하여는 제 2 활성화 시간을 가지도록 하는 것으로 생각될 수 있다. "활성화 시간"이라는 용어는 표면 위에서의 반도체 재료의 성장과 관계된 정체기의 시간을 말하며, 구체적으로 성장기가 개시하기 전에 경과하는 시간이다. 표면(105)에 대한 활성화 시간(제 2 활성화 시간)은 표면(103)에 대한 활성화 시간(제 1 활성화 시간)보다 길다. 반도체 재료 전구체는 제 1 활성화 시간 보다는 길고 제 2 활성화 시간보다는 길지 않은 시간 동안 챔버 내부로 펄스된다. 그러므로 펄스는 제 2 표면(105) 보다는 제 1 ㅍ표면(103) 위에 선택적으로 반도체 재료를 증착시킨다. In some embodiments, the deposition of semiconductor material over surfaces 103 and 105 may be considered to have a first activation time for surface 103 and a second activation time for surface 105. . The term "activation time" refers to the time of stagnation associated with the growth of the semiconductor material on the surface, specifically the time that elapses before the growth phase begins. The activation time for the surface 105 (second activation time) is longer than the activation time for the surface 103 (first activation time). The semiconductor material precursor is pulsed into the chamber for a time longer than the first activation time and not longer than the second activation time. Therefore, the pulse selectively deposits the semiconductor material over the first surface 103 rather than the second surface 105.

표면(103) 위에 반도체 재료를 증착시키기 위해 사용되는 전구체는 실리콘-함유 전구체와 게르마늄-함유 전구체의 그룹에서 선택된 하나 이상의 전구체를 포함할 수 있다. 따라서, 표면(103) 위에 증착된 반도체 재료는 실리콘과 게르마늄 중 하나 또는 모두를 포함할 수 있다. 만약 반도체 재료가 실리콘과 게르마늄 모두를 포함한다면, 이 재료를 실리콘/게르마늄이라 언급할 수 있다. 특수한 양태에서, 전구체는 디클로로실란, 트리클로로실란, 테트라클로로실란, 디실란, 실란 및 게르마늄으로 구성되는 그룹에서 선택된 하나 이상의 재료를 포함할 수 있다.The precursor used to deposit the semiconductor material over the surface 103 may include one or more precursors selected from the group of silicon-containing precursors and germanium-containing precursors. Thus, the semiconductor material deposited over surface 103 may comprise one or both of silicon and germanium. If the semiconductor material contains both silicon and germanium, this material may be referred to as silicon / germanium. In a particular embodiment, the precursor may comprise one or more materials selected from the group consisting of dichlorosilane, trichlorosilane, tetrachlorosilane, disilane, silane and germanium.

도 10은 반도체 재료 전구체에 대하여 표면(103 및 105)의 노출시킨 후 단편(100)을 도시한다. 반도체 재료(110)은 표면(105) 보다는 표면(103) 위에 선택적으로 형성된다. 반도체 재료(110)은 적합한 반도체 재료를 포함할 수 있으며, 특수한 양태에서는 실리콘과 게르마늄 중 하나 또는 모두를 포함할 것이다. 10 shows fragment 100 after exposure of surfaces 103 and 105 to a semiconductor material precursor. The semiconductor material 110 is selectively formed over the surface 103 rather than the surface 105. Semiconductor material 110 may comprise a suitable semiconductor material, and in particular embodiments will include one or both of silicon and germanium.

몇몇 양태에서, 증착이 특정 표면(103)에 대하여 선택적이라 하더라도, 재료(110)의 증착은 표면(103 및 105)가 전구체에 모두 노출된다는 점에서 "블랭킷" 증착으로 생각할 수 있다. In some embodiments, although deposition is selective for a particular surface 103, deposition of material 110 can be thought of as a "blanket" deposition in that surfaces 103 and 105 are both exposed to precursors.

재료(110)의 형성은 도 6 및 도 7을 참고하여 상기 논의된 다양한 조건을 사용하여 이루어질 수 있다. 따라서 재료(110)의 형성은 반응 챔버 내에서 반도체 재료 전구체를 단독으로 또는 할로겐-함유 재료와 조합하여 사용하여 이루어질 수 있다. 대표적인 할로겐-함유 재료는 할로겐-함유 산(예를 들면, HCl) 및 이원자 할로겐 분자(예를 들면, Cl2)이다. 만약 HCl이 반도체 재료(110)의 증착 동안 반응 챔버에 존재한다면, HCl은 바람직하게는 약 0.1 부피% 이하의 농도로 챔버에 존재할 것이다 (즉, HCl은 0 부피% 보다 크고 약 0.1 부피% 이하의 농도로 존재할 것이다). Formation of material 110 may be accomplished using the various conditions discussed above with reference to FIGS. 6 and 7. Thus, the formation of material 110 may be accomplished using a semiconductor material precursor alone or in combination with a halogen-containing material in the reaction chamber. Representative halogen-containing materials are halogen-containing acids (eg HCl) and diatomic halogen molecules (eg Cl 2 ). If HCl is present in the reaction chamber during deposition of the semiconductor material 110, HCl will preferably be present in the chamber at a concentration of about 0.1% by volume or less (ie, HCl is greater than 0% by volume and about 0.1% by volume or less). Will be present in concentration).

본원 발명의 도시된 양태에서, 재료(110)은 재료(104)의 최초 두께보다 얇은 두께로 증착되며, 따라서 재료(110)은 단지 재료(104)를 통하여 연장하는 갭을 부분적으로만 채운다. 재료(110)은 특수한 적용을 위하여 도 10의 가공 단계에서 충분히 두꺼워 질 수 있다. 그밖의 다른 적용을 위하여, 더욱 더 두꺼운 반도체 재료의 양이 제공되는 것이 바람직할 수 있다. 대표적인 재료(110)의 두께는 약 1OÅ 내지 약 5000Å이다. In the illustrated aspect of the present invention, material 110 is deposited to a thickness thinner than the original thickness of material 104, so that material 110 only partially fills the gap extending through material 104. Material 110 may be thick enough in the processing step of FIG. 10 for special applications. For other applications, it may be desirable to provide an even thicker amount of semiconductor material. Representative material 110 has a thickness of about 10 kPa to about 5000 kPa.

도 11은 층(110) 위에 반도체 재료층(112)를 선택적으로 형성하기 위하여 또다른 반도체 재료 펄스가 사용된 후의 단편(100)을 도시한다. 층(112)를 형성하기 위하여 사용되는 조건은 반도체 재료(110)을 형성하기 위하여 사용되는 조건과 유가하거나 동일할 수 있다. 구체적으로, 반도체 재료(110)은 반도체 재료의 표면(111)을 포함함을 알 수 있다. 따라서, 도 6 및 도 7을 참고하여 상기 설명된 조건들은 재료(104)의 표면(105)보다는 표면(111) 위에 반도체 재료를 선택적으로 형성하기 위하여 사용될 수 있다.FIG. 11 shows a fragment 100 after another semiconductor material pulse has been used to selectively form a layer of semiconductor material 112 over layer 110. The conditions used to form the layer 112 may be similar to or the same as those used to form the semiconductor material 110. Specifically, it can be seen that the semiconductor material 110 includes the surface 111 of the semiconductor material. Thus, the conditions described above with reference to FIGS. 6 and 7 can be used to selectively form a semiconductor material over surface 111 rather than surface 105 of material 104.

층(110 및 112)는 도 7의 펄스/퍼지 주기에 의하여 형성된 것으로 고려될 수 있다. 이러한 펄스/퍼지 주기는 원하는 반도체 재료의 두께를 증착시키기 위하여 여러번 반복될 수 있다. 도 12는 반도체 재료층(114)가 재료(104)의 표면(105) 보다는 층(112) 위에 선택적으로 형성된 후의 구조(100)을 도시한다. Layers 110 and 112 may be considered to be formed by the pulse / purge period of FIG. 7. This pulse / purge cycle can be repeated several times to deposit the thickness of the desired semiconductor material. 12 illustrates structure 100 after semiconductor material layer 114 is selectively formed over layer 112 rather than surface 105 of material 104.

층(110, 112 및 114)는 서로 동일한 반도체 재료 조성물 또는 상이한 조성물을 포함할 수 있으며, 함께 반도체 재료층의 스택이 되는 것으로 생각될 수 있다. 층들 중 하나를 형성하는 동안 층들 중 또다른 층을 형성하는 동안과 상이한 반도체 재료 전구체 또는 반도체 재료 전구체 조합이 사용된다면, 적어도 두 개의 층은 서로에 대하여 상이한 조성물을 포함할 것이다. 층(110, 112 및 114)는 본원 발명의 특수한 양태에서 모두 결정질 일 수 있다. 또한, 본원 발명의 몇몇 양태에서 층(110, 112, 및 114)는 정합적으로 성장한 단일 결정 재료일 수 있다.Layers 110, 112, and 114 may comprise the same semiconductor material composition or different compositions from each other and may be considered to be a stack of semiconductor material layers together. If different semiconductor material precursors or semiconductor material precursor combinations are used during the formation of one of the layers than during the formation of another one of the layers, the at least two layers will comprise different compositions with respect to each other. Layers 110, 112, and 114 may all be crystalline in a particular aspect of the present invention. In addition, in some embodiments of the present invention, layers 110, 112, and 114 may be monolithically grown single crystal materials.

도 13-17은 본원 발명의 또다른 양태를 도시한다. 도 13은 기판(202), 상기 기판으로 연장하는 고립 구역(204), 및 상기 기판 위의 트랜지스터 게이트(206)을 포함하는 반도체 웨이퍼 단편(200)을 도시한다. 기판(202), 고립 구역(204) 및 트랜지스터 게이트(206)은 각각 기판(22), 고립 구역(24) 및 트랜지스터 게이트(26)에 관하여 도 4를 참고하여 상기 논의한 바와 동일한 조성물을 포함할 수 있다. 따라서, 기판(202)는 예를 들면, 단결정 실리콘과 같은 단결정 반도체 재료를 포함할 수 있고; 고립 구역(204)는 실리콘 디옥사이드를 포함할 수 있고; 트랜지스터 게이트(206)은 이미 설명한 층(28, 30, 및 32)과 동일한 조성을 가지는 층(208, 210 및 212)를 포함할 수 있다. 13-17 illustrate another embodiment of the present invention. 13 shows a semiconductor wafer piece 200 comprising a substrate 202, an isolation region 204 extending to the substrate, and a transistor gate 206 over the substrate. Substrate 202, isolation region 204 and transistor gate 206 may comprise the same composition as discussed above with reference to FIG. 4 with respect to substrate 22, isolation region 24 and transistor gate 26, respectively. have. Thus, the substrate 202 may comprise a single crystal semiconductor material such as, for example, single crystal silicon; Isolation region 204 may comprise silicon dioxide; Transistor gate 206 may include layers 208, 210, and 212 having the same composition as layers 28, 30, and 32 already described.

비등방적으로 에칭된 측벽 스페이서(214)는 트랜지스터 게이트(206)의 측벽에 인접하며, 도 4의 스페이서(34)에 관하여 상기 논의한 조성물과 동일한 조성물을 포함할 수 있다. Anisotropically etched sidewall spacer 214 is adjacent to the sidewall of transistor gate 206 and may comprise the same composition as the composition discussed above with respect to spacer 34 of FIG. 4.

전도적으로-도프된 확산 구역(216)은 게이트(206)에 근접한 기판(202) 내부로 연장하며, 도 4를 참고하여 상기 논의한 확산 구역(36)과 동일한 조성물을 포함할 수 있다.Conductively-doped diffusion region 216 extends into substrate 202 proximate gate 206 and may comprise the same composition as diffusion region 36 discussed above with reference to FIG. 4.

대표적인 양태에서, 기판(202)는 반도체 재료의 상부 표면(203)을 포함하고; 고립 구역(204)는 예를 들면, 실리콘 디옥사이드의 상부 표면(205)를 포함하며; 층(212)는 예를 들면, 실리콘 니트라이드, 실리콘 디옥사이드 및/또는 실리콘 옥시니트라이드의 상부 표면(213)을 포함하고; 측벽 스페이서(214)는 예를 들면, 실리콘 니트라이드, 실리콘 디옥사이드, 및/또는 실리콘 옥시니트라이드의 표면(215)를 포함한다. In an exemplary embodiment, the substrate 202 includes an upper surface 203 of semiconductor material; Isolation zone 204 includes, for example, top surface 205 of silicon dioxide; Layer 212 includes, for example, top surface 213 of silicon nitride, silicon dioxide, and / or silicon oxynitride; Sidewall spacers 214 include, for example, surfaces 215 of silicon nitride, silicon dioxide, and / or silicon oxynitride.

구조물(200)은 표면(205, 213 및 215) 보다는 표면(203) 위에 반도체성 재료를 선택적으로 성장시키기 위하여 도 6 및 도 7을 참고하여 상기 논의한 조건에 노출될 수 있다. 도 14는 표면(203) 위에 선택적으로 반도체 재료(220)을 성장시킨 후의 구조물(200)을 도시한다. Structure 200 may be exposed to the conditions discussed above with reference to FIGS. 6 and 7 to selectively grow semiconducting material over surface 203 rather than surfaces 205, 213 and 215. 14 shows structure 200 after selectively growing semiconductor material 220 over surface 203.

반도체 재료(220)의 상부 표면은 도 15에 도시된 바와 같이 재료(220) 위에 또다른 반도체 재료(222)를 형성하기 위하여 후속 가공에서 기판으로서 사용될 수 있다. 또한, 반도체 재료(222)의 상부 표면은 도 16에 도시된 바와 같이 또다른 반도체 재료(224)를 선택적으로 형성하기 위하여 기판으로서 사용될 수 있다. 본원 발명의 특수한 양태에서 층(220, 222 및 224)는 모두 결정질일 수 있으며, 몇몇 양태에서는 정합적으로 성장한 단일의 결정 재료일 수 있다. The upper surface of the semiconductor material 220 may be used as a substrate in subsequent processing to form another semiconductor material 222 over the material 220 as shown in FIG. 15. In addition, an upper surface of semiconductor material 222 may be used as the substrate to selectively form another semiconductor material 224, as shown in FIG. 16. In particular embodiments of the present invention, layers 220, 222, and 224 may all be crystalline, and in some embodiments may be a single crystalline material grown consistently.

도 16의 구조물(200)은 문제되는 둥글어진 코너(40)이 도 5의 선행 기술 구조물에서 나타나는 구역에서 실질적으로 사각의 외곽 코너(230)을 가진다. 따라서, 본원 발명의 방법을 사용하여 도 5에서 상기 논의된 문제들이 완화될 수 있으며, 특수한 양태에서는 전부 해결될 수도 있다.The structure 200 of FIG. 16 has a substantially rectangular outer corner 230 in the region where the rounded corner 40 in question appears in the prior art structure of FIG. 5. Thus, the problems discussed above in FIG. 5 can be mitigated using the method of the present invention, and in a particular aspect all can be solved.

도 16의 구조물은 서로 분리된 구별층으로서 반도체 재료(220, 222 및 224)를 도시한다. 이미 논의한 바와 같이, 본원 발명은 도 7을 참고하여 논의한 유형의 순차적 펄스/퍼지 주기를 통하여 형성된 복수의 층이 서로에 대하여 상이한 조성을 가지며, 이로서 도 16에 형성된 유형의 구조물을 형성하는 방법을 포함한다. 그러나 또한 상기 논의한 바와 같이, 본원 발명은 도 7을 참고하여 설명한 유형의 복수의 펄스/퍼지 주기가 서로 동일한 조성물을 가지는 층들을 형성하는 방법을 포함한다. 이러한 양태에서, 도 16의 층(220, 222 및 224)는 도 16의 구조에서 서로 구별되지 않을 것이다. 도 17은 한 양태에서 도 16의 가공 단계에서의 구조물(200)을 도시하는데, 여기서 도 16의 층(220, 222 및 224)는 동일한 조성을 가지며 단일의 반도체 재료(240)을 형성하기 위하여 합쳐진다. 또한 도 17은 본원 발명의 또다른 대표적인 유리한 양태를 도시하는데, 이 양태에는 고립 구역(204) 위에 반도체 재료(240) 측면의 과잉성장이 존재한다. 이러한 측면의 과잉성장은 과잉성장이 없는 트랜지스터 소자에 비하여 p-채널 분해를 감소시키는데 도움을 줄 수 있다. The structure of FIG. 16 shows semiconductor materials 220, 222, and 224 as distinct layers separated from one another. As already discussed, the present invention includes a method of forming a structure of the type formed in FIG. 16 in which a plurality of layers formed through sequential pulse / purge periods of the type discussed with reference to FIG. 7 have different compositions relative to one another. . However, as also discussed above, the present invention encompasses a method of forming layers in which a plurality of pulse / purge periods of the type described with reference to FIG. 7 have the same composition as each other. In this aspect, the layers 220, 222, and 224 of FIG. 16 will not be distinguished from each other in the structure of FIG. 16. FIG. 17 shows the structure 200 in the processing step of FIG. 16 in one embodiment, wherein the layers 220, 222, and 224 of FIG. 16 have the same composition and are combined to form a single semiconductor material 240. . FIG. 17 also shows another exemplary advantageous embodiment of the present invention, in which there is overgrowth of semiconductor material 240 side over isolation region 204. Overgrowth in this aspect can help to reduce p-channel decomposition compared to transistor devices without overgrowth.

본원에 설명된 본원 발명은 선행 기술 가공에 비하여 수많은 이점을 제공할 수 있다. 예를 들면, 본원 발명은 도 5를 참고하여 설명한 면노출(faceting)을 감소시킬 수 있고; 도 17을 참고하여 상기 설명한 바와 같이 반도체 재료의 측면 과잉 성장을 증가시킬 수 있으며; 선행 기술 가공에 비하여 에칭제의 제거 또는 에칭제 농도의 감소로 인해 가공 시간을 감소시킬 수 있고; 선행 기술의 방법이 바람직하지 못하게 민감하였던 에칭제를 제거함으로써 방법의 견고함을 증가시킬 수 있으며; 예를 들면, 실리콘 니트라이드, 실리콘 디옥사이드, 및/또는 실리콘 옥시니트라이드를 포함하는 표면과 같이, 의도하지 않은 표면 위에 반도체 재료가 검출가능한 정도로 실질적으로 성장하지 못하게, 몇몇 경우에서는 전혀 성장하지 못하게 함 으로써 그밖의 다른 표면 보다는 반도체 표면 위에서의 반도체 형성을 위한 선택성을 증가시킬 수 있다. The invention described herein can provide numerous advantages over prior art processing. For example, the present invention can reduce the faceting described with reference to FIG. 5; Lateral overgrowth of the semiconductor material can be increased as described above with reference to FIG. 17; Processing time can be reduced due to removal of etchant or reduction of etchant concentration compared to prior art processing; The robustness of the method can be increased by removing the etchant which the prior art method was undesirably sensitive; Prevents semiconductor material from growing substantially to a detectable extent, in some cases at all, on unintended surfaces, such as, for example, surfaces comprising silicon nitride, silicon dioxide, and / or silicon oxynitride Thereby increasing the selectivity for semiconductor formation on the semiconductor surface rather than other surfaces.

본원 발명은 반도체 재료의 선택적 증착 방법을 포함한다. 기판은 반응 챔버 내부에 배치된다. 기판은 제 1 표면과 제 2 표면을 포함한다. 제 1 표면과 제 2 표면은 전구체로부터 반도체 재료의 성장이 성장기에 앞서 정체기를 포함하는 조건, 및 제 1 표면 위에 보다는 제 2 표면 위에서 성장기가 시작하는데 더욱 긴 시간이 걸리는 조건하에서 반도체 재료 전구체에 노출된다. 상기 제 1 및 제 2 표면의 노출은 성장기가 제 1 표면 위에서 발생하기에는 충분하지만 제 2 표면 위에서 발생하기에는 충분히 길지 않은 충분한 시간 동안 수행된다. The present invention includes a method of selective deposition of semiconductor materials. The substrate is placed inside the reaction chamber. The substrate includes a first surface and a second surface. The first and second surfaces are exposed to the semiconductor material precursor under conditions in which growth of the semiconductor material from the precursor includes stagnation prior to growth, and under conditions that take longer to start the growth phase on the second surface than on the first surface. do. The exposure of the first and second surfaces is performed for a sufficient time that the growth phase is sufficient to occur above the first surface but not long enough to occur above the second surface.

Claims (77)

다음 단계를 포함하는 반도체 재료의 증착 방법: A method of depositing a semiconductor material comprising the following steps: 제 1 재료 및 제 2 재료를 포함하는 기판을 제공하는 단계;Providing a substrate comprising a first material and a second material; 상기 제 1 및 제 2 재료 위의 하나 이상의 전구체로부터의 반도체 재료의 성장이 성장기에 앞서 정체기를 포함하는 조건하에서, 그리고 상기 성장기가 제 1 재료 상에서보다 제 2 재료 상에서 개시하는 것이 더 오래 걸리는 조건하에서, 상기 제 1 및 제 2 재료를 하나 이상의 반도체 재료 전구체에 노출시키는 단계; 및 Under conditions where growth of semiconductor material from one or more precursors on the first and second materials includes stagnation prior to growth, and under conditions where the growth period takes longer to start on the second material than on the first material. Exposing the first and second materials to one or more semiconductor material precursors; And 상기 노출단계는 성장기가 상기 제 1 재료 상에서 발생하기에는 충분히 길지만, 상기 제 2 재료 상에서 실질적으로 발생하기에는 충분히 길지 않은 시간 동안 수행됨. The exposing step is carried out for a time period long enough for the growth phase to occur on the first material but not long enough to occur substantially on the second material. 제 1항에 있어서, 상기 제 1 재료 상에서의 반도체 재료의 성장기는 10Å 내지 5000Å의 두께를 가지는 반도체 재료층을 형성함을 특징으로 하는 반도체 재료의 증착 방법. The method of claim 1, wherein the growth phase of the semiconductor material on the first material forms a semiconductor material layer having a thickness of 10 kPa to 5000 kPa. 제 2항에 있어서, 상기 반도체 재료는 상기 제 1 재료 위에 정합적으로 성장된 단일 결정 재료임을 특징으로 하는 반도체 재료의 증착 방법. 3. The method of claim 2, wherein the semiconductor material is a single crystal material grown consistently over the first material. 제 1항에 있어서, 상기 노출 단계는 반응 챔버에서 수행되고, 챔버 내부에 상기 하나 이상의 전구체 펄스를 포함하며, 상기 챔버 내부로부터 하나 이상의 전구체를 실질적으로 모두 제거하기 위한 퍼지를 수반함을 특징으로 하는 반도체 재료의 증착 방법. The method of claim 1 wherein the exposing step is performed in a reaction chamber, comprising the one or more precursor pulses within the chamber, and involving a purge to remove substantially all of the one or more precursors from within the chamber. Method of Deposition of Semiconductor Materials. 제 4항에 있어서, 상기 퍼지는 H2, Cl2 및 HCl 중 하나 이상을 사용함을 특징으로 하는 반도체 재료의 증착 방법. 5. The method of claim 4, wherein the purge uses one or more of H 2 , Cl 2 and HCl. 제 5항에 있어서, 상기 퍼지는 염소-함유 성분 없이 H2를 사용함을 특징으로 하는 반도체 재료의 증착 방법. 6. The method of claim 5 wherein the purge uses H 2 without chlorine-containing components. 제 4항에 있어서, 반도체 재료의 두께를 형성하기 위하여 둘 이상의 펄스를 포함하는 시퀀스(sequence)가 사용됨을 특징으로 하는 반도체 재료의 증착 방법. 5. The method of claim 4, wherein a sequence comprising two or more pulses is used to form the thickness of the semiconductor material. 제 7항에 있어서, 각각의 둘 이상의 펄스 동안에 동일한 반도체 전구체가 챔버 안으로 유동됨을 특징으로 하는 반도체 재료의 증착 방법.8. The method of claim 7, wherein the same semiconductor precursor flows into the chamber during each two or more pulses. 제 7항에 있어서, 상기 둘 이상의 펄스 중 하나 동안에 둘 이상의 펄스 중 또 다른 하나와 상이한 반도체 전구체가 챔버 안으로 유입됨을 특징으로 하는 반도체 재료의 증착 방법. 8. The method of claim 7, wherein a semiconductor precursor that is different from another one of the two or more pulses is introduced into the chamber during one of the two or more pulses. 제 1항에 있어서, 상기 노출 단계 중 적어도 얼마 동안 에칭제를 반응 챔버 안으로 유입시키는 단계를 더 포함하며, 상기 에칭제는 반도체 재료 중 일부를 에칭하기에 적합함을 특징으로 하는 반도체 재료의 증착 방법. The method of claim 1, further comprising introducing an etchant into the reaction chamber for at least some of the exposing step, wherein the etchant is suitable for etching some of the semiconductor material. . 제 1항에 있어서, 상기 반도체 재료를 에칭하기에 적절한 에칭제가 노출 단계 동안 반응 챔버 내에 존재하지 않음을 특징으로 하는 반도체 재료의 증착 방법. The method of claim 1, wherein no etchant suitable for etching the semiconductor material is present in the reaction chamber during the exposing step. 제 1항에 있어서, 상기 노출 단계 중 적어도 얼마 동안 할로겐-함유 재료를 반응 챔버 안으로 유입시키는 단계를 더 포함함을 특징으로 하는 반도체 재료의 증착 방법. The method of claim 1, further comprising introducing a halogen-containing material into the reaction chamber for at least some of the exposing steps. 제 12항에 있어서, 상기 할로겐-함유 재료의 할로겐은 Cl임을 특징으로 하는 반도체 재료의 증착 방법. 13. The method of claim 12, wherein the halogen of the halogen-containing material is Cl. 제 12항에 있어서, 상기 할로겐-함유 재료는 HCl이며, 0.1 부피% 이하의 농도로 반응 챔버에 존재함을 특징으로 하는 반도체 재료의 증착 방법. 13. The method of claim 12, wherein the halogen-containing material is HCl and is present in the reaction chamber at a concentration of 0.1 vol% or less. 제 1항에 있어서, 상기 반도체 재료는 실질적으로 실리콘과 게르마늄 중 하나 또는 모두로 구성됨을 특징으로 하는 반도체 재료의 증착 방법.2. The method of claim 1, wherein the semiconductor material consists substantially of one or both of silicon and germanium. 제 1항에 있어서, 상기 반도체 재료는 실질적으로 실리콘으로 구성됨을 특징으로 하는 반도체 재료의 증착 방법. The method of claim 1, wherein the semiconductor material is substantially comprised of silicon. 제 1항에 있어서, 상기 반도체 재료는 실질적으로 게르마늄으로 구성됨을 특징으로 하는 반도체 재료의 증착 방법. The method of claim 1, wherein the semiconductor material is substantially comprised of germanium. 제 1항에 있어서, 상기 반도체 재료는 실리콘과 게르마늄 중 하나 또는 모두로 구성됨을 특징으로 하는 반도체 재료의 증착 방법. The method of claim 1, wherein the semiconductor material is comprised of one or both of silicon and germanium. 제 1항에 있어서, 상기 반도체 재료는 실리콘으로 구성됨을 특징으로 하는 반도체 재료의 증착 방법. The method of claim 1, wherein the semiconductor material is comprised of silicon. 제 1항에 있어서, 상기 반도체 재료는 게르마늄으로 구성됨을 특징으로 하는 반도체 재료의 증착 방법. The method of claim 1, wherein the semiconductor material is comprised of germanium. 제 1항에 있어서, 상기 제 1 재료는 반도체 재료를 포함하고, 상기 제 2 재료는 전기적 절연성 재료를 포함함을 특징으로 하는 반도체 재료의 증착 방법. 2. The method of claim 1, wherein the first material comprises a semiconductor material and the second material comprises an electrically insulating material. 제 21항에 있어서, 상기 제 1 재료는 단결정질 또는 다결정질 임을 특징으로 하는 반도체 재료의 증착 방법. 22. The method of claim 21, wherein the first material is monocrystalline or polycrystalline. 제 21항에 있어서, 상기 제 1 재료는 도프되거나 도프되지 않은 실리콘으로 실질적으로 구성됨을 특징으로 하는 반도체 재료의 증착 방법.22. The method of claim 21, wherein the first material is substantially composed of doped or undoped silicon. 제 23항에 있어서, 상기 제 2 재료는 산소와 질소 중 하나 또는 모두 및 실리콘으로 실질적으로 구성됨을 특징으로 하는 반도체 재료의 증착 방법.24. The method of claim 23, wherein the second material is substantially comprised of one or both of oxygen and nitrogen and silicon. 제 21항에 있어서, 상기 제 1 재료는 도프되거나 도프되지 않은 실리콘으로 구성됨을 특징으로 하는 반도체 재료의 증착 방법. 22. The method of claim 21, wherein the first material consists of doped or undoped silicon. 제 25항에 있어서, 상기 제 2 재료는 산소와 질소 중 하나 또는 모두 및 실리콘으로 구성됨을 특징으로 하는 반도체 재료의 증착 방법. 27. The method of claim 25, wherein the second material consists of one or both of oxygen and nitrogen and silicon. 제 21항에 있어서, 상기 제 1 재료는 도프되거나 도프되지 않은 게르마늄으로 실질적으로 구성됨을 특징으로 하는 반도체 재료의 증착 방법. 22. The method of claim 21, wherein the first material is substantially composed of doped or undoped germanium. 제 27항에 있어서, 상기 제 2 재료는 산소와 질소 중 하나 또는 모두 및 실리콘으로 구성됨을 특징으로 하는 반도체 재료의 증착 방법.28. The method of claim 27, wherein the second material consists of one or both of oxygen and nitrogen and silicon. 제 21항에 있어서, 상기 제 1 재료는 도프되거나 도프되지 않은 게르마늄으로 실질적으로 구성됨을 특징으로 하는 반도체 재료의 증착 방법. 22. The method of claim 21, wherein the first material is substantially composed of doped or undoped germanium. 제 29항에 있어서, 상기 제 2 재료는 산소와 질소 중 하나 또는 모두 및 실리콘으로 구성됨을 특징으로 하는 반도체 재료의 증착 방법.30. The method of claim 29, wherein the second material consists of one or both of oxygen and nitrogen and silicon. 제 21항에 있어서, 상기 제 1 재료는 도프되거나 도프되지 않은 실리콘/게르마늄으로 실질적으로 구성됨을 특징으로 하는 반도체 재료의 증착 방법. 22. The method of claim 21, wherein the first material is substantially comprised of doped or undoped silicon / germanium. 제 31항에 있어서, 상기 제 2 재료는 산소와 질소 중 하나 또는 모두 및 실리콘으로 실질적으로 구성됨을 특징으로 하는 반도체 재료의 증착 방법.32. The method of claim 31, wherein the second material is substantially comprised of one or both of oxygen and nitrogen and silicon. 제 21항에 있어서, 상기 제 1 재료는 도프되거나 도프되지 않은 실리콘/게르마늄으로 구성됨을 특징으로 하는 반도체 재료의 증착 방법. 22. The method of claim 21, wherein the first material consists of doped or undoped silicon / germanium. 제 33항에 있어서, 상기 제 2 재료는 산소와 질소 중 하나 또는 모두 및 실리콘으로 구성됨을 특징으로 하는 반도체 재료의 증착 방법.34. The method of claim 33, wherein the second material consists of one or both of oxygen and nitrogen and silicon. 다음 단계를 포함하는 반도체 재료의 증착 방법: A method of depositing a semiconductor material comprising the following steps: 제 1 표면을 가지는 제 1 재료 및 제 2 표면을 가지는 제 2 표면을 포함하는 기판을 반응 챔버 안에 제공하는 단계; Providing a substrate in a reaction chamber comprising a first material having a first surface and a second surface having a second surface; 상기 제 1 표면 위에 반도체 재료를 형성하기 위하여 그와 관련된 제 1 활성화 시간을 가지며, 상기 제 2 표면 위에 반도체 재료를 형성하기 위하여 그와 관련되는 제 1 활성화 시간보다 더 긴 제 2 활성화 시간을 가지는 반도체 재료 전구체를 제공하는 단계; 그리고 A semiconductor having a first activation time associated therewith for forming a semiconductor material over the first surface, and having a second activation time longer than the first activation time associated therewith for forming a semiconductor material over the second surface Providing a material precursor; And 제 2 표면보다는 제 1 표면위에 반도체 재료 전구체로부터 반도체 재료를 선택적으로 형성하기 위하여, 상기 제 1 활성화 시간보다 더 길고 상기 제 2 활성화 시간보다 길지 않은 시간동안 챔버에서 유지되는 반도체 재료 전구체의 펄스를 상기 챔버 안에 제공하는 단계. In order to selectively form a semiconductor material from the semiconductor material precursor on the first surface rather than the second surface, the pulse of semiconductor material precursor held in the chamber for a time longer than the first activation time and not longer than the second activation time. Providing in the chamber. 제 35항에 있어서, 상기 전구체로부터 형성된 반도체 재료는 결정질층으로서 제 1 표면 위에 증착함을 특징으로 하는 반도체 재료의 증착 방법. 36. The method of claim 35, wherein the semiconductor material formed from the precursor is deposited on the first surface as a crystalline layer. 제 35항에 있어서, 상기 펄스는 상기 챔버 내부로부터 반도체 재료 전구체를 실질적으로 전부 제거하기 위하여 H2, Cl2 및 HCl 중 하나 이상을 사용하는 퍼지를 수반함을 특징으로 하는 반도체 재료의 증착 방법. 36. The method of claim 35, wherein the pulses involve purging with one or more of H 2 , Cl 2, and HCl to remove substantially all of the semiconductor material precursor from within the chamber. 제 36항에 있어서, 상기 퍼지는 염소-함유 성분 없이 H2를 사용함을 특징으로 하는 반도체 재료의 증착 방법. 37. The method of claim 36, wherein the purge uses H 2 without chlorine-containing components. 제 35항에 있어서, 상기 둘 이상의 펄스가 순차적으로 사용되어 반도체 재료의 스택을 형성함을 특징으로 하는 반도체 재료의 증착 방법.36. The method of claim 35, wherein the two or more pulses are used sequentially to form a stack of semiconductor materials. 제 39항에 있어서, 둘 이상의 펄스 각각 동안 동일한 반도체 전구체가 챔버로 유입됨을 특징으로 하는 반도체 재료의 증착 방법. 40. The method of claim 39, wherein the same semiconductor precursor enters the chamber during each of the two or more pulses. 제 39항에 있어서, 둘 이상의 펄스 중 하나 동안 둘 이상의 펄스 중 다른 하나와 상이한 반도체 전구체가 챔버로 유입됨을 특징으로 하는 반도체 재료의 증착 방법. 40. The method of claim 39, wherein a semiconductor precursor different from the other of the two or more pulses is introduced into the chamber during one of the two or more pulses. 제 35항에 있어서, 상기 반도체 재료 전구체 펄스 중 적어도 어느 정도의 시간동안 할로겐산이 상기 챔버로 유입하는 단계를 더 포함함을 특징으로 하는 반도체 재료의 증착 방법. 36. The method of claim 35, further comprising introducing halogen acid into the chamber for at least some time of the semiconductor material precursor pulses. 제 42항에 있어서, 상기 할로겐산은 HCl임을 특징으로 하는 반도체 재료의 증착 방법. 43. The method of claim 42, wherein the halogen acid is HCl. 제 42항에 있어서, 상기 할로겐산은 HCl이며, 0.1 부피% 이하의 농도로 반응 챔버에 존재함을 특징으로 하는 반도체 재료의 증착 방법. 43. The method of claim 42, wherein the halogen acid is HCl and is present in the reaction chamber at a concentration of 0.1 vol% or less. 제 35항에 있어서, 실질적으로 할로겐산은 상기 반도체 재료 전구체의 펄스 시간 동안 상기 챔버내에 전혀 존재하지 않음을 특징으로 하는 반도체 재료의 증착 방법. 36. The method of claim 35, wherein substantially no halogen acid is present in the chamber during the pulse time of the semiconductor material precursor. 제 35항에 있어서, 상기 반도체 재료 전구체는 디클로로실란, 트리클로로실란, 테트라클로로실란, 디실란, 실란 및 게르마늄으로 구성되는 그룹에서 선택됨을 특징으로 하는 반도체 재료의 증착 방법. 36. The method of claim 35, wherein the semiconductor material precursor is selected from the group consisting of dichlorosilane, trichlorosilane, tetrachlorosilane, disilane, silane, and germanium. 제 35항에 있어서, 상기 반도체 재료 전구체의 반도체 재료는 실리콘임을 특징으로 하는 반도체 재료의 증착 방법. 36. The method of claim 35, wherein the semiconductor material of the semiconductor material precursor is silicon. 제 35항에 있어서, 상기 반도체 재료 전구체의 반도체 재료는 게르마늄임을 특징으로 하는 반도체 재료의 증착 방법. 36. The method of claim 35, wherein the semiconductor material of the semiconductor material precursor is germanium. 제 35항에 있어서, 상기 제 1 표면은 도프되거나 도프되지 않은 실리콘으로 실질적으로 구성됨을 특징으로 하는 반도체 재료의 증착 방법. 36. The method of claim 35, wherein the first surface is substantially composed of doped or undoped silicon. 제 49항에 있어서, 상기 제 2 표면은 산소와 질소 중 하나 또는 모두 및 실리콘으로 실질적으로 구성됨을 특징으로 하는 반도체 재료의 증착 방법.50. The method of claim 49, wherein the second surface is substantially comprised of one or both of oxygen and nitrogen and silicon. 제 35항에 있어서, 상기 제 1 재료는 도프되거나 도프되지 않은 실리콘으로 구성됨을 특징으로 하는 반도체 재료의 증착 방법.36. The method of claim 35, wherein the first material consists of doped or undoped silicon. 제 51항에 있어서, 상기 제 2 재료는 산소와 질소 중 하나 또는 모두 및 실리콘으로 구성됨을 특징으로 하는 반도체 재료의 증착 방법. 53. The method of claim 51, wherein the second material consists of one or both of oxygen and nitrogen and silicon. 제 35항에 있어서, 상기 제 1 재료는 도프되거나 도프되지 않은 게르마늄으로 실질적으로 구성됨을 특징으로 하는 반도체 재료의 증착 방법.36. The method of claim 35, wherein the first material is substantially comprised of doped or undoped germanium. 제 53항에 있어서, 상기 제 2 재료는 산소와 질소 중 하나 또는 모두 및 실리콘으로 실질적으로 구성됨을 특징으로 하는 반도체 재료의 증착 방법. 55. The method of claim 53, wherein the second material is substantially comprised of one or both of oxygen and nitrogen and silicon. 제 35항에 있어서, 상기 제 1 재료는 도프되거나 도프되지 않은 게르마늄으로 구성됨을 특징으로 하는 반도체 재료의 증착 방법.36. The method of claim 35, wherein the first material consists of doped or undoped germanium. 제 55항에 있어서, 상기 제 2 재료는 산소와 질소 중 하나 또는 모두 및 실리콘으로 구성됨을 특징으로 하는 반도체 재료의 증착 방법. 56. The method of claim 55, wherein the second material consists of one or both of oxygen and nitrogen and silicon. 제 35항에 있어서, 상기 제 1 재료는 도프되거나 도프되지 않은 실리콘/게르 마늄으로 실질적으로 구성됨을 특징으로 하는 반도체 재료의 증착 방법.36. The method of claim 35, wherein the first material is substantially composed of doped or undoped silicon / germanium. 제 57항에 있어서, 상기 제 2 재료는 산소와 질소 중 하나 또는 모두 및 실리콘으로 실질적으로 구성됨을 특징으로 하는 반도체 재료의 증착 방법.59. The method of claim 57, wherein the second material is substantially comprised of one or both of oxygen and nitrogen and silicon. 제 35항에 있어서, 상기 제 1 재료는 도프되거나 도프되지 않은 실리콘/게르마늄으로 구성됨을 특징으로 하는 반도체 재료의 증착 방법. 36. The method of claim 35 wherein the first material consists of doped or undoped silicon / germanium. 제 59항에 있어서, 상기 제 2 재료는 산소와 질소 중 하나 또는 모두 및 실리콘으로 구성됨을 특징으로 하는 반도체 재료의 증착 방법.60. The method of claim 59, wherein the second material consists of one or both of oxygen and nitrogen and silicon. 다음 단계를 포함하는, 반도체 재료의 증착 방법: A method of depositing a semiconductor material, comprising the following steps: 하나 이상의 반도체 재료로 실질적으로 구성된 제 1 표면과 하나 이상의 전기적 절연성 재료로 구성된 제 2 표면을 가지는 기판을 반응 챔버 안에 제공하는 단계; Providing a substrate in the reaction chamber having a first surface substantially comprised of one or more semiconductor materials and a second surface comprised of one or more electrically insulating materials; 실리콘-함유 전구체 및 게르마늄-함유 전구체로 구성된 그룹 중에서 선택된 하나 이상의 전구체 펄스를 상기 반응 챔버에 제공하고, 하나 이상의 전구체를 사용하여, 상기 기판 위에 실리콘과 게르마늄 중 하나 또는 모두를 포함하는 물질을 증착시키는 단계; Providing at least one precursor pulse selected from the group consisting of a silicon-containing precursor and a germanium-containing precursor to the reaction chamber, and using one or more precursors to deposit a material comprising one or both of silicon and germanium on the substrate step; 상기 기판 위에서 물질의 증착은, 상기 제 1 및 제 2 표면 위에 물질을 증착 시키는 단계가 핵생성기/성장기 역학을 포함하는 조건하에서, 그리고 상기 제 1 표면 위에서 보다 제 2 표면 위에서 성장기가 시작하는데 걸리는 시간이 더 긴 조건하에서 발생하고; 및 The deposition of material on the substrate is such that the time it takes for the step of depositing the material on the first and second surfaces to begin the growth phase on the second surface rather than on the first surface and under conditions that include nucleator / growth dynamics. Occurs under longer conditions; And 상기 펄스는 상기 제 1 표면 위에서 성장기를 실질적으로 개시하기에 충분하지만, 제 2 표면 위에서 성장기를 실질적으로 개시하기에는 충분하지 못한 기간을 가짐. Said pulse having a period sufficient to substantially initiate a growth phase on said first surface but not sufficient to substantially initiate said growth phase on a second surface. 제 61항에 있어서,: The method of claim 61, wherein: 상기 펄스는 하나 이상의 전구체의 제 1 펄스이며, 증착된 물질층을 형성하고; The pulse is a first pulse of one or more precursors to form a deposited material layer; 상기 제 1 펄스는 상기 챔버 내부로부터 하나 이상의 전구체를 실질적으로 모두 제거하기 위하여 퍼지를 수반하며; 그리고 The first pulse is accompanied by a purge to substantially remove one or more precursors from within the chamber; And 상기 퍼지는 상기 챔버 내부로 하나 이상의 전구체의 제 2 펄스를 수반하고; 상기 제 2 펄스는 증착된 물질층 위에서 성장기를 개시하기에 실질적으로 충분하지만 상기 제 2 표면 위에서 성장기를 개시하기에 실질적으로 충분하지는 못한 기간 동안임을 특징으로 하는 반도체 재료의 증착 방법. The purge carries a second pulse of one or more precursors into the chamber; And wherein said second pulse is for a period of time substantially sufficient to initiate a growth phase over said deposited layer of material but not substantially sufficient to initiate a growth phase over said second surface. 제 62항에 있어서, 상기 퍼지는 하나 이상의 할로겐-함유 성분을 사용함을 특징으로 하는 반도체 재료의 증착 방법. 63. The method of claim 62, wherein the purge uses one or more halogen-containing components. 제 62항에 있어서, 상기 퍼지는 할로겐-함유 원소를 전혀 사용하지 않음을 특징으로 하는 반도체 재료의 증착 방법. 63. The method of claim 62, wherein the purge uses no halogen-containing elements. 제 62항에 있어서, 상기 퍼지는 Cl2와 HCl 중 하나 또는 모두 및 H2를 사용함을 특징으로 하는 반도체 재료의 증착 방법. 63. The method of claim 62, wherein the purge uses one or both of Cl 2 and HCl and H 2 . 제 61항에 있어서, 상기 하나 이상의 전구체 펄스의 시간 중 적어도 어느 정도 동안 상기 챔버 내부로 할로겐-함유 재료를 유입시키는 단계를 더 포함함을 특징으로 하는 반도체 재료의 증착 방법.62. The method of claim 61, further comprising introducing a halogen-containing material into the chamber for at least some of the time of the one or more precursor pulses. 제 61항에 있어서, 상기 하나 이상의 전구체 펄스의 시간 중 적어도 어느 정도 동안 상기 챔버 내부로 할로겐산을 유입시키는 단계를 더 포함함을 특징으로 하는 반도체 재료의 증착 방법. 62. The method of claim 61, further comprising introducing halogen acid into the chamber for at least some of the time of the one or more precursor pulses. 제 67항에 있어서, 상기 할로겐산은 HCl임을 특징으로 하는 반도체 재료의 증착 방법. 68. The method of claim 67, wherein the halogen acid is HCl. 제 67항에 있어서, 상기 할로겐산은 HCl이며, 0.1 부피% 이하의 농도로 반응 챔버에 존재함을 특징으로 하는 반도체 재료의 증착 방법. 68. The method of claim 67, wherein the halogen acid is HCl and is present in the reaction chamber at a concentration of 0.1 vol% or less. 제 61항에 있어서, 상기 하나 이상의 전구체 펄스의 시간 동안 할로겐산이 챔버 내부에 전혀 존재하지 않음을 특징으로 하는 반도체 재료의 증착 방법. 62. The method of claim 61, wherein no halogen acid is present inside the chamber during the time of the one or more precursor pulses. 제 61항에 있어서, 상기 하나 이상의 전구체는 디클로로실란, 트리클로로실란, 테트라클로로실란, 디실란, 실란, 게르마늄 및 이들의 혼합물로 구성되는 그룹에서 선택됨을 특징으로 하는 반도체 재료의 증착 방법. 62. The method of claim 61, wherein said at least one precursor is selected from the group consisting of dichlorosilane, trichlorosilane, tetrachlorosilane, disilane, silane, germanium, and mixtures thereof. 제 61항에 있어서, 상기 제 1 표면은 다결정임을 특징으로 하는 반도체 재료의 증착 방법. 63. The method of claim 61, wherein the first surface is polycrystalline. 제 61항에 있어서, 상기 제 1 표면은 단결정임을 특징으로 하는 반도체 재료의 증착 방법. 63. The method of claim 61, wherein the first surface is single crystal. 제 61항에 있어서, 상기 제 1 표면은 게르마늄과 실리콘 중 하나 또는 모두로 본질적으로 구성됨을 특징으로 하는 반도체 재료의 증착 방법. 62. The method of claim 61, wherein the first surface consists essentially of one or both of germanium and silicon. 제 61항에 있어서, 상기 제 1 표면은 게르마늄과 실리콘 중 하나 또는 모두로 구성됨을 특징으로 하는 반도체 재료의 증착 방법.62. The method of claim 61, wherein the first surface consists of one or both of germanium and silicon. 제 61항에 있어서, 상기 제 2 표면은 산소와 질소 중 하나 또는 모두 및 실리콘으로 본질적으로 구성됨을 특징으로 하는 반도체 재료의 증착 방법. 62. The method of claim 61, wherein the second surface consists essentially of one or both of oxygen and nitrogen and silicon. 제 61항에 있어서, 상기 제 2 표면은 산소와 질소 중 하나 또는 모두 및 실리콘으로 구성됨을 특징으로 하는 반도체 재료의 증착 방법. 62. The method of claim 61, wherein the second surface consists of one or both of oxygen and nitrogen and silicon.
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