KR20060128349A

KR20060128349A - Method for fabricating bitline in semiconductor memory device and semiconductor memory device and fabrication method thereof using the same

Info

Publication number: KR20060128349A
Application number: KR1020050049711A
Authority: KR
Inventors: 이진우; 이규현; 이주용
Original assignee: 삼성전자주식회사
Priority date: 2005-06-10
Filing date: 2005-06-10
Publication date: 2006-12-14

Abstract

A method for fabricating a semiconductor memory device, a semiconductor memory device using the same, and a method for manufacturing the semiconductor memory device are provided to reduce contact resistance and to improve a process margin by forming a contact hole to expose an upper surface and a side of an impurity region. An isolation layer(205) is formed in a semiconductor substrate to define an active region. Ion implantation is performed on a predetermined part of the active region to form an impurity region(211). A dielectric(230) is formed on the semiconductor substrate. A mask pattern is formed on the dielectric to expose a part thereof corresponding to a part of the isolation layer adjacent to an upper surface and a side of the impurity region. The exposed dielectric and the part of the isolation layer are etched by using the mask pattern to form a contact hole(231) so that the upper surface and the side of the impurity region are exposed. A bit line stack(240) is formed on the contact hole to be contacted to the upper surface and the side of the impurity region. An insulating spacer(247) is formed on a side of the bit line stack.

Description

Method for fabricating bitline in semiconductor memory device and semiconductor memory device and fabrication method thereof using method same

도 1은 종래의 반도체 메모리소자의 단면도를 도시한 것이다.1 is a cross-sectional view of a conventional semiconductor memory device.

도 2는 본 발명의 실시예에 따른 반도체 메모리소자의 평면도를 도시한 것이다.2 is a plan view of a semiconductor memory device according to an embodiment of the present invention.

도 3a 내지 도 3l는 도 2의 III-III' 선에 따른 반도체 메모리소자의 제조방법을 설명하기 위한 단면도이다.3A through 3L are cross-sectional views illustrating a method of manufacturing a semiconductor memory device along a line III-III ′ of FIG. 2.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

205 : 소자분리막 210 : 액티브영역205: isolation layer 210: active region

231 : 비트라인 콘택홀 240 : 비트라인 스택231: bit line contact hole 240: bit line stack

235 : 스토리지노드 콘택홀 250 : 스토리지노드 콘택플러그235: storage node contact hole 250: storage node contact plug

230, 234, 265 : 절연막 261 : 스토리지노드 230, 234, 265: insulating film 261: storage node

본 발명은 반도체 메모리소자에 관한 것으로서, 보다 구체적으로는 비트라인 콘택저항이 감소된 반도체 메모리소자의 비트라인 형성방법에 관한 것이다. 또한, 본 발명은 비트라인 콘택저항이 감소된 반도체 메모리소자 및 그의 제조방법에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a method of forming a bit line of a semiconductor memory device having a reduced bit line contact resistance. The present invention also relates to a semiconductor memory device having a reduced bit line contact resistance and a method of manufacturing the same.

통상적인 반도체 메모리소자에서 게이트 스택사이의 절연막에 콘택홀을 형성한 다음 상기 콘택홀에 패드를 형성하여 비트라인과 캐패시터의 하부전극을 소오스/드레인용 불순물영역과 연결시켜 주었다. 반도체 메모리소자가 고집적화됨에 따라 트랜지스터의 크기가 감소하게 되고, 이에 따라 트랜지스터의 인접한 게이트 스택사이의 간격이 감소하게 되어 충분한 얼라인먼트 마진을 확보하기가 어렵다.In a conventional semiconductor memory device, a contact hole is formed in an insulating film between gate stacks, and then a pad is formed in the contact hole to connect a bit line and a lower electrode of a capacitor with an impurity region for source / drain. As the semiconductor memory device is highly integrated, the size of the transistor decreases, and thus, the gap between adjacent gate stacks of the transistor decreases, making it difficult to secure sufficient alignment margin.

도 1은 종래의 반도체 메모리소자의 단면도를 도시한 것으로서, 비트라인과 교차하는 방향으로 절단하여 비트라인과 스토리지 노드의 단면구조를 보여주는 것이다. 도 1을 참조하면, 반도체 기판(100)내에 액티브영역을 한정하는 소자분리막(105)이 형성한다. 도면상에는 도시되지 않았으나, 상기 반도체 기판(100)상에 게이트 스택을 형성하고 상기 게이트 스택 양측의 상기 액티브 영역으로 불순물을 이온주입하여 소오스/드레인을 위한 불순물영역(110)을 형성한다. 게이트 스택을 포함한 상기 반도체 기판(100)상에 제1절연막(121)을 형성한다. 상기 제1절연막(121)을 식각하여 상기 불순물영역(110)을 노출시키는 콘택홀(122)을 형성한다. 1 is a cross-sectional view of a conventional semiconductor memory device, and shows a cross-sectional structure of a bit line and a storage node by cutting in a direction crossing the bit line. Referring to FIG. 1, an isolation layer 105 defining an active region is formed in a semiconductor substrate 100. Although not shown in the drawing, a gate stack is formed on the semiconductor substrate 100 and impurities are implanted into the active regions on both sides of the gate stack to form an impurity region 110 for a source / drain. A first insulating layer 121 is formed on the semiconductor substrate 100 including the gate stack. The first insulating layer 121 is etched to form a contact hole 122 exposing the impurity region 110.

상기 제1절연막(121)의 콘택홀(122)에 도전성 패드(131)를 형성하고, 상기 도전성 패드(131) 및 상기 제1절연막(121)상에 제2절연막(123)을 형성한다. 상기 제2절연막(123)을 식각하여 상기 도전성 패드(131)를 노출시키는 비트라인 콘택홀 (124)을 형성한다. 상기 비트라인 콘택홀(124)에 비트라인 콘택플러그(133)을 형성한다. 기판상에 배리어층(141), 도전층(143) 및 마스크층(145)을 순차적으로 증착한 다음 패터닝하여 비트라인스택(140)을 형성한다. 상기 배리어층(141), 도전층(143) 및 마스크층(145)이 순차 적층된 구조를 갖는 비트라인 스택(140)에 절연막으로 된 비트라인 스페이서(147)를 형성한다. 이어서, 도면상에는 도시되지 않았으나, 상기 비트라인 스택(140)이 형성된 제2절연막(123)상에 제3절연막을 형성한 다음 상기 제2절연막(123)과 상기 제3절연막을 식각하여 스토리지노드 콘택홀을 형성하고, 상기 통상적인 캐패시터 형성공정을 수행하여 캐패시터를 형성한다.A conductive pad 131 is formed in the contact hole 122 of the first insulating layer 121, and a second insulating layer 123 is formed on the conductive pad 131 and the first insulating layer 121. The second insulating layer 123 is etched to form a bit line contact hole 124 exposing the conductive pad 131. A bit line contact plug 133 is formed in the bit line contact hole 124. The barrier layer 141, the conductive layer 143, and the mask layer 145 are sequentially deposited on the substrate and then patterned to form the bit line stack 140. A bit line spacer 147 as an insulating layer is formed on the bit line stack 140 having a structure in which the barrier layer 141, the conductive layer 143, and the mask layer 145 are sequentially stacked. Next, although not shown in the drawing, a third insulating layer is formed on the second insulating layer 123 on which the bit line stack 140 is formed, and then the second insulating layer 123 and the third insulating layer are etched to form a storage node contact. A hole is formed, and the conventional capacitor forming process is performed to form a capacitor.

상기한 바와 같은 종래의 반도체 메모리 소자의 비트라인을 형성하는 방법은 소자의 크기가 축소함에 따라 게이트스택간의 간격이 좁아지게 되고, 이에 따라 상기 비트라인스택(140)의 비트라인 콘택플러그(133)간의 접촉면적이 감소하여 비트라인 콘택저항이 증가하게 되는 문제점이 발생하였다. 또한, 소자의 크기가 축소됨에 따라 공정마진이 감소하고, 비트라인스택(140)과 비트라인 콘택플러그(133)간의 미스 얼라인이 발생하게 되면 이들간의 접촉면적은 더욱 더 감소하게 되는 문제점이 있었다.In the method of forming a bit line of a conventional semiconductor memory device as described above, the gap between gate stacks is narrowed as the size of the device is reduced, and accordingly, the bit line contact plug 133 of the bit line stack 140 is formed. There is a problem that the contact area of the gap is reduced to increase the bit line contact resistance. In addition, as the size of the device is reduced, the process margin is reduced, and if a misalignment occurs between the bit line stack 140 and the bit line contact plug 133, the contact area between them is further reduced. .

따라서, 본 발명이 이루고자 하는 기술적 과제는 비트라인과 불순물영역을 3차원적으로 직접 접촉시켜 비트라인 콘택저항을 감소시킬 수 있는 반도체 메모리소자의 비트라인 형성방법 및 이를 이용한 반도체 메모리소자의 제조방법을 제공하는 것이다.Accordingly, an aspect of the present invention is to provide a method for forming a bit line of a semiconductor memory device capable of reducing bit line contact resistance by directly contacting a bit line and an impurity region in three dimensions, and a method of manufacturing a semiconductor memory device using the same To provide.

본 발명이 이루고자 하는 다른 기술적 과제는 비트라인 콘택저항을 감소시키고 자기정렬적으로 캐패시터용 콘택홀을 형성할 수 있는 반도체 메모리소자의 제조방법을 제공하는 것이다.Another object of the present invention is to provide a method of manufacturing a semiconductor memory device capable of reducing bit line contact resistance and forming capacitor contact holes in a self-aligned manner.

또한, 본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 메모리소자의 제조방법에 의해 제조된 반도체 메모리소자를 제공하는 것이다.Another object of the present invention is to provide a semiconductor memory device manufactured by the method of manufacturing the semiconductor memory device.

상기한 본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 반도체 메모리소자의 비트라인을 다음과 같이 제조한다. 먼저, 반도체 기판내에 액티브 영역을 한정하는 소자분리막을 형성하고, 상기 액티브영역중 소정부분으로 불순물을 이온주입하여 불순물영역을 형성한다. 상기 반도체 기판상에 절연막을 형성하고, 상기 절연막상에 마스크패턴을 형성한다. 상기 절연막은 상기 반도체층과는 식각선택비를 가지며, 상기 소자분리막과는 식각선택비를 갖지 않는 물질, 예를 들어 산화막으로 이루어진다. 상기 절연막은 상기 불순물영역의 표면 및 상기 불순물영역의 측면과 접하고 있는 소자분리막의 일부분에 대응하는 부분이 노출되도록 형성한다. 상기 마스크패턴을 이용하여 상기 노출된 절연막과 상기 소자분리막의 상기 일부분을 식각하여 콘택홀을 형성한다. 상기 콘택홀은 상기 불순물영역의 상기 표면 및 상기 측면을 노출시켜 준다. 상기 콘택홀에 상기 불순물영역의 상기 표면 및 상기 측면과 콘택되는 비트라인 스택을 형성한다. 상기 비트라인 스택은 상기 불순물영역중 상기 비트라인스택과 교차하는 방향으로 서로 대향하는 측면과 접촉한다. 상기 비트라인 스택의 측면에 절연 스페이서를 형성한다. 상기 콘택홀을 형성한 다 음 상기 비트라인 스택을 형성하기 전에, 상기 노출된 불순물영역으로 상기 불순물영역과 동일한 도전형의 불순물을 이온주입할 수도 있다. In order to achieve the above technical problem, the bit line of the semiconductor memory device of the present invention is manufactured as follows. First, an element isolation film defining an active region is formed in a semiconductor substrate, and an impurity region is formed by ion implanting impurities into a predetermined portion of the active region. An insulating film is formed on the semiconductor substrate, and a mask pattern is formed on the insulating film. The insulating layer is formed of a material, for example, an oxide layer, having an etch selectivity with the semiconductor layer and not having an etch selectivity with the device isolation layer. The insulating layer is formed such that a portion corresponding to a portion of the isolation layer in contact with the surface of the impurity region and the side surface of the impurity region is exposed. The exposed insulating layer and the portion of the device isolation layer are etched using the mask pattern to form a contact hole. The contact hole exposes the surface and the side surface of the impurity region. A bit line stack in contact with the surface and the side surface of the impurity region is formed in the contact hole. The bit line stack is in contact with side surfaces of the impurity region facing each other in a direction crossing the bit line stack. An insulating spacer is formed on the side of the bit line stack. After forming the contact hole and before forming the bit line stack, ion-implanted impurities of the same conductivity type as the impurity region may be implanted into the exposed impurity region.

또한, 본 발명의 다른 견지에 따른 반도체 메모리장치의 제조방법은 다음과 같다. 먼저, 반도체 기판내에 액티브 영역을 한정하는 소자분리막을 형성하고, 상기 액티브영역과 교차하도록 길게 연장되는 게이트 스택을 형성한다. 상기 게이트 스택사이의 액티브 영역으로 불순물을 이온주입하여 서로 인접한 제1불순물영역과 제2불순물영역을 형성한다. 상기 반도체 기판상에 제1절연막을 형성하고, 상기 제1절연막상에 제1마스크패턴을 형성한다. 상기 제1마스크패턴은 상기 제1불순물영역의 표면 및 상기 제1불순물영역의 측면에 인접한 소자분리막의 일부분에 대응하는 부분이 노출되도록 형성한다. 상기 제1마스크패턴을 이용하여 상기 노출된 제1절연막과 상기 소자분리막의 상기 일부분을 식각하여 비트라인 콘택홀을 형성한다. 상기 비트라인 콘택홀은 상기 제1불순물영역의 상기 표면 및 상기 측면을 노출시켜 준다. 상기 비트라인 콘택홀에 상기 제1불순물영역의 상기 표면 및 상기 측면과 콘택되는 비트라인스택을 형성한다. 상기 비트라인 스택의 측면에 절연 스페이서를 형성한 다음, 상기 비트라인 스택사이가 매립되도록 상기 제1절연막상에 제2절연막을 형성한다. 상기 제2절연막상에 제2마스크패턴을 형성한다. 상기 제2마스크패턴은 상기 제2불순물영역의 표면 및 상기 제2불순물영역의 측면에 인접한 소자분리막의 일부분에 대응하는 부분을 노출시켜 준다. 상기 제2마스크패턴과 상기 비트라인스택 및 상기 비트라인 스페이서를 마스크로 하여 자기정합적으로 상기 제2절연막을 식각하여 스토리지 노드 콘택홀을 형성한다. 상기 스토리지노드 콘택홀은 상기 제2불순물영역의 상기 표면 및 상기 측면을 노출시켜 준다. 상기 스토리지 노드 콘택홀에 상기 제2불순물영역의 상기 표면 및 상기 측면과 콘택되도록 스토리지노드 콘택플러그를 형성한다. 상기 스토리지노드 콘택 프러그에 콘택되는 스토리지 노드를 형성한다. 상기 스토리지노드가 형성된 상기 제2절연막상에 유전막 및 플레이트 노드를 형성한다.In addition, a method of manufacturing a semiconductor memory device according to another aspect of the present invention is as follows. First, an isolation layer defining an active region is formed in a semiconductor substrate, and a gate stack extending to cross the active region is formed. An impurity is implanted into the active region between the gate stacks to form first and second impurity regions adjacent to each other. A first insulating layer is formed on the semiconductor substrate, and a first mask pattern is formed on the first insulating layer. The first mask pattern is formed such that portions corresponding to portions of the device isolation layer adjacent to the surface of the first impurity region and the side of the first impurity region are exposed. The exposed first insulating layer and the portion of the device isolation layer are etched using the first mask pattern to form a bit line contact hole. The bit line contact hole exposes the surface and the side surface of the first impurity region. A bit line stack in contact with the surface and the side surface of the first impurity region is formed in the bit line contact hole. After forming an insulating spacer on the side of the bit line stack, and forming a second insulating film on the first insulating film so as to fill between the bit line stack. A second mask pattern is formed on the second insulating layer. The second mask pattern exposes a portion corresponding to a portion of the device isolation layer adjacent to a surface of the second impurity region and a side of the second impurity region. Using the second mask pattern, the bit line stack and the bit line spacer as a mask, the second insulating layer is etched in a self-aligned manner to form a storage node contact hole. The storage node contact hole exposes the surface and the side surface of the second impurity region. A storage node contact plug is formed in the storage node contact hole to contact the surface and the side surface of the second impurity region. A storage node that contacts the storage node contact plug is formed. A dielectric layer and a plate node are formed on the second insulating layer on which the storage node is formed.

또한, 본 발명의 다른 견지에 따른 반도체 메모리소자는 반도체 기판의 액티브영역에 서로 인접하여 형성된 제1 및 제2불순물영역을 구비한다. 상기 반도체 기판상에 상기 액티브 영역과 교차하도록 게이트 스택이 길게 연장 형성된다. 상기 액티브 영역을 한정하는 소자분리막은 상기 제1불순물영역 및 상기 제2불순물영역의 측면의 일부분을 노출시키도록 형성된다. 제1절연막이 상기 반도체 기판상에 형성되고, 상기 제1불순물영역의 표면 및 상기 측면을 노출시키는 비트라인 콘택홀을 구비한다. 비트라인 스택이 상기 제1불순물영역의 상기 표면 및 상기 측면과 직접 콘택되도록, 상기 비트라인 콘택홀에 형성된다. 상기 비트라인 스택의 측면에 절연 스페이서가 형성된다. 제2절연막이 상기 비트라인 스택사이가 매립되도록 상기 제1절연막상에 형성되고, 상기 제2불순물영역의 표면 및 상기 측면을 노출시키는 스토리지노드 콘택홀을 구비한다. 스토리지노드 콘택플러그가 상기 스토리지 노드 콘택홀에 상기 제2불순물영역의 상기 표면 및 상기 측면과 직접 콘택되도록 형성된다. 스토리지노드가 상기 스토리지노드 콘택 프러그에 콘택되도록 형성되고, 상기 제2절연막상에 유전막과 플레이트 노드가 형성된다.In addition, a semiconductor memory device according to another aspect of the present invention includes first and second impurity regions formed adjacent to each other in an active region of a semiconductor substrate. A gate stack is formed to extend on the semiconductor substrate to cross the active region. An isolation layer defining the active region is formed to expose portions of side surfaces of the first impurity region and the second impurity region. A first insulating layer is formed on the semiconductor substrate, and has a bit line contact hole exposing the surface and the side surface of the first impurity region. A bit line stack is formed in the bit line contact hole such that the bit line stack is in direct contact with the surface and the side surface of the first impurity region. An insulating spacer is formed on the side of the bit line stack. A second insulating layer is formed on the first insulating layer so as to fill between the bit line stacks, and a storage node contact hole exposing the surface and the side surface of the second impurity region. A storage node contact plug is formed to directly contact the surface and the side surface of the second impurity region in the storage node contact hole. A storage node is formed to contact the storage node contact plug, and a dielectric layer and a plate node are formed on the second insulating layer.

이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한 다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below. Embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. Accordingly, the shape and the like of the elements in the drawings are exaggerated to emphasize a more clear description, and the elements denoted by the same reference numerals in the drawings means the same elements.

도 2는 본 발명의 실시예에 따른 반도체 메모리소자의 평면도를 도시한 것이다. 도 3a 내지 도 3l은 본 발명의 실시예에 따른 반도체 메모리소자의 제조방법을 설명하기 위한 단면도를 도시한 것이다. 도 3a 내지 도 3l은 도 2의 III-III 선에 따른 단면도를 도시한 것으로서, 비트라인과 교차하는 방향에서 절단된 반도체 메모리소자의 단면도이다.2 is a plan view of a semiconductor memory device according to an embodiment of the present invention. 3A to 3L illustrate cross-sectional views for describing a method of manufacturing a semiconductor memory device in accordance with an embodiment of the present invention. 3A to 3L are cross-sectional views taken along the line III-III of FIG. 2, and are cross-sectional views of semiconductor memory devices cut in a direction crossing the bit lines.

도 2 및 도 3a를 참조하면, 반도체 기판(200)내에 액티브영역(210)을 한정하는 소자분리막(205)을 형성한다. 본 발명의 실시예에서는 상기 소자분리막(205)이 트렌치형태를 갖는 것을 예시하였으나, 로코스(LOCOS) 공정 등과 같은 소자분리공정에 의해 형성된 소자분리막의 형태를 가질 수도 있다. 이어서, 상기 반도체 기판(200)상에 게이트 스택(220)을 형성한다. 상기 게이트 스택(220)은 상기 액티브영역(210)과 교차하는 방향으로 길게 연장되는 스트라이프 형태를 갖는다. 상기 게이트 스택(220)의 형성으로, 상기 액티브 영역(210)중 상기 게이트 스택(220)과 교차하는 부분을 제외한 부분이 노출되어진다. 2 and 3A, an isolation layer 205 defining an active region 210 is formed in a semiconductor substrate 200. In the exemplary embodiment of the present invention, the device isolation layer 205 has a trench shape, but the device isolation layer 205 may have a form of a device isolation layer formed by an element isolation process such as a LOCOS process. Subsequently, a gate stack 220 is formed on the semiconductor substrate 200. The gate stack 220 has a stripe shape extending in a direction crossing the active region 210. Due to the formation of the gate stack 220, portions of the active region 210 except for the portion crossing the gate stack 220 are exposed.

도면상에는 도시되지 않았으나, 상기 게이트 스택(220)은 게이트 절연막, 도 전층, 마스크층이 순차적으로 적층된 구조를 갖으며, 상기 게이트 스택(220)의 측면에는 게이트 스페이서가 형성된다. 상기 게이트 스택(220)을 구성하는 도전층은 폴리실리콘막 및 금속막의 적층구조, 또는 금속 질화막과 금속막의 적층구조 등 다양한 구조를 가질 수 있다. 상기 게이트 스택(220)을 구성하는 마스크층은 질화막과 같은 절연막으로 이루어지고, 상기 게이트 스페이서는 질화막과 같은 절연막으로 이루어진다.Although not shown in the drawing, the gate stack 220 has a structure in which a gate insulating layer, a conductive layer, and a mask layer are sequentially stacked, and a gate spacer is formed on a side of the gate stack 220. The conductive layer constituting the gate stack 220 may have various structures such as a polysilicon layer and a metal layer stacked structure, or a metal nitride layer and a metal layer stacked structure. The mask layer constituting the gate stack 220 is formed of an insulating film, such as a nitride film, and the gate spacer is formed of an insulating film, such as a nitride film.

상기 게이트 스택(220)을 형성한 다음, 상기 게이트 스택(220)사이의 노출된 액티브 영역(210)으로 소정 도전형의 불순물을 이온주입하여 소오스/드레인을 위한 불순물영역(211), (215)을 형성한다. 상기 불순물영역(211)중 제1불순물영역(211)은 후속공정에서 형성되는 비트라인스택(240)에 콘택되고, 제2불순물영역(215)은 후속공정에서 형성되는 캐패시터의 스토리지 노드에 콘택되어진다.After the gate stack 220 is formed, impurity regions 211 and 215 for sources / drains are implanted by implanting impurities of a predetermined conductivity into the exposed active regions 210 between the gate stacks 220. To form. The first impurity region 211 of the impurity region 211 is contacted to a bit line stack 240 formed in a subsequent process, and the second impurity region 215 is contacted to a storage node of a capacitor formed in a subsequent process. Lose.

도 2 및 도 3b를 참조하면, 상기 게이트 스택(220)을 포함한 반도체 기판(200)상에 제1절연막(230)을 형성한다. 상기 제1절연막(230)은 상기 반도체 기판(200)과는 식각선택비를 갖는 반면에, 상기 소자분리막(205)과 식각선택비를 갖지 않는 물질, 예를 들어 산화막 계열의 절연막을 포함한다. 상기 제1절연막(230)상에 포토레지스트막(291)을 형성한다. 상기 포토레지스트막(291)은 상기 제1불순물영역(211)과 소자분리막(205)중 상기 제1불순물영역(211)의 측면과 접하는 일부분에 대응하는 제1절연막(230)이 노출되도록 형성된다. 2 and 3B, a first insulating layer 230 is formed on the semiconductor substrate 200 including the gate stack 220. The first insulating layer 230 has an etching selectivity with respect to the semiconductor substrate 200, but includes a material having no etching selectivity with the device isolation layer 205, for example, an oxide-based insulating film. A photoresist film 291 is formed on the first insulating film 230. The photoresist layer 291 is formed such that the first insulating layer 230 corresponding to a portion of the first impurity region 211 and the device isolation layer 205 which is in contact with the side surface of the first impurity region 211 is exposed. .

도 2 및 도 3c를 참조하면, 상기 포토레지스트막(291)을 마스크로 하여 상기 노출된 제1절연막(230)을 식각하고, 이어서 제1절연막(230)의 식각에 따라 노출되 는 소자분리막(205)을 식각하여 비트라인 콘택홀(231)을 형성한다. 이어서, 상기 비트라인 콘택홀(231)의 형성을 형성하기 위한 소자분리막(205)의 식각시 상기 노출된 제1불순물영역(211)의 손상을 치유하기 위하여 상기 비트라인 콘택홀(231)내의 노출된 제1불순물영역(211)으로 소정도전형의 불순물을 이온주입하기 위한 이온주입공정을 수행한다. 이때 상기 불순물은 상기 제1불순물영역(211)과 동일한 도전형을 갖는다.2 and 3C, the exposed first insulating layer 230 is etched using the photoresist layer 291 as a mask, and the device isolation layer exposed by etching the first insulating layer 230 is then exposed. The 205 is etched to form the bit line contact hole 231. Subsequently, an exposure within the bit line contact hole 231 to heal damage of the exposed first impurity region 211 during etching of the device isolation layer 205 to form the bit line contact hole 231. An ion implantation process is performed to ion implant impurities of a predetermined conductivity into the first impurity region 211. In this case, the impurities have the same conductivity type as the first impurity region 211.

이때, 상기 소자분리막(205)은 상기 제1절연막(230)과 식각선택비를 갖지 않으므로 식각되지만, 제1불순물영역(211)은 상기 제1절연막(230)과 식각선택비를 가지므로 식각되지 않는다. 그러므로, 상기 비트라인 콘택홀(231)은 상기 제1불순물영역(211)의 상면 및 측면(211a)의 일부분이 노출되도록 제1절연막(230)에 형성된다. 이때, 상기 제1불순물영역(211)은 게이트 스택(240)과 나란한 방향으로 서로 마주보는 측면(211a)이 노출되어진다. In this case, the device isolation layer 205 is etched because it does not have an etch selectivity with the first insulating layer 230, but the first impurity region 211 has an etch selectivity with the first insulating layer 230, and thus is not etched. Do not. Therefore, the bit line contact hole 231 is formed in the first insulating layer 230 to expose a portion of the upper surface and the side surface 211a of the first impurity region 211. In this case, the first impurity region 211 is exposed to the side surface 211a facing each other in a direction parallel to the gate stack 240.

도 2 및 3d를 참조하면, 상기 포토레지스트막(291)을 제거한 다음, 상기 비트라인 콘택홀(231)이 매립되도록 폴리실리콘막(241), 텅스텐막(243) 및 마스크층(245)을 제1절연막(230)상에 순차적으로 형성한다. 본 발명에서는 상기 폴리실리콘막(241)이 상기 비트라인 콘택홀(231)의 일부분에만 매립되도록 형성하고, 텅스텐막(243)이 비트라인 콘택홀(231)의 나머지 부분에 매립되도록 형성한 다음 상기 텅스텐막(243)상에 마스크층(245)을 형성하는 것을 예시하였으나, 상기 폴리실리콘막(241)이 비트라인 콘택홀(231)에 완전히 매립되도록 형성하고, 상기 폴리실리콘막(241)상에 텅스텐막(243)과 마스크층(245)을 순차적으로 형성하는 것도 가능하다. 2 and 3D, after the photoresist layer 291 is removed, the polysilicon layer 241, the tungsten layer 243, and the mask layer 245 are removed to fill the bit line contact hole 231. It is formed sequentially on the one insulating film 230. In the present invention, the polysilicon film 241 is formed so as to be embedded only in a portion of the bit line contact hole 231, the tungsten film 243 is formed so as to be embedded in the remaining portion of the bit line contact hole 231 Although the mask layer 245 is formed on the tungsten film 243, the polysilicon film 241 is formed to be completely embedded in the bit line contact hole 231, and is formed on the polysilicon film 241. It is also possible to sequentially form the tungsten film 243 and the mask layer 245.

도 2 및 도 3e를 참조하면, 상기 폴리실리콘막(241), 텅스텐막(243) 및 마스크층(245)을 순차적으로 패터닝하여 비트라인 스택(240)을 형성한다. 상기 비트라인 스택(240)을 포함한 제1절연막(230)상에 절연막을 증착한 다음 에치백 등의 식각공정을 통해 상기 비트라인 스택(240)의 측면에 비트라인 스페이서(247)를 형성한다. 상기 비트라인 스택(240)은 상기 게이트 스택(220)과 교차하도록 길게 연장되는 스트라이프형태를 갖는다. 상기 비트라인 스택(240)은 상기 비트라인 콘택홀(231)내에서 노출된 상기 제1불순물영역(211)과 직접 콘택되도록 형성된다. 상기 비트라인 스택(240)은 노출된 상기 제1불순물영역(211)의 표면 뿐만 아니라 측면(211a)과 3차원적으로 접촉되므로, 종래의 2차원적인 접촉구조에 비하여 콘택면적이 증가되고, 이에 따라 비트라인 콘택저항이 감소된다. 2 and 3E, the polysilicon layer 241, the tungsten layer 243, and the mask layer 245 are sequentially patterned to form a bit line stack 240. After the insulating film is deposited on the first insulating layer 230 including the bit line stack 240, a bit line spacer 247 is formed on the side surface of the bit line stack 240 through an etching process such as an etch back. The bit line stack 240 has a stripe shape extending long to intersect the gate stack 220. The bit line stack 240 is formed to directly contact the first impurity region 211 exposed in the bit line contact hole 231. Since the bit line stack 240 is in three-dimensional contact with the side surface 211a as well as the surface of the exposed first impurity region 211, the contact area is increased compared to the conventional two-dimensional contact structure, As a result, the bit line contact resistance is reduced.

본 발명의 실시예에서, 상기 비트라인 스택(240)은 폴리실리콘막(241), 텅스텐막(243) 및 마스크층(245)의 적층구조를 갖는 것을 예시하였으나, 폴리실리콘막 또는 금속막의 단일막으로 형성할 수도 있으며, 상기 텅스텐막(243) 대신에 텅스텐 실리사이드 또는 다른 금속막을 사용할 수도 있다. 또한, 상기 폴리실리콘막(241)의 하부에 배리어층이 더 형성될 수도 있다. 상기 비트라인 스택(240)의 마스크층(245)은 질화막으로 이루어지고, 상기 비트라인 스페이서(247)는 질화막으로 이루어진다.In the exemplary embodiment of the present invention, the bit line stack 240 has a lamination structure of the polysilicon layer 241, the tungsten layer 243, and the mask layer 245, but a single layer of the polysilicon layer or the metal layer is illustrated. Tungsten silicide or another metal film may be used instead of the tungsten film 243. In addition, a barrier layer may be further formed below the polysilicon layer 241. The mask layer 245 of the bit line stack 240 is formed of a nitride film, and the bit line spacer 247 is formed of a nitride film.

이어서, 상기 비트라인 스택(240)사이가 매립되도록 상기 제1절연막(230)상에 제2절연막(234)을 형성한다. 상기 제2절연막(234)은 상기 제1절연막(230) 및 상기 소자분리막(205)과는 식각선택비를 갖지 않으며, 상기 반도체 기판(200)과는 식 각선택비를 갖는 물질로 이루어지며, 바람직하게는 산화막으로 이루어진다. Subsequently, a second insulating layer 234 is formed on the first insulating layer 230 to fill the gap between the bit line stacks 240. The second insulating layer 234 does not have an etch selectivity with the first insulating layer 230 and the device isolation layer 205, and is formed of a material having an etch selectivity with the semiconductor substrate 200. Preferably it consists of an oxide film.

도 3f 및 도 3g를 참조하면, 상기 제2절연막(234)상에 포토레지스트막(292)을 형성한다. 상기 포토레지스트막(292)은 상기 게이트스택(220) 상부에 대응하여 상기 게이트 라인(220)과 나란하게 배열되도록 형성된다. 상기 포토레지스트막(292)의 형성에 따라, 상기 제2절연막(234)중 상기 비트라인 스택(240)사이의 부분이 노출되도록 형성되어진다. 상기 포토레지스트막(292) 및 비트라인 스택(240)그리고 비트라인 스페이서(247)을 마스크로 하여 자기정합적으로 상기 노출된 제2절연막(234)을 식각한 다음 그 하부의 제1절연막(230) 그리고 제2불순물영역(215)의 측면(215a)과 접하는 소자분리막(205)의 일부분을 식각하여 스토리지 노드콘택홀(235)을 형성한다. 3F and 3G, a photoresist film 292 is formed on the second insulating film 234. The photoresist layer 292 is formed to be parallel to the gate line 220 to correspond to the upper portion of the gate stack 220. As the photoresist layer 292 is formed, portions of the second insulating layer 234 between the bit line stacks 240 are exposed. The exposed second insulating layer 234 is etched in a self-aligning manner using the photoresist layer 292, the bit line stack 240, and the bit line spacer 247 as a mask, and then a lower portion of the first insulating layer 230. A portion of the device isolation layer 205 in contact with the side surface 215a of the second impurity region 215 is etched to form the storage node contact hole 235.

이때, 상기 소자분리막(205)과 상기 제1절연막(230)은 상기 제2절연막(234)과 식각선택비를 갖지 않으므로 식각되지만, 제2불순물영역(215)은 상기 제1절연막(230) 및 상기 제2절연막(234)과 상기 소자분리막(205)과는 식각선택비를 가지므로 식각되지 않는다. 그러므로, 상기 스토리지 노드 콘택홀(235)은 상기 제2불순물영역(215)의 상면 및 측면(215a)의 일부분이 노출되도록 상기 제2절연막(234), 상기 제1절연막(230) 및 상기 소자분리막(205)에 걸쳐 형성된다. 이때, 상기 제2불순물영역(215)은 게이트 스택(220)과 나란한 방향으로 서로 마주보는 측면(215a)이 노출되어진다. In this case, the device isolation layer 205 and the first insulating layer 230 are etched because they do not have an etching selectivity with the second insulating layer 234, but the second impurity region 215 may be etched from the first insulating layer 230 and the second insulating layer 215. Since the second insulating layer 234 and the device isolation layer 205 have an etching selectivity, they are not etched. Therefore, the storage node contact hole 235 exposes the second insulating layer 234, the first insulating layer 230, and the device isolation layer to expose a portion of the upper surface and the side surface 215a of the second impurity region 215. 205 is formed over. In this case, the second impurity region 215 may expose side surfaces 215a facing each other in a direction parallel to the gate stack 220.

이어서, 상기 스토리지 노드 콘택홀(235)의 형성을 형성하기 위한 소자분리막(205)의 식각시 상기 노출된 제2불순물영역(215)이 손상되는데, 제2불순물영역 (215)의 식각손상을 치유하기 위하여 상기 스토리지노드 콘택홀(235)내의 노출된 제2불순물영역(215)으로 소정도전형의 불순물을 이온주입하기 위한 이온주입공정을 수행한다. 이때 상기 불순물은 상기 제2불순물영역(215)과 동일한 도전형을 갖는다.Subsequently, the exposed second impurity region 215 is damaged when the device isolation layer 205 is formed to form the storage node contact hole 235, and the etch damage of the second impurity region 215 is healed. In order to do this, an ion implantation process is performed to ion implant impurities of a predetermined conductivity into the exposed second impurity region 215 in the storage node contact hole 235. In this case, the impurity has the same conductivity type as the second impurity region 215.

도 2 및 도 3h를 참조하면, 상기 스토리지노드 콘택홀(235)이 매립되도록 상기 제2절연막(234)상에 도전막을 증착한 다음, 상기 도전막을 패터닝하여 상기 스토리지노드 콘택홀(235)에 스토리지노드 콘택플러그(250)를 형성한다. 상기 스토리지노드 콘택플러그(250)는 상기 스토리지노드 콘택홀(235)을 통해 노출된 상기 제2불순물영역(215)의 표면 및 측면(215a)과 직접 콘택되도록 형성되어진다. 상기 스토리지노드 콘택플러그(250)는 W 등과 같은 금속막을 포함하거나 또는 폴리실리콘막을 포함할 수 있다. 상기 스토리지노드 콘택플러그(250)의 하부에는 배리어층이 더 형성될 수도 있다.2 and 3H, a conductive film is deposited on the second insulating layer 234 to fill the storage node contact hole 235, and then the conductive layer is patterned to be stored in the storage node contact hole 235. The node contact plug 250 is formed. The storage node contact plug 250 is formed to directly contact the surface and the side surface 215a of the second impurity region 215 exposed through the storage node contact hole 235. The storage node contact plug 250 may include a metal film such as W, or may include a polysilicon film. A barrier layer may be further formed below the storage node contact plug 250.

도 2, 도 3i 내지 도 3k를 참조하면, 상기 제2절연막(234)과 상기 스토리지노드 콘택플러그(250)상에 식각정지막(261)과 몰드산화막(263)을 순차 형성한 다음 상기 몰드산화막(263)과 식각정지막(261)을 순차적으로 식각하여 상기 콘택플러그(250)를 노출시키는 개구부(264)를 형성한다. 이어서, 상기 몰드산화막(263)과 개구부(264)내에 도전막(270)을 증착한 다음, 상기 개구부(264)가 매립되도록 제3절연막(265)을 상기 도전막(270)상에 형성한다. 상기 제3절연막(265)과 도전막(270)을 CMP, 에치백 등과 같은 식각공정을 통해 식각하여 노드를 분리시켜 준다. 따라서, 상기 노출된 스토리지노드 콘택플러그(250)에 콘택되는 스토리지노드(271)가 형성된다. 남아있는 제3절연막(265)과 몰드산화막(263) 그리고 식각정지막(261)을 제거한 다음, 도면상에는 도시되지 않았으나, 유전막과 플레이트노드를 형성하여 캐패시터를 형성한다.2 and 3I to 3K, an etch stop layer 261 and a mold oxide layer 263 are sequentially formed on the second insulating layer 234 and the storage node contact plug 250, and then the mold oxide layer is formed. An opening 264 exposing the contact plug 250 is formed by sequentially etching the 263 and the etch stop layer 261. Subsequently, a conductive film 270 is deposited in the mold oxide film 263 and the opening 264, and then a third insulating film 265 is formed on the conductive film 270 to fill the opening 264. The third insulating layer 265 and the conductive layer 270 are etched through an etching process such as CMP, etch back, etc. to separate the nodes. Accordingly, the storage node 271 that contacts the exposed storage node contact plug 250 is formed. After the remaining third insulating layer 265, the mold oxide layer 263, and the etch stop layer 261 are removed, a dielectric layer and a plate node are formed to form a capacitor, although not shown in the drawing.

본 발명의 실시예에서는 상기 캐패시터가 실린더형태를 갖는 것을 예시하였으나, 상기 스토리지노드 콘택플러그에 연결되는 다양한 형태의 캐패시터를 형성하는 것이 가능하다.In the exemplary embodiment of the present invention, the capacitor has a cylindrical shape, but it is possible to form various types of capacitors connected to the storage node contact plugs.

이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 비트라인 콘택홀을 불순물영역의 표면 및 측면이 노출되도록 형성하여 줌으로써, 상기 비트라인 스택과 상기 불순물영역의 표면 및 측면에서 3차원적으로 접촉시켜 준다. 이에 따라 접촉면적을 증대되어 콘택저항을 감소시킬 수 있는 뿐만 아니라 공정마진을 개선할 수 있는 이점이 있다. 또한, 스토리지 노드 콘택홀을 불순물영역의 표면 및 측면이 노출되도록 자기정합적으로 형성하여 줌으로써, 공정마진을 향상시킬 수 있다.As described in detail above, according to the present invention, the bit line contact hole is formed to expose the surface and side surfaces of the impurity region, thereby allowing the bit line stack and the surface and side surfaces of the impurity region to be three-dimensionally contacted. . Accordingly, the contact area can be increased to reduce the contact resistance, and the process margin can be improved. In addition, by forming the storage node contact holes self-aligning to expose the surface and side surfaces of the impurity region, the process margin can be improved.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the scope of the technical idea of the present invention. .

Claims

Forming a device isolation film defining an active region in the semiconductor substrate;

Forming an impurity region by implanting impurities into a predetermined portion of the active region;

Forming an insulating film on the semiconductor substrate;

Forming a mask pattern on the insulating layer, wherein the mask pattern is formed such that a portion corresponding to a portion of the isolation layer in contact with an upper surface of the impurity region and a side surface of the impurity region is exposed;

Forming a contact hole by etching the exposed insulating layer and the portion of the device isolation layer using the mask pattern, wherein the upper surface and the side surface of the impurity region are exposed;

Forming a bit line stack in the contact hole to be in contact with the upper surface and the side surface of the impurity region; And

And forming an insulating spacer on a side of the bit line stack.

The method of claim 1, wherein the insulating layer is formed of a material having an etch selectivity with respect to the semiconductor layer and not having an etch selectivity with the device isolation layer.

3. The method of claim 2, wherein the insulating film is formed of an oxide film.

The method of claim 1, further comprising ion implanting impurities of the same conductivity type as the impurity region into the exposed impurity region between forming the contact hole and forming the bit line stack. A bit line forming method of a semiconductor memory device, characterized in that.

The method of claim 1, wherein the side surfaces of the impurity region in contact with the bit line stack face each other in a direction crossing the bit line stack.

Forming a gate stack extending to intersect the active region;

Implanting impurities into the active regions between the gate stacks to form first and second impurity regions adjacent to each other;

Forming a first insulating film on the semiconductor substrate;

Forming a first mask pattern on the first insulating layer, wherein a portion corresponding to a portion of the device isolation layer adjacent to an upper surface of the first impurity region and a side of the first impurity region is exposed;

Forming a bit line contact hole by etching the exposed first insulating layer and the portion of the device isolation layer using the first mask pattern, wherein the upper surface and the side surface of the first impurity region are exposed;

Forming a bit line stack in the bit line contact hole to be in contact with the upper surface and the side surface of the first impurity region;

Forming an insulating spacer on a side of the bit line stack;

Forming a second insulating film on the first insulating film so as to fill the bit line stacks;

Forming a second mask pattern on the second insulating layer, wherein a portion corresponding to a portion of the isolation layer adjacent to an upper surface of the second impurity region and a side of the second impurity region is exposed;

Using the second mask pattern, the bit line stack, and the bit line spacer as a mask, the second insulating layer is etched in a self-aligned manner to form a storage node contact hole, wherein the top surface and the side surface of the second impurity region Forming to be exposed;

Forming a storage node contact plug in the storage node contact hole to contact the upper surface and the side surface of the second impurity region;

Forming a storage node contacted with the storage node contact plug;

Forming a dielectric layer on the second insulating layer on which the storage node is formed; And

Forming a plate node on the dielectric layer.

The semiconductor memory device of claim 6, wherein the first insulating layer and the second insulating layer have an etch selectivity with respect to the semiconductor layer, and a material having no etch selectivity with the device isolation layer. Way.

8. The method of claim 7, wherein the first insulating film and the second insulating film are formed of an oxide film.

The method of claim 6, wherein an ion implantation of an impurity of the same conductivity type as that of the first impurity region is performed between the forming of the bit line contact hole and the forming of the bit line stack. The method of manufacturing a semiconductor memory device, further comprising the step.

The method of claim 6, wherein the side surfaces of the first impurity region in contact with the bit line stack are opposite sides in a direction parallel to the gate stack.

The method of claim 6, wherein the second mask pattern has a stripe shape arranged in parallel with the gate line corresponding to the gate stack.

7. The ion implantation of claim 6, wherein an impurity of the same conductivity type as the second impurity region is implanted into the exposed second impurity region between the forming of the storage node contact hole and the forming of the storage node contact plug. The method of manufacturing a semiconductor memory device, characterized in that it further comprises.

The method of claim 6, wherein the side surfaces of the second impurity region in contact with the storage node contact plug face each other in a direction parallel to the gate stack.

An impurity region formed in the active region of the semiconductor substrate;

A device isolation layer defining the active region in the semiconductor substrate and exposing a portion of the side surface of the impurity region;

An insulating film formed on the semiconductor substrate and having a contact hole exposing an upper surface and a side surface of the impurity region;

A bit line stack formed in the contact hole to be in direct contact with the upper surface and the side surface of the impurity region; And

And an insulating spacer formed on a side of the bit line stack.

15. The semiconductor memory device of claim 14, wherein the insulating layer is formed of a material having an etch selectivity with respect to the semiconductor layer and not having an etch selectivity with the device isolation layer.

The semiconductor memory device according to claim 15, wherein the insulating film is made of an oxide film.

16. The semiconductor memory device according to claim 15, wherein the side surfaces of the impurity region in contact with the bit line stack face each other in a direction crossing the bit line stack.

First and second impurity regions formed adjacent to each other in the active region of the semiconductor substrate;

A gate stack extending on the semiconductor substrate so as to cross the active region;

A device isolation layer defining the active region in the semiconductor substrate, wherein the device isolation layer is formed to expose portions of side surfaces of the first impurity region and the second impurity region;

A first insulating layer formed on the semiconductor substrate and having a bit line contact hole exposing an upper surface and a side surface of the first impurity region;

A bit line stack formed in the bit line contact hole to be in direct contact with the upper surface and the side surface of the first impurity region;

An insulating spacer formed on a side of the bit line stack;

A storage node contact hole formed on the first insulating layer so as to fill the bit line stacks, and having a top surface and a side surface of the second impurity region formed over the device isolation layer and the first insulating layer. 2 insulating film;

A storage node contact plug formed to directly contact the upper surface and the side surface of the second impurity region in the storage node contact hole;

A storage node configured to contact the storage node contact plug;

A dielectric layer formed on the second insulating layer on which the storage node is formed; And

And a plate node formed on the dielectric layer.

19. The semiconductor memory device of claim 18, wherein the first insulating layer and the second insulating layer have an etch selectivity with respect to the semiconductor layer, and a material having no etch selectivity with the device isolation layer.

20. The semiconductor memory device according to claim 19, wherein the insulating film is made of an oxide film.

19. The semiconductor memory device according to claim 18, wherein the side surfaces of the first impurity region in contact with the bit line stack face each other in a direction parallel to the gate stack.

19. The semiconductor memory device of claim 18, wherein the side surfaces of the second impurity region in contact with the storage node are opposite to each other in a direction parallel to the gate stack.