KR20060123813A - Apparatus for forming of device isolation in a semiconductor device - Google Patents
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Abstract
Description
도 1은 실리콘 과다 산화물을 포함하는 실리콘 산화막의 SEM 사진이다.1 is a SEM photograph of a silicon oxide film containing silicon excess oxide.
도 2는 도 1에 도시된 실리콘 산화막에 대하여 연마 공정을 수행한 실리콘 산화막의 SEM 사진이다.FIG. 2 is a SEM photograph of a silicon oxide film subjected to a polishing process with respect to the silicon oxide film shown in FIG. 1.
도 3 내지 도 7은 본 발명의 일 실시예에 따른 반도체 장치의 소자 분리 방법을 설명하기 위한 개략적인 공정 단면도들이다.3 to 7 are schematic cross-sectional views illustrating a device isolation method of a semiconductor device according to an embodiment of the present invention.
도 8 및 도 9는 실리콘 산화막 중에 O2의 비율에 따른 트렌치 갭 매립 특성을 비교하기 위한 개략적인 SEM 사진들이다.8 and 9 are schematic SEM photographs for comparing the trench gap filling characteristics according to the ratio of O 2 in the silicon oxide film.
도 10은 실리콘 산화막 중에 O2의 비율 및 열처리 유무에 따른 실리콘 산화막 굴절률을 설명하기 위한 그래프이다.10 is a graph illustrating the refractive index of the silicon oxide film according to the ratio of O 2 and the presence or absence of heat treatment in the silicon oxide film.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
100 : 반도체 기판 102 : 패드 산화막 패턴100
104 : 하드 마스크 패턴 106 : 트렌치104: hard mask pattern 106: trench
108 : 열 산화막 110 : 질화 라이너108: thermal oxide film 110: nitrided liner
112 : 실리콘 산화막 114 : 실리콘 산화막 패턴112: silicon oxide film 114: silicon oxide film pattern
본 발명은 반도체 장치의 소자 분리 방법에 관한 것이다. 보다 상세하게는, 반도체 기판에 형성된 트렌치 내에 소자 분리 절연막을 형성하여 소자를 분리 방법에 관한 것이다.The present invention relates to a device isolation method of a semiconductor device. More particularly, the present invention relates to a method of separating an element by forming an element isolation insulating film in a trench formed in a semiconductor substrate.
근래에 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여 반도체 장치는 집적도, 신뢰도 및 응답속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다. 상기 반도체 장치의 집적도 향상을 위한 기술로서 상기 반도체 장치를 구성하는 소자들을 전기적으로 분리하는 영역을 형성하는 가공 기술이 중요하게 대두되고 있다. 상기 소자들을 전기적으로 분리하는 영역은 좁은 면적을 차지하면서 절연이 효과적으로 이루어져야 한다.In recent years, with the rapid spread of information media such as computers, semiconductor devices are also rapidly developing. In terms of its function, the semiconductor device is required to operate at a high speed and to have a large storage capacity. In response to such demands, manufacturing techniques have been developed for semiconductor devices to improve the degree of integration, reliability, and response speed. As a technology for improving the degree of integration of the semiconductor device, a processing technology for forming a region for electrically separating the elements constituting the semiconductor device has been important. The area electrically separating the devices should occupy a narrow area and be effectively insulated.
상기 가공 기술은 LOCOS(LoCal Oxidation of Silicon) 기술 또는 트렌치(Shallow Trench Isolation : STI) 기술 등이 있으며, 최근에는 좁은 면적을 차지하고, 깊이에 의해 절연 마진을 확보할 수 있는 트렌치 기술을 주로 사용한다.The processing technology includes a LOCOS (LoCal Oxidation of Silicon) technology or a trench (Shallow Trench Isolation (STI) technology). Recently, a trench technology that occupies a small area and secures an insulation margin by depth is mainly used.
상기 트렌치 기술을 사용한 소자 분리 영역의 형성 방법을 간단하게 살펴보면, 반도체 기판에 패드 산화막 및 하드 마스크 패턴을 순차적으로 형성하고, 상기 하드 마스크 패턴을 식각 마스크로 상기 패드 산화막 및 반도체 기판을 식각하여 트렌치를 형성한다.A method of forming a device isolation region using the trench technique may be described in brief. A pad oxide layer and a hard mask pattern may be sequentially formed on a semiconductor substrate, and the pad oxide layer and the semiconductor substrate may be etched using the hard mask pattern as an etching mask. Form.
이어서, 상기 트렌치를 소자 분리용 절연막으로 매립한다. 상기 소자 분리용 절연막은 실리콘 산화막으로써 보통 고 밀도 플라즈마(high density plasma : HDP) 증착 공정으로 형성된다. 상기 증착 공정의 반응 가스로 SiN4 소오스 가스 및 O2 소오스 가스를 포함하는 혼합 가스를 사용하며 상기 트렌치 내에 실리콘 산화막(SiO2)을 형성한다. 또한, 상기 플라즈마를 형성하기 위한 플라즈마 분위기 형성 가스로는 He이 사용된다.Subsequently, the trench is filled with an insulating film for element isolation. The insulating film for device isolation is a silicon oxide film and is usually formed by a high density plasma (HDP) deposition process. A mixed gas including a SiN 4 source gas and an O 2 source gas is used as a reaction gas of the deposition process, and a silicon oxide film (SiO 2 ) is formed in the trench. In addition, He is used as a plasma atmosphere formation gas for forming the said plasma.
한편, 상기 증착 공정을 수행하는 동안, 상기 플라즈마를 형성하기 위한 바이어스(bias)가 클수록 트렌치를 매립하는 실리콘 산화막의 갭 매립(gap-fill) 능력이 향상된다.Meanwhile, during the deposition process, the larger the bias for forming the plasma, the better the gap-fill capability of the silicon oxide film filling the trench.
이때, 실리콘 산화막의 갭 매립 능력을 향상시키기 위하여 바이어스 양을 증가시키면, 상기 반도체 기판으로 상기 He가스가 반도체 기판으로 스퍼터링(sputtering)되어 상기 반도체 기판을 손상시킬 수 있다. 그래서, 높은 바이어스를 사용하면서 반도체 기판의 손상을 방지하기 위하여 상기 He가스를 대신하여 H2 가스를 사용하는데, 상기 H2가스는 높은 바이어스에도 반도체 기판으로 스퍼터링되는 강도가 He에 비해 작고, 직진성이 좋아 갭 매립 특성이 우수하다.At this time, if the bias amount is increased to improve the gap filling capability of the silicon oxide film, the He gas may be sputtered into the semiconductor substrate and damage the semiconductor substrate. So, in place of the He gas to use H 2 gas in order while using a high bias to prevent damage to the semiconductor substrate, and the H 2 gas is the intensity of sputtering to the semiconductor substrate to a high bias smaller than He, the straightness Good gap filling properties are excellent.
그러나, 상기 H2가스는 상기 반응 가스 중 O2와의 쉽게 반응하며, 상기 실리콘 산화막 내의 O2의 비율을 감소시켜 상기 실리콘 산화막 내에 실리콘 과다 산화물 (Silicon rich oxide)을 포함하게 된다.However, the H 2 gas easily reacts with O 2 in the reaction gas, and reduces the ratio of O 2 in the silicon oxide film to include silicon rich oxide in the silicon oxide film.
도 1은 실리콘 과다 산화물을 포함하는 실리콘 산화막의 SEM 사진이다.1 is a SEM photograph of a silicon oxide film containing silicon excess oxide.
도 1을 참조하면, A부분이 실리콘 과다 산화물로써 상기 실리콘 과다 산화물은 이후 연마 공정 시, 액티브 및 필드 영역의 소자 분리가 이루어지지 않게 한다.Referring to FIG. 1, the portion A is a silicon excess oxide, which prevents device isolation between active and field regions during the polishing process.
보다 상세하게 설명하면, 보통 실리콘 산화막을 반도체 기판이 노출되도록 연마하여 소자를 분리한다. 즉, 반도체 소자로 기능하는 액티브 영역(즉, 노출된 반도체 기판)과, 상기 반도체 소자들 사이를 절연하기 위한 필드 영역(연마 공정 후, 트렌치를 메운 실리콘 산화막)으로 소자를 분리한다. 그러나, 상기 실리콘 과다 산화물이 형성된 실리콘 산화막에 대하여 연마 공정을 수행하면, 상기 실리콘 과다 산화물에 의해 연마 공정이 잘 수행되지 않아(un-polishing) 상기 액티브 및 필드 영역 즉, 소자를 분리하지 못하여 반도체 장치로써 기능할 수 없게 된다.In more detail, the silicon oxide film is usually polished to expose the semiconductor substrate to separate the device. That is, the device is separated into an active region (that is, an exposed semiconductor substrate) serving as a semiconductor element, and a field region (a silicon oxide film having a trench filled after the polishing process) for insulating the semiconductor elements. However, when the polishing process is performed on the silicon oxide film on which the silicon excess oxide is formed, the polishing process is not performed well by the silicon excess oxide (un-polishing), so that the active and field regions, that is, the semiconductor device cannot be separated. It will not function.
도 2는 도 1에 도시된 실리콘 산화막에 대하여 연마 공정을 수행한 실리콘 산화막의 SEM 사진이다. 도 2를 참조하면, 상기 실리콘 과다 산화물로 인하여 상기 실리콘 산화막에 대하여 언-폴리싱(Un-polishing)된 상태를 확인할 수 있다.FIG. 2 is a SEM photograph of a silicon oxide film subjected to a polishing process with respect to the silicon oxide film shown in FIG. 1. Referring to FIG. 2, it can be seen that the silicon oxide film is un-polished due to the excessive silicon oxide.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 실리콘 산화막 내의 실리콘 과다 산화물을 포함하고 있지 않아 액티브 및 필드 영역에 분리된 반도체 소자 분리 방법을 제공하는데 있다.An object of the present invention for solving the above problems is to provide a semiconductor device isolation method that does not contain a silicon excess oxide in the silicon oxide film is separated into active and field regions.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 소자 분리를 위한 트렌치가 형성된 기판 상에 실리콘 소오스 가스, 산소 소오스 가스 및 수소 소오스 가스를 포함하는 반응 가스를 사용하는 고 밀도 플라즈마 공정을 수행하여 상기 트렌치를 매립하도록 제1실리콘 산화막을 형성하고, 상기 제1실리콘 산화막에 대하여 습식 열처리 공정을 수행하여 상기 제1실리콘 산화막을 화학 양론적으로 안정한 제2실리콘 산화막으로 형성하며, 상기 제2실리콘 산화막을 상기 기판의 상부가 노출되도록 연마함으로써 소자 분리막 패턴을 형성한다.According to an aspect of the present invention for achieving the above object, by performing a high density plasma process using a reaction gas containing a silicon source gas, an oxygen source gas and a hydrogen source gas on a substrate formed with a trench for device isolation Forming a first silicon oxide film to fill the trench, and performing a wet heat treatment process on the first silicon oxide film to form the first silicon oxide film as a stoichiometrically stable second silicon oxide film, and the second silicon oxide film The upper surface of the substrate is polished to form an isolation pattern.
상기 습식 열처리는 약 400 내지 1000℃ 온도에서 약 30분 동안 수행될 수 있다. The wet heat treatment may be performed at about 400 to 1000 ° C. for about 30 minutes.
상기와 같은 본 발명에 따르면, H2, Si 및 O2를 포함하는 가스를 이용하는 고 밀도 플라즈마 공정을 수행하여 갭 매립 특성이 좋은 실리콘 산화막을 형성하고, 상기 실리콘 산화막 내에 포함된 실리콘 과다 산화물을 습식 열처리 공정을 통해 화학 양론적으로 안정한 실리콘 산화물로 변환시켜 연마 공정 시, 실리콘 과다 산화물로 인한 언-폴리싱 문제를 해결할 수 있다.According to the present invention as described above, by performing a high-density plasma process using a gas containing H 2 , Si and O 2 to form a silicon oxide film with good gap buried characteristics, and wet the silicon excess oxide contained in the silicon oxide film The annealing process converts into stoichiometrically stable silicon oxide, thus solving the problem of un-polishing due to excess silicon during polishing.
이하, 본 발명에 따른 바람직한 실시예에 따른 반도체 장치의 소자 분리 방법에 대해 첨부된 도면들을 참조하여 상세하게 설명하면 다음과 같다.Hereinafter, a device isolation method of a semiconductor device according to an exemplary embodiment of the present invention will be described in detail with reference to the accompanying drawings.
도 3 내지 도 7은 본 발명의 일 실시예에 따른 반도체 장치의 소자 분리 방법을 설명하기 위한 개략적인 공정 단면도들이다.3 to 7 are schematic cross-sectional views illustrating a device isolation method of a semiconductor device according to an embodiment of the present invention.
도 3을 참조하면, 반도체 기판(100) 상에 패드 산화막(도시되지 않음) 및 하드 마스크용 실리콘 질화막(도시되지 않음)을 형성한다. 상기 패드 산화막은 열 산 화 공정에 의해 형성될 수 있으며, 상기 실리콘 질화막이 반도체 기판(100)과 직접 접촉할 때 발생하는 스트레스를 감소시키기 위해 형성된다. 또한, 상기 실리콘 질화막은 저압 화학 기상 증착(low pressure chemical vapor deposition : LPCVD) 공정에 의해 형성될 수 있다.Referring to FIG. 3, a pad oxide film (not shown) and a silicon nitride film for a hard mask (not shown) are formed on the
이때, 선택적으로 상기 하드 마스크 층상에 유기 반사 방지막(Anti-Reflection Layer : ARL, 도시되지 않음)을 더 형성할 수 있다. 상기 유지 반사 방지막은 이후에 수행되는 사진 공정에서 난반사에 의해 포토레지스트 측벽 프로파일이 불량해지는 것을 방지하기 위해 제공되는 막이다.In this case, an organic anti-reflection layer (ALL, not shown) may be further formed on the hard mask layer. The sustained antireflection film is a film provided to prevent the photoresist sidewall profile from being degraded by diffuse reflection in a subsequent photographic process.
이이서, 상기 실리콘 질화막 상부에 포토레지스트 패턴(도시되지 않음)을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 상기 실리콘 질화막을 식각하여 하드 마스크 패턴(104)을 형성하고, 계속하여 패드 산화막을 식각하여 패드 산화막 패턴(102)을 형성한다. 상기 하드 마스크 패턴(104) 및 패드 산화막 패턴(102)은 상기 반도체 기판(100)에서 필드 영역에 해당하는 부위를 선택적으로 노출되도록 형성한다.Next, a photoresist pattern (not shown) is formed on the silicon nitride layer, the silicon nitride layer is etched using the photoresist pattern as an etch mask to form a
도 4를 참조하면, 상기 하드 마스크 패턴(104) 상에 형성된 상기 포토레지스트 패턴은 에싱(ashing) 공정 또는 스트립(strip) 공정을 통해 제거된다. 이어서, 상기 하드 마스크 패턴(104)을 식각 마스크로 상기 반도체 기판(100)의 노출된 영역을 선택적으로 식각하여 트렌치(106)를 형성한다. 이때, 상기 유기 반사 방지막은 반도체 기판(100)을 식각하는 동안 제거된다.Referring to FIG. 4, the photoresist pattern formed on the
이때, 상기 트렌치(106)를 형성한 후, 선택적으로 열 산화막(108) 및 절연막 라이너(110)를 형성할 수 있다. 보다 상세하게, 이전의 건식 식각 공정 시에 발생한 표면 데미지(damage)를 큐어링(curing)하기 위해 상기 트렌치 표면을 열 산화시켜 매우 얇은 두께의 열 산화막(108)이 형성된다. 이어서, 상기 열 산화막(108)이 형성되어 있는 상기 트렌치의 내측면과 저면, 상기 패드 산화막 패턴(102) 및 하드 마스크 패턴(104)의 표면에 수백Å의 얇을 두께로 절연막 라이너(110)를 형성한다.In this case, after the
상기 절연막 라이너(110)는 이후 공정에 의해 상기 트렌치 내에 매립되는 소자 분리용 실리콘 산화막(112) 내부의 스트레스를 감소시키고, 불순물 이온들이 필드 영역 내로 침투하는 것을 방지하기 위해 형성된다. 상기 절연막 라이너(110)는 특정한 식각 조건 하에서 후에 설명될 실리콘 산화막(112)과의 식각 선택비가 높은 물질로 형성되어야 하며, 예컨대, 실리콘 질화물(SiN)로 형성될 수 있다.The
도 5를 참조하면, 상기 트렌치(106)를 채우도록 갭 매립 특성이 우수한 실리콘 산화막(112)을 고 밀도 플라즈마 화학 기상 증착(high density plasma chemical vapor deposition : HDP CVD) 방법에 의해 증착된다. 바람직하게는, SiH4, O2 및 H2 가스를 반응 가스로 이용하여 플라즈마를 발생시킴으로써 고 밀도 플라즈마 산화막(112)을 형성한다. 이때, 형성되는 고 밀도 플라즈마 산화막(112)은 SiO2로써 화학 양론적으로 안정한 실리콘 산화막이며, 이후에 언급될 실리콘 과다 산화물은 SiOx로써 x는 2보다 작으며, 상기 실리콘 과다 산화물은 화학 양론적으로 불안정한 상태를 의미한다.Referring to FIG. 5, a
여기서, 상기 H2 가스는 플라즈마 분위기를 조성하기 위한 가스로 사용될 수 있는데, 상기 H2가스는 종래에 사용된 He가스에 비해 직진성이 우수하고, 반도체 기판(100)에 스퍼터링되는 강도가 작아 높은 바이어스에서도 사용될 수 있다.Here, the H 2 gas may be used as a gas for creating a plasma atmosphere. The H 2 gas has a higher straightness than the He gas used in the related art, and has a low sputtering strength on the
이처럼 높은 바이어스에서 고 밀도 플라즈마 공정을 수행하면, 갭 매립 특성이 좋은 실리콘 산화막(112)을 형성할 수 있다. 보다 자세하게 설명하면, 고 밀도 플라즈마 공정을 수행하는 동안 높은 바이어스를 인가하면, 상기 직진성이 좋은 H2가스는 상기 트렌치(106)의 하부로 직진하게 되며, 상기 트렌치(106)의 측면부터 증착되지 않아 보이드 형성을 미연에 방지할 수 있어 갭 매립 특성이 좋은 실리콘 산화막(112)을 형성할 수 있다.When the high density plasma process is performed at such a high bias, the
이때, 상기 반응 가스 및 플라즈마 분위기 형성 가스로 사용되는 H2 가스는 상기 반응 가스 중 O2와 반응하여 실리콘 산화막 내 O2의 비율을 감소시킨다. 즉, 상기 O2의 감소로 인하여 상기 실리콘 산화막(112) 내에는 실리콘이 과다하게 형성된 실리콘 과다 산화물이 일부 포함된다.At this time, the H 2 gas used as the reaction gas and the plasma atmosphere forming gas reacts with O 2 in the reaction gas to reduce the ratio of O 2 in the silicon oxide film. That is, due to the reduction of O 2 , the
상기 실리콘 과다 산화물은 후술될 연마 공정 시, 연마 공정의 난점으로 작용한다. 보다 상세하게 설명하면, 상기 실리콘 과다 산화물을 포함하는 실리콘 산화막(112)에 대하여 연마 공정을 수행하는 연마 조건은 실리콘 과다 산화물이 형성되지 않은 실리콘 산화막 즉, 화학 양론적으로 안정한 실리콘 산화막을 연마하는 조건과 동일하다. 따라서, 상기 실리콘 과다 산화물이 포함된 실리콘 산화막(112)에 사용되는 슬러리는 실리콘 과다 산화물을 연마하지 못하고, 화학 양론적으로 안 정한 실리콘 산화막을 연마할 때와 동일한 속도로 동일한 시간동안 연마하기 때문에 상기 실리콘 과다 산화물을 포함된 실리콘 산화막(112)은 소자 분리가 되는 지점까지 연마되지 않는다.The silicon excess oxide acts as a difficulty of the polishing process, which will be described later. In more detail, the polishing conditions for performing the polishing process on the
상기와 같이 연마 공정 시, 난점으로 작용하는 실리콘 과다 산화물을 포함하는 실리콘 산화막(112) 즉, SiOx(x<2)을 화학 양론적으로 안정한 SiO2로 변환시키기 위하여 도 6을 참조하면, 상기 실리콘 과다 산화물이 포함된 실리콘 산화막(112)이 매립된 반도체 기판(100)에 대하여 약 400 내지 1000℃ 온도에서 약 30분 동안 습식 열처리를 수행한다.Referring to FIG. 6, in order to convert the
상기 습식 열처리를 수행하는 동안, 실리콘 과다 산화물을 포함한 실리콘 산화막(SiOx)이 화학 양론적으로 안정한 실리콘 산화막(SiO2, 114)로 변환된다. 보다 상세하게는, 상기 습식 열처리는 수증기 즉, H2O 분위기에서 수행되어진다. 상기 수증기 내에 포함된 산소(O2)는 상기 실리콘 산화막 내 실리콘 과다 산화물의 실리콘(Si)과 결합하여 상기 실리콘 과다 산화물(SiOx)을 화학 양론적으로 안정한 실리콘 산화막(SiO2, 114)으로 변환시킨다.During the wet heat treatment, a silicon oxide film (SiOx) containing a silicon excess oxide is converted into a stoichiometrically stable silicon oxide film (SiO 2, 114). More specifically, the wet heat treatment is performed in water vapor, that is, H 2 O atmosphere. Oxygen (O 2 ) contained in the water vapor combines with silicon (Si) of the silicon overoxide in the silicon oxide film to convert the silicon overoxide (SiOx) into a stoichiometrically stable silicon oxide film (SiO 2 , 114). .
도 7을 참조하면, 상기 열 처리한 실리콘 산화막(114)을 화학적 기계적 연마(chemical mechanical polishing : CMP) 공정을 수행하여 상기 하드 마스크 패턴(104)의 상부를 노출시켜 실리콘 산화막 패턴(116)을 형성한다. 이어서, 상세하게 도시되어 있지는 않지만 상기 하드 마스크 패턴(104)을 제거하여 소자 분리시킨다. 이때, 상기 노출된 반도체 기판(100)은 반도체 소자를 형성하기 위한 액티브 영역이고, 상기 실리콘 산화막 패턴(116)은 상기 액티브 영역들 사이를 격리시키기 위한 필드 영역이다.Referring to FIG. 7, the silicon
자세하게 도시되어 있지는 않지만, 후속 공정으로, 게이트 산화막(도시되지 않음) 및 게이트 전극(도시되지 않음)을 포함하는 트랜지스터(transistor) 형성 공정이 수행하여 게이트 전극(도시되지 않음)을 형성할 수 있다.Although not shown in detail, in a subsequent process, a transistor forming process including a gate oxide film (not shown) and a gate electrode (not shown) may be performed to form a gate electrode (not shown).
이하, 실험적 결과에 따른 실리콘 산화막의 특성 및 실리콘 산화막 연마 공정을 설명하기로 한다.Hereinafter, the characteristics of the silicon oxide film and the silicon oxide film polishing process according to the experimental results will be described.
우선, 실리콘 산화막에 포함된 산소 비율에 따른 트렌치 갭 매립 능력을 비교 실험한 결과를 설명한다.First, the results of comparative experiments on the trench gap filling ability according to the oxygen ratio included in the silicon oxide film will be described.
도 8 및 도 9는 실리콘 산화막 중에 O2의 비율에 따른 트렌치 갭 매립 특성을 비교하기 위한 개략적인 SEM 사진들이다.8 and 9 are schematic SEM photographs for comparing the trench gap filling characteristics according to the ratio of O 2 in the silicon oxide film.
도 8 및 도 9를 참조하면, 반응 가스 중 O2의 비율이 28sccm일 때의 갭 매립 특성이 20sccm일 때의 갭 매립 특성에 비해 현저하게 떨어지는 것을 확인할 수 있다. 전술한 바와 같이 산소(O2)의 비율이 낮아져 갭 매립 특성이 좋아지는 것은 상기 산소와 결합하는 수소(H2) 때문이다. 상기 수소 가스는 직진성이 좋고, 높은 바이어스를 인가하여도 반도체 기판에 손상을 거의 주지 않아 실리콘 산화막의 갭 매립 특성을 우수하게 한다.8 and 9, it can be seen that the gap filling property when the ratio of O 2 in the reaction gas is 28 sccm is significantly lower than the gap filling property when 20 sccm. As described above, the ratio of oxygen (O 2 ) is lowered and the gap filling characteristic is improved because of hydrogen (H 2 ) bonded to the oxygen. The hydrogen gas has good straightness and hardly damages the semiconductor substrate even when a high bias is applied, thereby improving the gap filling characteristics of the silicon oxide film.
이하, 실리콘 과다 산화물을 포함하는 실리콘 산화막 중에 O2의 비율 및 열처리 유무에 따른 실리콘 산화막의 굴절률을 설명한다.Hereinafter, the refractive index of the silicon oxide film according to the ratio of O 2 and the presence or absence of heat treatment in the silicon oxide film containing silicon excess oxide will be described.
도 10은 실리콘 산화막 중에 O2의 비율 및 열처리 유무에 따른 실리콘 산화막 굴절률을 설명하기 위한 그래프이다.10 is a graph illustrating the refractive index of the silicon oxide film according to the ratio of O 2 and the presence or absence of heat treatment in the silicon oxide film.
도 10을 참조하면, 실리콘 산화막 중의 O2의 비율이 24, 20 및 16sccm으로 낮아짐에 따라 실리콘 산화막의 굴절률 높아지는 것을 확인할 수 있다. 보통 화학 양적으로 안정된 실리콘 산화막 즉, SiO2막의 굴절률은 약 1.45 내지 1.462정도이다. 즉, 굴절률이 1.45내지 1.462 범위 내에 있으면, 실리콘 산화막 중의 O2의 비율이 화학 양론적으로 안정하다고 판단할 수 있다. 한편, O2의 비율이 16sccm정도인 실리콘 산화막의 굴절률은 약 1.465 내지 1.7로써, 상기와 같은 O2의 비율을 가진 실리콘 산화막은 실리콘 과다 산화물을 포함하고 있다고 판단하다.Referring to FIG. 10, it can be seen that the refractive index of the silicon oxide film is increased as the ratio of O 2 in the silicon oxide film is lowered to 24, 20, and 16 sccm. Usually, the refractive index of the chemically stable silicon oxide film, that is, SiO 2 film, is about 1.45 to 1.462. That is, when the refractive index is in the range of 1.45 to 1.462, it can be determined that the ratio of O 2 in the silicon oxide film is stoichiometrically stable. On the other hand, the refractive index of the silicon oxide film having an O 2 ratio of about 16 sccm is about 1.465 to 1.7, and it is determined that the silicon oxide film having the above O 2 ratio contains a silicon excess oxide.
따라서, 상기와 같이 실리콘 산화막 내의 O2의 비율이 낮은 경우, 습식 열처리를 수행함으로써 상기 실리콘 산화막의 O2의 비율을 증가시켜 화학 양론적으로 안정한 실리콘 산화막을 형성할 수 있다.Therefore, when the ratio of O 2 in the silicon oxide film is low as described above, by performing wet heat treatment, the ratio of O 2 in the silicon oxide film may be increased to form a stoichiometrically stable silicon oxide film.
상술한 바와 같이, 본 발명의 바람직한 실시예에 따르면, 고 밀도 플라즈마 공정을 수행하여 트렌치 내부에 매립하도록 실리콘 산화막을 형성하는 공정에서 반 응 가스로 수소 소오스 가스, 산소 소오스 가스 및 실리콘 소오스 가스를 포함하는 혼합 가스를 사용함으로써 상기 트렌치 매립 특성을 향상시킨다. 또한, 반응 가스의 수소와 산소의 반응에 의해 산소가 감소하여 형성되는 실리콘 과다 산화물을 습식 열처리 공정을 수행하여 제거한다.As described above, according to a preferred embodiment of the present invention, in the process of forming a silicon oxide film to fill the inside of the trench by performing a high density plasma process, the reaction gas includes a hydrogen source gas, an oxygen source gas and a silicon source gas. The trench embedding characteristics are improved by using a mixed gas. In addition, the excess silicon oxide formed by reducing oxygen by the reaction of hydrogen and oxygen in the reaction gas is removed by performing a wet heat treatment process.
상기 실리콘 과다 산화물을 제거함으로써 실리콘 산화막에 대하여 연마 공정을 연마 종점까지 수행할 있어, 액티브 및 필드 영역이 확실하게 분리될 수 있다.By removing the silicon excess oxide, the polishing process can be performed to the silicon oxide film to the polishing end point, so that the active and field regions can be reliably separated.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.While the foregoing has been described with reference to preferred embodiments of the present invention, those skilled in the art will be able to variously modify and change the present invention without departing from the spirit and scope of the invention as set forth in the claims below. It will be appreciated.
Claims (6)
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