KR20070026985A - Method of isolating elements in a semiconductor device - Google Patents
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Abstract
Description
도 1은 고밀도 플라즈마 공정 수행 시 발생한 불량을 나타낸 사진이다.1 is a photograph showing a defect generated when performing a high density plasma process.
도 2는 고밀도 플라즈마 공정 조건에 따른 기판의 온도 변화를 설명하기 위한 그래프이다.2 is a graph for explaining a temperature change of a substrate according to a high density plasma process condition.
도 3은 기판 상에 형성된 패드 산화막 패턴 및 하드 마스크 패턴을 설명하기 위한 단면도이다.3 is a cross-sectional view illustrating a pad oxide film pattern and a hard mask pattern formed on a substrate.
도 4는 도 3에서 도시된 하드 마스크 패턴에 의해 형성된 트렌치를 설명하기 위한 단면도이다.4 is a cross-sectional view illustrating a trench formed by the hard mask pattern illustrated in FIG. 3.
도 5는 도 4에서 도시된 트렌치의 열처리 공정을 설명하기 위한 단면도이다.FIG. 5 is a cross-sectional view for describing a heat treatment process of the trench illustrated in FIG. 4.
도 6은 도 5에서 도시된 트렌치 상에 형성된 헬륨 산화막을 설명하기 위한 단면도이다.FIG. 6 is a cross-sectional view illustrating a helium oxide film formed on the trench illustrated in FIG. 5.
도 7은 도 6에서 도시된 헬륨 산화막이 형성된 트렌치 내에 형성된 실리콘 산화막을 설명하기 위한 단면도이다.FIG. 7 is a cross-sectional view illustrating a silicon oxide film formed in a trench in which a helium oxide film shown in FIG. 6 is formed.
도 8은 도 7에 도시된 실리콘 산화막으로부터 형성된 실리콘 산화막 패턴을 설명하기 위한 단면도이다.FIG. 8 is a cross-sectional view illustrating a silicon oxide film pattern formed from the silicon oxide film shown in FIG. 7.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
100 : 반도체 기판 102 : 패드 산화막 패턴100
104 : 하드 마스크 패턴 106 : 트렌치104: hard mask pattern 106: trench
108 : 헬륨 산화막 110 : 실리콘 산화막108: helium oxide film 110: silicon oxide film
112 : 실리콘 산화막 패턴 112: silicon oxide pattern
본 발명은 반도체 장치의 소자 분리 방법에 관한 것이다. 보다 상세하게는, 반도체 기판에 형성된 트렌치 내에 소자 분리 절연막을 형성하여 소자를 분리하는 방법에 관한 것이다.The present invention relates to a device isolation method of a semiconductor device. More particularly, the present invention relates to a method of separating an element by forming an isolation layer in a trench formed in a semiconductor substrate.
근래에 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여 반도체 장치는 집적도, 신뢰도 및 응답속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다. 상기 반도체 장치의 집적도 향상을 위한 기술로서 상기 반도체 장치를 구성하는 소자들을 전기적으로 분리하는 영역을 형성하는 가공 기술이 중요하게 대두되고 있다. 상기 소자들을 전기적으로 분리하는 영역은 좁은 면적을 차지하면서 절연이 효과적으로 이루어져야 한다. 이러한 소자분리의 형성공정은 모든 반도체 제조 공정 단계에 있어서 초기 단계의 공정으로서, 액티브 영역의 사이즈 및 후속 공정의 공정마진을 좌우하게 된다.In recent years, with the rapid spread of information media such as computers, semiconductor devices are also rapidly developing. In terms of its function, the semiconductor device is required to operate at a high speed and to have a large storage capacity. In response to such demands, manufacturing techniques have been developed for semiconductor devices to improve the degree of integration, reliability, and response speed. As a technology for improving the degree of integration of the semiconductor device, a processing technology for forming a region for electrically separating the elements constituting the semiconductor device has been important. The area electrically separating the devices should occupy a narrow area and be effectively insulated. The process of forming the device isolation is an initial step in all semiconductor manufacturing process steps, and depends on the size of the active region and the process margin of subsequent processes.
상기 가공 기술은 LOCOS(LoCal Oxidation of Silicon) 기술 또는 트렌치(Shallow Trench Isolation : STI) 기술 등이 있으며, 최근에는 좁은 면적을 차지하고, 깊이에 의해 절연 마진을 확보할 수 있는 트렌치 기술을 주로 사용한다.The processing technology includes a LOCOS (LoCal Oxidation of Silicon) technology or a trench (Shallow Trench Isolation (STI) technology). Recently, a trench technology that occupies a small area and secures an insulation margin by depth is mainly used.
상기 트렌치 기술을 사용한 소자 분리 영역의 형성 방법을 간단하게 살펴보면, 반도체 기판에 패드 산화막 및 하드 마스크 패턴을 순차적으로 형성하고, 상기 하드 마스크 패턴을 식각 마스크로 상기 패드 산화막 및 반도체 기판을 식각하여 트렌치를 형성한다.A method of forming a device isolation region using the trench technique may be described in brief. A pad oxide layer and a hard mask pattern may be sequentially formed on a semiconductor substrate, and the pad oxide layer and the semiconductor substrate may be etched using the hard mask pattern as an etching mask. Form.
이어서, 상기 트렌치를 소자 분리용 절연막으로 매립한다. 상기 소자 분리용 절연막은 실리콘 산화막으로써 보통 고밀도 플라즈마(high density plasma : HDP) 공정으로 형성된다.Subsequently, the trench is filled with an insulating film for element isolation. The insulating film for device isolation is a silicon oxide film and is usually formed by a high density plasma (HDP) process.
상기 증착 공정의 반응 가스로 규소질화물(SiN4) 소오스 가스 및 산소(O2) 소오스 가스를 포함하는 혼합 가스를 사용하며 상기 트렌치 내에 실리콘 산화막(SiO2)을 형성한다. 또한, 상기 플라즈마를 형성하기 위한 플라즈마 분위기 형성 가스로는 헬륨(He)이 사용된다.Silicon nitride (SiN 4 ) source gas and oxygen (O 2 ) as the reaction gas of the deposition process A mixed gas containing a source gas is used to form a silicon oxide film (SiO 2 ) in the trench. In addition, helium (He) is used as a plasma atmosphere forming gas for forming the plasma.
그런데, 반도체 장치가 고집적화됨에 따라, 액티브 영역 및 필드 영역의 사이즈가 매우 축소되고 있으며, 이에 따라 상기 필드 영역을 형성하기 위한 트렌치의 폭은 매우 좁아지고 그 깊이는 상대적으로 깊어지고 있다.However, as the semiconductor devices are highly integrated, the sizes of the active regions and the field regions are greatly reduced, and accordingly, the widths of the trenches for forming the field regions are very narrow and their depths are relatively deep.
상기와 같이, 트렌치의 종횡비(aspect ratio)가 증가됨에 따라, 트렌치 내에 보이드(void)나 심(seam)등의 발생없이 산화막을 채워넣는 것이 매우 어려워지고 있다.As described above, as the aspect ratio of the trench is increased, it is very difficult to fill the oxide film without the occurrence of voids or seams in the trench.
또한, 상기 트렌치의 가장자리에서 상기 산화막의 증착 속도가 상기 트렌치의 바닥 또는 측벽에서의 증착 속도보다 빠르기 때문에, 상기 트렌치 내부에 보이드나 심등이 발생될 수 있다.In addition, since the deposition rate of the oxide film at the edge of the trench is faster than the deposition rate at the bottom or sidewall of the trench, voids or deep light may be generated in the trench.
그래서, 상기 고밀도 플라즈마 공정을 수행하되, 상기 플라즈마에 의한 손상을 최소화하는 방법이 요구되고 있다. 때문에, 알에프 파워(RF POWER)를 줄이거나, 사전에 플라즈마에 의한 손상이 없는 라이너(liner) 즉, 프리 코팅 막(free coating layer)을 사전에 도입하는 것이다. 상기 방법의 경우에는 상술한 플라즈마에 의한 손상을 줄일 수 있으나 갭을 매립하는 능력이 떨어지는 단점을 가지고 있다.Therefore, there is a need for a method of performing the high density plasma process and minimizing damage caused by the plasma. Therefore, the RF power is reduced, or a liner that is not damaged by plasma in advance, that is, a free coating layer is introduced in advance. In the case of the above method, the damage caused by the above-described plasma can be reduced, but the ability to fill the gap is inferior.
이러한 보이드나 심들이 발생되는 것을 방지하기 위하여, 갭 매립 (gap-fill)능력이 우수한 수소 가스를 소스 가스로 사용한다. 상기 수소 가스는 입자의 크기가 매우 작고, 직진성이 좋아 갭 매립 특성이 우수하다. 그러나, 상기 수소 가스는 상기 고밀도 플라즈마 공정을 수행하여 상기 트렌치를 매립할 시에 액티브 영역이 국부적으로 패어지는 액티브 피팅(Active pitting)현상이 빈번히 나타난다.To prevent these voids and seams from occurring, hydrogen with excellent gap-fill capability Use gas as source gas. The hydrogen gas has a very small particle size, good straightness, and excellent gap filling properties. However, an active pitting phenomenon frequently occurs in which the active region is locally filled when the hydrogen gas fills the trench by performing the high density plasma process.
도 1은 고밀도 플라즈마 공정 수행 시 발생한 불량을 나타낸 사진이다.1 is a photograph showing a defect generated when performing a high density plasma process.
도 1을 참조하면, A부분은 상기 액티브 피팅 현상은 상기 수소 가스를 반응 가스로 사용하여 고밀도 플라즈마 공정을 수행하여 상기 트렌치를 매립한 후에 발생한 액티브 피팅 현상이다. 상기 액티브 현상은 상기 고밀도 플라즈마 공정 시에 반응가스로 사용한 수소 가스가 액티브에 확산하여 발생한다.Referring to FIG. 1, part A is an active fitting phenomenon generated after filling the trench by performing a high density plasma process using the hydrogen gas as a reaction gas. The active phenomenon occurs when hydrogen gas used as a reaction gas diffuses into the active in the high density plasma process.
상기 액티브 피팅이 발생된 영역에 형성되는 단위 소자는 동작 불량이 발생하거나 동작 특성이 나쁘다. 따라서, 상기 액티브 피팅의 발생은 반도체 장치의 수율 및 반도체 장치의 신뢰성에 악영향을 준다.The unit device formed in the region where the active fitting is generated may have an operation failure or poor operation characteristics. Therefore, the occurrence of the active fitting adversely affects the yield of the semiconductor device and the reliability of the semiconductor device.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 액티브 피팅이 발생하는 것을 방지하며, 보이드나 심들이 발생이 없는 반도체 장치의 소자 분리 방법을 제공하는데 있다.An object of the present invention for solving the above problems is to prevent the occurrence of the active fitting, and to provide a device separation method of the semiconductor device without the occurrence of voids or seams.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 소자 분리를 위한 트렌치가 형성된 기판을 400℃ 이상의 온도로 가열하며, 상기 가열된 기판에 대하여 헬륨 가스를 포함하는 반응 가스를 사용하는 고밀도 플라즈마 공정을 수행하여 상기 트렌치의 저면 및 측면 상에 헬륨 산화막을 연속적으로 형성하며, 상기 헬륨 산화막 상에 수소 가스를 포함하는 반응 가스를 사용하는 고밀도 플라즈마 공정을 수행하여 상기 트렌치를 매립하는 수소 산화막을 형성한다.According to an aspect of the present invention for achieving the above object, a high-density plasma process using a reaction gas containing a helium gas for heating the substrate on which the trench for device isolation is formed to a temperature of 400 ℃ or more Performing a high density plasma process using a reactive gas containing hydrogen gas on the helium oxide film to continuously form a helium oxide film on the bottom and side surfaces of the trench; .
이때, 상기 헬륨 산화막은 300Å 내지 400Å의 두께로 형성한다. 또한, 상기 트렌치는, 기판 상에 패드 산화막 및 하드 마스크 층을 순차적으로 증착하며, 상기 하드 마스크 층 및 패드 산화막을 패터닝하여 하드 마스크 패턴 및 패드 산화막 패턴으로 형성하며, 상기 하드 마스크 패턴을 식각 마스크로 상기 기판을 식각하는 단계를 수행함으로써 형성된다.In this case, the helium oxide film is formed to a thickness of 300 kPa to 400 kPa. The trench may sequentially deposit a pad oxide layer and a hard mask layer on a substrate, and pattern the hard mask layer and the pad oxide layer to form a hard mask pattern and a pad oxide layer pattern, and convert the hard mask pattern into an etch mask. It is formed by performing the step of etching the substrate.
상기와 같은 본 발명에 따르면, 기판 상에 형성된 트렌치를 산화막으로 매립하기 이전에, 상기 기판을 가열한 후, 고밀도 플라즈마 공정을 수행하여 치밀화 된 헬륨 산화막을 상기 트렌치 내에 형성함으로써, 후속으로 진행되는 수소 가스를 반응 가스로 이용한 고밀도 플라즈마 공정 수행 시 수소의 확산을 방지한다.According to the present invention as described above, before filling the trench formed on the substrate with the oxide film, the substrate is heated, and then a high density plasma process is performed to form a densified helium oxide film in the trench, thereby proceeding hydrogen The diffusion of hydrogen is prevented during the high density plasma process using the gas as a reaction gas.
상기 고밀도 플라즈마 공정은 통상적으로 상압 화학 기상 증착 공정(AP-CVD), 저압 화학 기상 증착 공정(LP-CVD) 또는 플라즈마 강화 화학 기상 증착 공정(PE-CVD)에 비해 고진공 및 고파워에서 진행된다. 때문에, 상기 HDP-CVD공정에 의해 막을 형성하는 경우 막의 구조가 치밀하고 막의 기계적 특성이 우수하다. 여기서, 상기 기계적 특성이란 식각, 연마 등의 단위 공정들을 수행할 시에 재현성 있는 결과를 수득할 수 있는 특성을 의미한다.The high density plasma process is typically performed at high vacuum and high power compared to atmospheric pressure chemical vapor deposition (AP-CVD), low pressure chemical vapor deposition (LP-CVD) or plasma enhanced chemical vapor deposition (PE-CVD). Therefore, when the film is formed by the HDP-CVD process, the film structure is dense and the mechanical properties of the film are excellent. Here, the mechanical property refers to a property that can obtain reproducible results when performing unit processes such as etching and polishing.
이어서, 수소를 포함하는 가스를 이용하는 고밀도 플라즈마 공정을 수행하여 갭 매립 특성이 좋은 실리콘 산화막을 형성함으로써 수소의 확산을 방지하며, 갭 매립 특성을 향상시킬 수 있다. 상기 방법에 의하면, 상기 트렌치를 매립하기 이전에 상기 헬륨 산화막을 형성함으로써, 후속으로 이어지는 고밀도 플라즈마 공정에서 수소가 확산되는 것을 방지한다. 이후 수소 가스를 반응 가스로 사용하는 고밀도 플라즈마 공정을 수행하여 상기 트렌치를 매립함으로써, 액티브 피팅 현상의 발생을 방지하며, 보이드나 심들의 발생을 최소화 할 수 있다.Subsequently, by performing a high-density plasma process using a gas containing hydrogen to form a silicon oxide film having good gap filling characteristics, diffusion of hydrogen can be prevented and the gap filling characteristics can be improved. According to this method, by forming the helium oxide film before filling the trench, hydrogen diffusion is prevented in a subsequent high density plasma process. Then, by filling the trench by performing a high density plasma process using hydrogen gas as a reaction gas, it is possible to prevent the occurrence of an active fitting phenomenon and to minimize the generation of voids or seams.
이하, 본 발명에 따른 바람직한 실시예에 따른 반도체 장치의 소자 분리 방법에 대해 첨부된 도면들을 참조하여 상세하게 설명하면 다음과 같다. 그러나, 본 발명은 하기의 실시예들에 한정되지 않고 다른 형태로 구현될 수도 있다. 여기서 소개되는 실시예들은 개시된 내용이 보다 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상과 특징이 충분히 전달될 수 있도록 하기 위해 제공된다. 도면들에 있어서, 각 장치 또는 막(층) 및 영역들의 두께는 본 발명의 명확성을 기하기 위하여 과장되게 도시되었으며, 또한 각 장치는 본 명세서에서 설명되지 아니한 다양한 부가 장치들을 구비할 수 있으며, 막(층)이 다른 막(층) 도는 기판 상에 위치하는 것으로 언급되는 경우, 다른 막(층) 또는 기판 상에 직접 형성되거나 그들 사이에 추가적인 막(층)이 개재될 수 있다.Hereinafter, a device isolation method of a semiconductor device according to an exemplary embodiment of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the following embodiments and may be implemented in other forms. The embodiments introduced herein are provided to make the disclosure more complete and to fully convey the spirit and features of the invention to those skilled in the art. In the drawings, the thickness of each device or film (layer) and regions has been exaggerated for clarity of the invention, and each device may have a variety of additional devices not described herein. If (layer) is mentioned as being located on another film (layer) or substrate, it may be formed directly on another film (layer) or substrate, or an additional film (layer) may be interposed therebetween.
표 1은 가열된 기판에 헬륨 산화막을 형성할 시에, 상기 기판 온도에 따른 액티브 피팅의 발생 여부를 보여주는 표이다.Table 1 is a table showing whether the active fitting is generated according to the substrate temperature when the helium oxide film is formed on the heated substrate.
표 1의 결과의 결과에 따르면, 플라즈마 파워와 시간을 변화시킴에 따라, 상기 기판온도도 변화한다. 이때 상기 기판의 온도가 350℃ 이하에서 헬륨 산화막이 증착 될 시에는 액티브 피팅이 발생하였고, 400℃이상이 온도에서 헬륨 산화막이 증착 될 시에는 액티브 피팅이 발생하지 않음을 알 수 있다.According to the result of Table 1, as the plasma power and time are changed, the substrate temperature also changes. In this case, the active fitting occurs when the helium oxide film is deposited at a temperature of 350 ° C. or lower, and the active fitting does not occur when the helium oxide film is deposited at a temperature of 400 ° C. or higher.
따라서, 400℃이상의 온도에서 치밀화 된 상기 헬륨 산화막을 형성한 후, 상기 수소를 반응가스로 이용하여 고밀도 플라즈마 공정을 수행하면 액티브 피팅의 발생을 방지할 수 있다.Accordingly, after the densified helium oxide film is formed at a temperature of 400 ° C. or higher, a high density plasma process may be performed using the hydrogen as a reaction gas to prevent the occurrence of active fitting.
도 2는 고밀도 플라즈마 공정 조건에 따른 기판의 온도 변화를 설명하기 위한 그래프이다.2 is a graph for explaining a temperature change of a substrate according to a high density plasma process condition.
도 2를 참조하면, A부분은 플라즈마 파워가 3000W이고, 기판을 약 40초 정도로 가열하였을 시에 헬륨 산화막의 형성 시간이고, B부분은 플라즈마 파워가 4250W이고, 기판을 약 120초로 가열하였을 시에 헬륨 산화막의 형성 시간이다.Referring to FIG. 2, the portion A is plasma power of 3000 W, the formation time of the helium oxide film when the substrate is heated for about 40 seconds, the portion B of plasma power is 4250 W, and the substrate is heated to about 120 seconds. It is the formation time of a helium oxide film.
이때 헬륨 산화막의 형성 시간은 A 및 B는 3 내지 4초의 짧은 시간이 소요된다. 따라서 상기 헬륨 산화막의 형성은 상기 기판의 온도에 크게 영향을 받는다는 것을 알수 있다. 상기 기판의 온도를 증가시킬수록 헬륨 산화막의 형성되는 온도는 증가하며, 치밀화 된 헬륨 산화막이 형성된다. 상기 치밀화 된 헬륨 산화막은 후속으로 이어지는 수소를 반응 가스로 이용하여 수행되는 고밀도 플라즈마 공정이 진행될 시, 상기 수소가 확산되는 것을 방지함으로써 액티브 피팅이 발생되는 것을 방지할 수 있다.At this time, the formation time of the helium oxide film is A and B takes a short time of 3 to 4 seconds. Therefore, it can be seen that the formation of the helium oxide film is greatly influenced by the temperature of the substrate. As the temperature of the substrate is increased, the temperature at which the helium oxide film is formed increases, and a densified helium oxide film is formed. The densified helium oxide film may prevent active fitting from occurring by preventing the hydrogen from diffusing when a subsequent high density plasma process is performed using subsequent hydrogen as a reaction gas.
도 3은 기판 상에 형성된 패드 산화막 패턴 및 하드 마스크 패턴을 설명하기위한 단면도이다.3 is a cross-sectional view illustrating a pad oxide film pattern and a hard mask pattern formed on a substrate.
도 3을 참조하면, 반도체 기판(100) 상에 패드 산화막(도시되지 않음) 및 하드 마스크용 실리콘 질화막(도시되지 않음)을 형성한다.Referring to FIG. 3, a pad oxide film (not shown) and a silicon nitride film for a hard mask (not shown) are formed on the
상기 패드 산화막은 열산화(thermal oxidation) 공정, 화학 기상 증착(chemical vapor deposition : CVD) 공정 등을 통해 약 70Å 내지 100Å 정도로 형성될 수 있다. 상기 패드 산화막은 상기 반도체 기판(100)의 표면 처리를 위해 약 750?? 내지 900?? 정도의 온도에서 형성될 수 있으며, 상기 실리콘 질화막이 반도체 기판(100)과 직접 접촉할 때 발생하는 스트레스를 감소시키기 위해 형성된다.The pad oxide layer may be formed at about 70 kPa to about 100 kPa through a thermal oxidation process, a chemical vapor deposition (CVD) process, or the like. The pad oxide layer may be about 750 ° C. for the surface treatment of the
또한, 상기 실리콘 질화막은 가스, SiH4 가스, NH3 가스 등을 이용하는 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition : LPCVD) 공정 또는 플라즈마 강화 화학 기상 증착(plasma enhanced chemical vapor deposition : PECVD) 공정을 통해 약 1500Å 정도의 두께로 형성될 수 있다.In addition, the silicon nitride film is about 1500 kPa through a low pressure chemical vapor deposition (LPCVD) process or a plasma enhanced chemical vapor deposition (PECVD) process using gas, SiH4 gas, NH3 gas, or the like. It may be formed to a thickness of a degree.
이때, 선택적으로 상기 하드 마스크 층상에 유기 반사 방지막(Anti-Reflection Layer : ARL, 도시되지 않음)을 더 형성할 수 있다. 상기 유지 반사 방지막은 이후에 수행되는 사진 공정에서 난반사에 의해 포토레지스트 측벽 프로파일이 불량해지는 것을 방지하기 위해 제공되는 막이다.In this case, an organic anti-reflection layer (ALL, not shown) may be further formed on the hard mask layer. The sustained antireflection film is a film provided to prevent the photoresist sidewall profile from being degraded by diffuse reflection in a subsequent photographic process.
이어서, 상기 실리콘 질화막 상부에 포토레지스트 패턴(도시되지 않음)을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 상기 실리콘 질화막을 식각하여 하드 마스크 패턴(104)을 형성하고, 계속하여 패드 산화막을 식각하여 패드 산화막 패턴(102)을 형성한다. 상기 식각 공정의 예로는 플라즈마를 이용하는 건식 식각 공정(dry etching process), 반응성 이온 식각 공정(reactive ion etching process) 등이 있다.Subsequently, a photoresist pattern (not shown) is formed on the silicon nitride layer, the silicon nitride layer is etched using the photoresist pattern as an etch mask to form a
상기 하드 마스크 패턴(104) 및 상기 패드 산화막 패턴(102)은 상기 반도체 기판(100)에서 필드 영역에 해당하는 부위를 선택적으로 노출되도록 형성한다.The
도 4는 도 3에서 도시된 하드 마스크 패턴에 의해 형성된 트렌치를 설명하기 위한 단면도이다.4 is a cross-sectional view illustrating a trench formed by the hard mask pattern illustrated in FIG. 3.
도 4를 참조하면, 상기 하드 마스크 패턴(104) 상에 형성된 상기 포토레지스트 패턴은 에싱(ashing) 공정 또는 스트립(strip) 공정을 통해 제거된다. 이어서, 상기 하드 마스크 패턴(104)을 식각 마스크로 상기 반도체 기판(100)의 노출된 영역을 선택적으로 식각하여 트렌치(106)를 형성한다. 이때, 상기 유기 반사 방지막은 반도체 기판(100)을 식각하는 동안 제거된다.Referring to FIG. 4, the photoresist pattern formed on the
도 5는 도 4에서 도시된 트렌치의 열처리 공정을 설명하기 위한 단면도이다.FIG. 5 is a cross-sectional view for describing a heat treatment process of the trench illustrated in FIG. 4.
도 5를 참조하면, 상기 트렌치가 형성된 기판을 공정 챔버로 이송하여, 약 의 온도로 열처리한다.Referring to FIG. 5, the substrate on which the trench is formed is transferred to a process chamber and heat treated at a temperature of about.
상기 열처리 공정은 상기 기판의 온도를 400 내지 1,000℃로 증가시킴으로써, 후속으로 형성되는 헬륨 라이너 산화막을 치밀화되도록 한다. 따라서, 이어서 진행되는 수소 가스를 반응가스로 사용하는 고밀도 플라즈마 공정 시에 상기 수소가 확산되는 것을 방지한다. 상기 헬륨 라이너 산화막을 형성하기 위한 챔버 내의 플라즈마 파워와 반응 시간을 증가시킴으로써, 상기 기판의 온도가 증가시킨다.The heat treatment process increases the temperature of the substrate to 400 to 1,000 ° C., thereby densifying the subsequently formed helium liner oxide film. Therefore, the hydrogen is prevented from diffusing during the high-density plasma process using the hydrogen gas that proceeds as a reaction gas. By increasing the plasma power and reaction time in the chamber for forming the helium liner oxide film, the temperature of the substrate is increased.
도 6은 도 5에서 도시된 트렌치 상에 형성된 헬륨 산화막을 설명하기 위한 단면도이다.FIG. 6 is a cross-sectional view illustrating a helium oxide film formed on the trench illustrated in FIG. 5.
도 6을 참조하면, 상기 약 400 내지 1,000℃ 의 온도로 열처리 된 기판에 헬륨 가스를 반응 가스로 사용하여 고밀도 플라즈마 공정을 수행하여, 상기 트렌치의 프로파일을 따라서 상기 헬륨 산화막(108)을 형성한다. 상기 헬륨 산화막은 상기 기판의 온도가 높을 수록 치밀화되어 형성된다.Referring to FIG. 6, a
그리고, 바이어스 파워는 0 초과 5000W 미만으로 가한다. 상기 바이어스 파워는 경우에 따라서 가하지 않을 수도 있다. 이때 상기 챔버 내의 소오스 파워는 3000 내지 4000 W를 약 3내지 4분 동안 가한다.Then, the bias power is applied to more than 0 and less than 5000W. The bias power may not be applied in some cases. At this time, the source power in the chamber is applied 3000 to 4000 W for about 3 to 4 minutes.
상기 헬륨 산화막(108)은 약 300Å 내지 400Å의 얇은 두께로 실질적으로 균일하게 형성되어, 이후 공정에 의해 상기 트렌치 내를 완전히 매립하는 실리콘 산화막의 형성 공간이 충분하도록 한다. 상기 헬륨 산화막은 이후 공정에 의해 상기 트렌치(106) 내에 매립되는 소자 분리용 실리콘 산화막의 내부 스트레스를 감소시키고, 불순물 이온들이 필드 영역 내로 침투하는 것을 방지하기 위해 형성된다.The
도 7은 도 6에서 도시된 헬륨 산화막이 형성된 트렌치 내에 형성된 실리콘 산화막을 설명하기 위한 단면도이다.FIG. 7 is a cross-sectional view illustrating a silicon oxide film formed in a trench in which a helium oxide film shown in FIG. 6 is formed.
도 7을 참조하면, 상기 헬륨 산화막(108)이 형성된 상기 트렌치(106)를 채우도록 갭 매립 특성이 우수한 실리콘 산화막(110)을 고밀도 플라즈마 화학 기상 증착 방법에 의해 증착된다. 이때, 수소 가스를 반응 가스로 이용하여 플라즈마를 발생시킴으로써 실리콘 산화막(110)을 형성한다. 이때, 형성되는 실리콘 산화막(110)은 SiO2로써 화학 양론적으로 안정한 실리콘 산화막이며, 이후에 언급될 실리콘 과다 산화물은 SiOx로써 x는 2보다 작으며, 상기 실리콘 과다 산화물은 화학 양론적으로 불안정한 상태를 의미한다.Referring to FIG. 7, a
여기서, 상기 수소 가스는 플라즈마 분위기를 조성하기 위한 가스로 사용될 수 있는데, 상기 수소 가스는 종래에 사용된 헬륨 가스에 비해 직진성이 우수하고, 입자가 매우 작으므로, 이로 인한 갭 매립 능력이 뛰어나다.Here, the hydrogen gas may be used as a gas for creating a plasma atmosphere, the hydrogen gas is superior to the helium gas used in the prior art, and because the particles are very small, the gap filling ability is excellent because of this.
이처럼 높은 바이어스에서 고밀도 플라즈마 공정을 수행하면, 갭 매립 특성이 좋은 실리콘 산화막(110)을 형성할 수 있다. 보다 자세하게 설명하면, 상기 트렌치(106)의 가장자리에서 상기 실리콘 산화막(110)이 증착 속도가 상기 트렌치(106)의 바닥 또는 측벽에서의 증착 속도보다 빠르기 때문에, 상기 트렌치(106)내부에 보이드나 심들이 발생한다. 따라서, 직진성이 우수하고 입자가 매우 작은 상기 수소 가스를 이용하면, 상기 트렌치(106)의 측면부터 증착되지 않아 보이드나 심등의 형성을 미연에 방지할 수 있어 갭 매립 특성이 좋은 실리콘 산화막(110)을 형성할 수 있다.When the high density plasma process is performed at such a high bias, the
도 8은 도7에 도시된 실리콘 산화막으로부터 형성된 실리콘 산화막 패턴을 설명하기 위한 단면도이다.FIG. 8 is a cross-sectional view for describing a silicon oxide film pattern formed from the silicon oxide film shown in FIG. 7.
도 8을 참조하면, 상기 실리콘 산화막(110)을 화학적 기계적 연마(chemical mechanical polishing : CMP) 공정을 수행하여 상기 하드 마스크 패턴(104)의 상부를 노출시켜 실리콘 산화막 패턴(112)을 형성한다. 이어서, 상세하게 도시되어 있지는 않지만 상기 하드 마스크 패턴(104)을 제거하여 소자 분리시킨다. 이때, 상기 노출된 반도체 기판(100)은 반도체 소자를 형성하기 위한 액티브 영역이고, 상기 실리콘 산화막 패턴(112)은 상기 액티브 영역들 사이를 격리시키기 위한 필드 영역이다.Referring to FIG. 8, the
자세하게 도시되어 있지는 않지만, 후속 공정으로, 게이트 산화막(도시되지 않음) 및 게이트 전극(도시되지 않음)을 포함하는 트랜지스터(transistor) 형성 공정이 수행하여 게이트 전극(도시되지 않음)을 형성할 수 있다.Although not shown in detail, in a subsequent process, a transistor forming process including a gate oxide film (not shown) and a gate electrode (not shown) may be performed to form a gate electrode (not shown).
상술한 바와 같이, 본 발명의 바람직한 실시예에 따르면, 고밀도 플라즈마 공정을 수행하여 트렌치 내부에 매립하도록 실리콘 산화막을 형성하는 공정에서, 기판을 가열하여 치밀화된 헬륨 산화막을 형성 한 후, 갭 매립 능력이 우수한 수소 소오스 가스를 사용하여 보이드나 심들의 발생없이 상기 트렌치의 매립능력을 향상시킨다. 또한 상기 헬륨 산화막에 의해, 상기 수소 가스가 기판으로 확산되어 액티브 패팅 현상이 발생되는 것을 방지한다.As described above, according to a preferred embodiment of the present invention, in the process of forming a silicon oxide film to be embedded in the trench by performing a high-density plasma process, after the substrate is heated to form a densified helium oxide film, the gap filling capability is A good hydrogen source gas is used to improve the buried capability of the trench without the occurrence of voids or shims. In addition, the helium oxide film prevents the hydrogen gas from diffusing to the substrate to generate an active pating phenomenon.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.While the foregoing has been described with reference to preferred embodiments of the present invention, those skilled in the art will be able to variously modify and change the present invention without departing from the spirit and scope of the invention as set forth in the claims below. It will be appreciated.
Claims (3)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050079296A KR20070026985A (en) | 2005-08-29 | 2005-08-29 | Method of isolating elements in a semiconductor device |
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KR1020050079296A KR20070026985A (en) | 2005-08-29 | 2005-08-29 | Method of isolating elements in a semiconductor device |
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Publication number | Priority date | Publication date | Assignee | Title |
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CN111863706A (en) * | 2020-08-28 | 2020-10-30 | 上海华力微电子有限公司 | Flash memory and manufacturing method thereof |
-
2005
- 2005-08-29 KR KR1020050079296A patent/KR20070026985A/en not_active Application Discontinuation
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