KR20060122608A - 금속질화막을 가지는 게이트를 구비하는 반도체 장치 및그의 제조방법 - Google Patents

금속질화막을 가지는 게이트를 구비하는 반도체 장치 및그의 제조방법 Download PDF

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KR20060122608A
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한성기
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임하진
김민주
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Abstract

본 발명은 금속질화막을 가지는 게이트전극을 구비하는 반도체 장치 및 그의 제조방법을 개시한다. 본 발명의 반도체 장치는 NMOS 트랜지스터영역과 PMOS 트랜지스터영역을 구비하는 반도체 기판을 포함한다. 상기 NMOS 트랜지스터영역의 상기 반도체 기판상에 n형 게이트 전극이 형성되고, 상기 n형 게이트 전극은 제1도전막패턴과 n형 불순물 도핑된 제1폴리실리콘막 패턴을 구비한다. 또한, 상기 PMOS 트랜지스터영역의 상기 반도체 기판상에 p형 게이트전극이 형성되고, 상기 p형 게이트전극은 제2도전막 패턴과 p형 불순물 도핑된 제2폴리실리콘막패턴을 구비한다. 상기 n형 게이트전극의 상기 제1도전막패턴과 상기 p형 게이트전극의 상기 제2도전막패턴은 1 내지 10Å의 두께를 갖는다.

Description

금속질화막을 가지는 게이트를 구비하는 반도체 장치 및 그의 제조방법{Semiconductor device with gate electrode having metal nitride and method for fabricating the same}
도 1은 종래의 씨모스 트랜지스터의 단면도이다.
도 2는 본 발명의 실시예에 따른 씨모스 트랜지스터의 단면도이다.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 씨모스 트랜지스터의 제조방법을 설명하기 위한 단면도이다.
도 4는 종래와 본 발명의 씨모스 트랜지스터의 전압-캐패시턴스 특성도이다.
도 5는 본 발명의 씨모스 트랜지스터의 금속질화막의 두께에 따른 기 전압-캐패시턴스 특성도이다.
<도면의 주요 부분에 대한 부호의 설명>
200 : 반도체 기판 220 : 소자분리막
251, 255 : 게이트 스택 261, 265 : 소옷/드레인 영역
250a : 금속 질화막 250b : 폴리실리콘막
본 발명은 반도체 장치에 관한 것으로서, 보다 구체적으로는 금속질화막을 가지는 게이트전극을 구비하는 씨모스 트랜지스터 및 그의 제조방법에 관한 것이다.
씨모스 트랜지스터는 n 채널 모스(NMOS) 트랜지스터와 p채널 모스(PMOS) 트랜지스터로 구성된다. 이러한 씨모스 트랜지스터는 소자의 집적도를 향상시키고 전압특성 및 동작속도를 향상시키기 위하여, 소자의 크기가 작아지면서 각 모스 트랜지스터의 폴리실리콘 게이트에 채널과 동일도전형을 갖는 불순물을 이온주입시킨 듀얼게이트 구조가 제안되었다.
도 1은 종래의 씨모스 트랜지스터의 단면구조를 도시한 것이다. 도 1을 참조하면, 반도체 기판(100)은 NMOS 트랜지스터가 형성되는 제1트랜지스터영역(111)과 PMOS 트랜지스터가 형성되는 제2트랜지스터영역(115)을 구비한다. 상기 반도체 기판(100)에 상기 제1트랜지스터영역(111)의 액티브 영역과 제2트랜지스터영역(115)의 액티브영역을 한정하는 소자분리막(120)이 형성된다. 상기 반도체 기판(100)의 상기 제1트랜지스터영역(111)내에 p형의 제1웰(131)이 형성되고, 상기 반도체 기판(100)의 상기 제2트랜지스터영역(115)내에 n형의 제2웰(135)이 형성된다. 상기 제1트랜지스터영역(111)내의 상기 반도체 기판(100)상에 제1게이트 절연막(141)이 형성되고, 상기 제2트랜지스터영역(115)의 상기 반도체 기판(100)상에 제2게이트 절연막(145)이 형성된다. 상기 제1게이트 절연막(141)상에 제1게이트전극(151)이 형성되고, 상기 제2게이트 절연막(145)상에 제2게이트전극(155)이 형성된다. 상기 제1웰(131)내에 n형 도전형의 제1소오스/드레인 영역(161)이 형성되고, 상기 제2웰 (135)내에 p형 도전형의 제2소오스/드레인 영역(165)이 형성된다. 상기 NMOS 트랜지스터의 제1게이트전극(151)이 n형 불순물이 도핑된 폴리실리콘막으로 이루어지고, 상기 PMOS 트랜지스터의 제2게이트전극(155)이 p형 불순물이 도핑된 폴리실리콘막으로 이루어진다.
상기 듀얼 게이트 씨모스 트랜지스터가 저전력 고속으로 동작하기 위해서는 소자의 크기를 축소하고 게이트 절연막의 두께를 줄여야 한다. 그러나, 게이트 절연막의 두께가 감소되면 상기 PMOS 트랜지스터의 제2게이트전극(155)을 위한 폴리실리콘막에 도핑된 불순물, 예를 들어 보론이 상기 제2게이트 절연막(145)을 투과하여 PMOS 트랜지스터의 채널영역으로 확산된다. 채널영역에 확산된 보론에 의해 채널영역에서의 캐리어의 이동도가 저하되고, 게이트 절연막과 인접한 게이트전극에서의 불순물공핍현상이 초래되었다. 또한, 소오스/드레인 영역사이의 채널영역에 p형 불순물층이 형성되어 PMOS 트랜지스터의 문턱전압을 조절하기 어려웠다.
이러한 문제점을 해결하기 위하여, 게이트 절연막으로 고유전율을 갖는 절연막을 사용하는 씨모스 트랜지스터가 제안되었다. 상기 게이트 절연막으로 고유전율을 갖는 물질을 사용하므로써, 게이트 절연막의 두께를 증가시킬 수 있으므로, 누설전류를 크게 감소시킬 수 있었다. 그러나, 고유전율의 게이트 절연막을 구비하는 씨모스 트랜지스터에서는, 게이트전극으로 사용되는 폴리실리콘막과의 계면특성이 나쁘고, 게이트 공핍현상이 존재하는 문제점이 있었다.
한편, 듀얼 게이트 씨모스 트랜지스터에서의 폴리실리콘 게이트의 디플리션 현상을 방지하기 위하여, 게이트 전극으로 폴리실리콘막 대신에 금속막을 사용하는 것이 제안되었다. 금속 게이트전극은 게이트 디플리션 현상이 방지되고, 게이트라인의 배선저항을 감소시켜 저항-캐패시턴스 지연(RC delay)에 따른 신호왜곡현상을 방지할 수 있다. 이때, 씨모스 트랜지스터는 PMOS 트랜지스터와 NMOS 트랜지스터의 게이트전극으로 동일한 금속물질을 사용하는 단일게이트 구조를 갖게 되는데, 단일 게이트구조는 고속동작을 위하여 문턱전압을 감소시키는데 한계가 발생하고, 게이트전극의 금속성분이 게이트 절연막을 통해 확산될 수 있어 게이트 절연막의 신뢰성이 저하되는 문제점이 있었다.
또한, PMOS 트랜지스터의 게이트전극과 NMOS 트랜지스터의 게이트전극에 서로 다른 전극물질을 사용하는 씨모스 트랜지스터가 제안되었는데, NMOS 트랜지스터의 게이트전극으로는 n형 불순물이 도핑된 폴리실리콘막의 전도대(conduction band)와 비숫한 페르미 레벨을 갖는 금속막으로 형성하고, PMOS 트랜지스터의 게이트전극으로는 p형 불순물이 도핑된 폴리실리콘막의 가전자대(valence band)와 비슷한 페르미레벨을 갖는 금속막으로 형성한다. 그러나, 서로 다른 금속물질로 된 게이트전극을 구비하는 씨모스 트랜지스터는 기판상에 금속막을 전면 형성한 다음 패터닝하는 공정을 통하여 NMOS 트랜지스터영역내의 반도체 기판상에 제1게이트전극을 형성하고 NMOS 트랜지스터영역내의 반도체 기판상에 제2게이트전극을 형성하였다. 그러므로, 상기한 씨모스 트랜지스터는 게이트 디플리션현상 및 문턱전압 특성을 개선할 수 있으나, 공정이 복잡하고, 금속막의 패터닝공정에서 게이트절연막이 손상되어 트랜지스터의 특성을 저하시키는 문제점이 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 게이트 디플리션을 방지할 수 있는 금속 질화막과 폴리실리콘막의 적층막으로 된 게이트전극을 구비하는 듀얼 게이트 씨모스 트랜지스터를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 소자의 특성을 향상시킬 수 있는 듀얼 게이트 씨모스 트랜지스터의 제조방법을 제공하는 것이다.
상기한 본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 반도체 장치는 NMOS 트랜지스터영역과 PMOS 트랜지스터영역을 구비하는 반도체 기판을 포함한다. 상기 NMOS 트랜지스터영역의 상기 반도체 기판상에 n형 게이트 전극이 형성되고, 상기 n형 게이트 전극은 제1도전막 패턴과 n형 불순물 도핑된 제1폴리실리콘막 패턴을 구비한다. 또한, 상기 PMOS 트랜지스터영역의 상기 반도체 기판상에 p형 게이트전극이 형성되고, 상기 p형 게이트전극은 제2도전막 패턴과 p형 불순물 도핑된 제2폴리실리콘막 패턴을 구비한다. 상기 n형 게이트전극의 상기 제1도전막 패턴과 상기 p형 게이트전극의 상기 제2도전막 패턴은 1 내지 10Å의 두께를 갖는다.
상기 제1도전막 패턴과 상기 제2도전막 패턴은 W, Mo, Al, Hf 및 Zr 로부터 선택되는 금속의 질화물을 포함하거나 또는 Si 또는 Al 이 첨가된, W, Mo, Al, Hf 및 Zr 로부터 선택되는 금속의 질화물을 포함한다.
상기 NMOS 트랜지스터영역의 상기 반도체 기판과 상기 n형 게이트전극사이에는 제1게이트 절연막이 형성되고, 상기 PMOS 트랜지스터영역의 상기 반도체 기판과 상기 p형 게이트전극사이에는 제2게이트 절연막이 형성된다. 상기 제1게이트 절연 막과 상기 제2게이트 절연막은 HfO2, HfSiO, HfAlO, ZrO2, ZrAlO 및 ZrSiO 로부터 선택되는 적어도 하나의 고유전막을 포함한다.
상기 반도체 기판내에는 상기 NMOS 트랜지스터영역의 액티브영역과 상기 PMOS 트랜지스터영역의 액티브영역을 한정하는 소자분리막이 형성되고, 상기 NMOS 트랜지스터영역과 상기 PMOS 트랜지스터영역의 상기 반도체 기판내에는 각각 p형 웰 및 n형 웰이 형성된다. 상기 n형 게이트양측의 상기 p형 제1웰내에는 n형 불순물영역이 형성되고, 상기 p형 게이트양측의 상기 n형 제2웰내에는 p형 불순물영역이 형성된다.
본 발명의 다른 견지에 따른 반도체 장치의 제조방법은 다음과 같다. NMOS 트랜지스영역과 PMOS 트랜지스터영역을 구비하는 반도체 기판상에 고유전막을 형성하고, 상기 고유전막상에 1 내지 10Å의 두께로 도전막을 형성한다. 상기 도전막상에 폴리실리콘막을 형성하고, 상기 NMOS 트랜지스터영역 및 상기 PMOS 트랜지스터영역내의 상기 폴리실리콘막으로 n형 불순물 및 p형 불순물을 각각 이온주입한다.
상기 n형 및 상기 p형 불순물이 도핑된 상기 폴리실리콘막, 상기 도전막 및 상기 고유전막을 패터닝한다. 그 결과, 상기 NMOS 트랜지스터영역의 상기 반도체 기판상에 제1게이트 절연막과 제1도전막 패턴과 n형 불순물 도핑된 제1폴리실리콘막 패턴을 구비하는 n형 게이트전극을 형성한다. 또한, 상기 PMOS 트랜지스터영역의 상기 반도체 기판상에 제2게이트 절연막 및 제2도전막 패턴과 p형 불순물 도핑된 제2폴리실리콘막 패턴을 구비하는 p형 게이트전극을 형성한다.
상기 반도체 기판상에 상기 고유전막을 형성하기 전에, 상기 NMOS 트랜지스 터영역의 액티브영역과 상기 PMOS 트랜지스터영역의 액티브영역을 한정하는 소자분리막을 형성하고, 상기 NMOS 트랜지스터영역과 상기 PMOS 트랜지스터영역의 상기 반도체 기판내에 각각 p형 웰과 n형 웰을 형성한다.
상기 n형 게이트전극 및 상기 p형 게이트전극을 형성한 다음, 상기 p형 웰내로 n형 불순물을 이온주입하여 상기 n형 게이트양측에 소오스/드레인을 위한 n형 불순물영역을 형성하고, 상기 n형 웰내에 p형 불순물을 이온주입하여 상기 p형 게이트 양측에 소오스/드레인을 위한 p형 불순물영역을 형성한다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 2는 본 발명의 실시예에 따른 듀얼 게이트 씨모스 트랜지스터의 단면구조를 도시한 것이다. 도 2를 참조하면, 반도체 기판(200)은 NMOS 트랜지스터가 형성되는 제1트랜지스터영역(211)과, PMOS 트랜지스터가 형성되는 제2트랜지스터영역(215)을 구비한다. 상기 제1트랜지스터영역(211)의 액티브영역과 상기 제2트랜지스터영역(215)의 액티브영역을 한정하기 위한 소자분리막(220)이 반도체 기판(200)내에 형성된다. 상기 반도체 기판(200)의 상기 제1트랜지스터영역(211)내에는 p형의 제1웰(231)이 형성되고, 상기 반도체 기판(200)의 제2트랜지스터영역(215)내에는 n형의 제2웰(235)이 형성된다.
상기 반도체 기판(200)의 상기 제1트랜지스터영역(211)상에는 제1게이트 절연막(241)이 형성되고, 상기 반도체 기판(200)의 상기 제2트랜지스터영역(215)상에는 제2게이트 절연막(245)이 형성된다. 상기 제1게이트 절연막(241)상에는 제1게이트전극(251)이 형성되고, 상기 제2게이트 절연막(245)상에는 제2게이트 전극(255)이 형성된다. 상기 제1트랜지스터영역(211)의 상기 제1웰(231)내에는 상기 제1게이트전극(251)의 양측에 n+형의 소오스/드레인 영역(261)이 형성되고, 상기 제2트랜지스터영역(215)의 상기 제2웰(235)내에는 제2게이트전극(255)의 양측에 p+형의 소오스/드레인 영역(265)가 형성된다.
상기 제1게이트 절연막(241)과 상기 제2게이트 절연막(245)은 HfO2, HfSiO, HfAlO, ZrO2, ZrAlO 및 ZrSiO 로부터 선택되는 고유전막을 포함한다. 상기 제1게이트 절연막(241)과 상기 제2게이트 절연막(245)은 서로 다른 고유전막으로 이루어지거나 또는 서로 동일한 고유전막으로 이루어질 수도 있다. 또한, 상기 제1게이트 절연막(241)과 제2게이트 절연막(245)은 단일막으로 이루어지거나 또는 2개의 고유전막이 교대로 저층된 나노적층막으로 이루어질 수도 있다. 상기 제1게이트 절연막(241)과 제2게이트 절연막(245)은 고유전막으로 이루어지므로, 도 1에 도시된 종래의 씨모스 트랜지스터의 제1게이트 절연막(141)과 제2게이트 절연막(145)의 두께(t1)보다 두꺼운 두께(t2)를 갖도록 형성될 수 있다.
상기 제1게이트전극(251)은 n형 게이트전극으로서, 상기 제1게이트 절연막(241)상에 형성된 제1금속질화막 패턴(252a)과 상기 제1금속질화막 패턴(252a)상에 형성된 제1폴리실리콘막 패턴(253a)의 적층막을 구비한다. 상기 제2게이트전극(255)은 p형 게이트전극으로서, 상기 제2게이트 절연막(245)상에 형성된 제2금속질화막 패턴(252b)과 상기 제2금속질화막 패턴(252b)상에 형성된 제2폴리실리콘막 패턴(253b)의 적층막을 구비한다. 상기 제1폴리실리콘막 패턴(253a)은 As 또는 P 과 같은 n형 불순물이 도핑된 폴리실리콘막 패턴을 포함하고, 상기 제2폴리실리콘막 패턴(253b)은 B 등과 같은 p형 불순물이 도핑된 폴리실리콘막 패턴을 포함한다.
상기 제1금속질화막 패턴(252a)은 상기 제1폴리실리콘막 패턴(253a)으로부터 n형 불순물이 제1게이트전극(251) 하부의 NMOS 트랜지스터의 채널영역으로 확산되는 것을 방지하고, NMOS 트랜지스터의 제1게이트전극(251)의 일함수를 조정한다. 상기 제1금속질화막 패턴(252a)은 1 내지 10Å의 박막의 두께를 갖는다. 상기 제1금속질화막 패턴(252a)은 W, Mo, Ti, Ta, Al, Hf 및 Zr 로부터 선택되는 금속의 질화물을 포함하거나 또는 Si 또는 Al 이 첨가된, W, Mo, Ti, Ta, Al, Hf 및 Zr 로부터 선택되는 금속의 질화물을 포함한다.
상기 제2금속질화막 패턴(252b)은 상기 제2폴리실리콘막 패턴(253b)으로부터 p형 불순물이 제2게이트전극(255) 하부의 PMOS 트랜지스터의 채널영역으로 확산되는 것을 방지하고, PMOS 트랜지스터의 제2게이트전극(255)의 일함수를 조정한다. 상기 제2금속질화막 패턴(252b)은 1 내지 10Å의 두께를 갖는다. 상기 제2금속질화막 패턴(252b)은 W, Mo, Ti, Ta, Al, Hf 및 Zr 로부터 선택되는 금속의 질화물을 포함하거나 또는 Si 또는 Al 이 첨가된, W, Mo, Ti, Ta, Al, Hf 및 Zr 로부터 선택되는 금속의 질화물을 포함한다.
도 4는 씨모스 트랜지스터를 구성하는 NMOS 트랜지스터와 PMOS 트랜지스터의 전압-캐패시턴스 곡선(C-V curve)을 나타낸 도면이다. 도 4에서, (a)는 NMOS 트랜지스터의 전압-캐패시턴스 곡선을 나타낸 것이고, (b)는 PMOS 트랜지스터의 전압-캐패시턴스 곡선을 나타낸 것이다. 이때, Y축은 정규화된(normalized) 캐패시턴스 값을 나타낸다. 도 5는 게이트전극을 구성하는 금속질화막의 두께에 따른 모스 트랜지스터의 전압-캐패시턴스 곡선을 나타낸 것이다.
도 4 및 도 5를 참조하면, 게이트 전극이 단일의 폴리실리콘막으로 구성된 NMOS 트랜지스터(11)와 PMOS 트랜지스터(21)에 비하여 게이트 전극이 금속질화막/폴리실리콘막의 적층막으로 구성된 NMOS 트랜지스터(12)와 PMOS 트랜지스터(22)의 문턱전압이 시프트됨을 보여준다. 한편, NMOS 트랜지스터 및/또는 PMOS 트랜지스터의 게이트 전극이 금속질화막/폴리실리콘막의 적층막으로 구성할 때, 금속질화막의 두께가 10Å인 경우에는 게이트전극이 폴리실리콘막으로 구성된 경우와 유사한 문턱전압의 곡선을 보여줌에 반하여, 금속질화막의 두께가 10Å 보다 큰 경우에는 게이트전극이 폴리실리콘막으로 구성된 경우와는 아주 다른 문턱전압의 곡선을 보여준다. 그러므로, 금속질화막이 10Å 와 같거나 이보다 작게 형성되는 경우에는, 금속 질화막이 모스 트랜지스터의 문턱전압에 영향을 미치지 않음을 알 수 있다. 즉, 게이트 전극이 금속질화막과 폴리실리콘막의 적층구조를 갖는 경우, 모스 트랜지스터의 문턱전압은 금속질화막의 일함수와는 관계없이 폴리실리콘막에 의존함을 알 수 있다. 하지만, 금속질화막이 10Å 보다 크게 형성되는 경우에는, 모스 트랜지스터의 문턱전압은 폴리실리콘막과는 관계없이 금속질화막의 일함수에 의존함을 알 수 있다.
도 4 및 도 5로부터 게이트용 도핑된 폴리실리콘막으로부터 불순물이 채널영역으로 주입되는 것을 방지하기 위한 배리어막으로 금속질화막을 게이트 절연막과 폴리실리콘막사이에 형성하는 경우에는, 상기한 바와같이 금속질화막이 배리어로서의 역할 뿐만 아니라 일함수를 조정하는 역할을 하여야 하므로, 금속질화막은 10Å이하의 두께로 형성하는 것이 바람직하다. 특히, 상기 금속질화막은 1 내지 10Å의 두께로 형성하는 것이 바람직하다.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 씨모스 트랜지스터의 제조방법을 설명하기 위한 단면도이다. 도 3a를 참조하면, 반도체 기판(200)은 NMOS 트랜지스터가 형성될 제1트랜지스터영역(211)과 PMOS 트랜지스터가 형성될 제2트랜지스터영역(215)을 구비한다. 상기 반도체 기판(200)내에 통상적인 소자분리공정을 통하여 상기 제1트랜지스터영역(211)내의 액티브영역과 제2트랜지스터영역(215)내의 액티브영역을 한정하는 소자분리막(220)을 형성한다. 본 발명의 실시예에서는, 상기 소자분리막(220)이 트렌치형태를 갖는 것을 예시하였으나, 통상적인 로코스 등과 같은 공정을 통하여 상기 소자분리막(220)을 형성할 수도 있다. 이어서, 통상적인 웰공정을 통하여 상기 제1트랜지스터영역(211)내에 p형의 제1웰(231)을 형성하고, 상기 제2트랜지스터영역(215)내에 n형의 제2웰(235)에 형성한다.
도 3b를 참조하면, 반도체 기판상에 고유전막(240)을 형성하고, 상기 고유전 막(240)상에 금속질화막(252)과 폴리실리콘막(253)을 순차 형성한다. 도 3c를 참조하면, 상기 제1트랜지스터영역(211)의 상기 폴리실리콘막(253)이 노출되도록, 제1감광막(271)을 상기 제2트랜지스터영역(215)의 상기 폴리실리콘막(253)상에 형성한다. 상기 제1감광막(271)을 이온주입용 마스크로 이용하여 상기 제1트랜지스터영역(211)의 노출된 폴리실리콘막(253)으로 n형 불순물(281)을 이온주입한다. 따라서, 상기 제1트랜지스터영역(211)의 폴리실리콘막(253)에는 n형 불순물이 도핑된 제1도핑영역(253a)이 형성된다.
도 3d를 참조하면, 상기 제1감광막(271)을 제거한 다음 상기 제1트랜지스터영역(211)의 상기 폴리실리콘막(253)상에 제2감광막(272)형성한다. 상기 제2감광막(272)은 상기 제2트랜지스터영역(215)의 상기 폴리실리콘막(253)이 노출되도록 형성한다. 이어서, 상기 제2감광막(272)을 이온주입용 마스크로 이용하여 상기 제2트랜지스터영역(215)의 노출된 반도체 기판(200)으로 p형 불순물(283)을 이온주입한다. 이로써, 제2트랜지스터영역(215)의 제2폴리실리콘막(253)에 p형 불순물이 도핑된 제2도핑영역(253b)이 형성된다.
본 발명의 실시예에서는, 상기 제1트랜지스터영역(211)의 상기 폴리실리콘막(253)으로 n형 불순물(271)을 이온주입한 다음 상기 제2트랜지스터영역(215)의 상기 폴리실리콘막(253)으로 p형 불순물(272)을 이온하는 것을 예시하였으나, 이에 반드시 한정되는 것이 아니라 p형 불순물(272)을 제2트랜지스터영역(215)의 상기 폴리실리콘막(253)으로 이온주입하여 제2도핑영역(253b)을 형성한 다음, n형 불순물(271)을 제1트랜지스터영역(211)의 상기 폴리실리콘막(253)으로 이온주입하여 제 1도핑영역(253a)을 형성할 수도 있다.
도 3e를 참조하면, 상기 제1도핑영역(253a)과 제2도핑영역(253b)을 구비한 폴리실리콘막(253), 금속질화막(252) 및 고유전막(240)을 패터닝하여 제1트랜지스터영역(211)의 반도체 기판(200)상에 제1게이트 절연막(241) 및 제1게이트전극(251)을 형성하고, 제2트랜지스터영역(215)의 반도체 기판(200)상에 제2게이트 절연막(245) 및 제2게이트전극(255)을 형성한다. 상기 제1게이트전극(251)은 상기 제1게이트 절연막(241)상에 형성되는 제1금속질화막 패턴(252a)과 n형 불술물이 도핑된 제1폴리실리콘막 패턴(253a)의 적층구조를 갖는다. 또한, 상기 제2게이트전극(255)은 상기 제2게이트 절연막(245)상에 형성되는 제2금속질화막 패턴(252b)과 p형 불술물이 도핑된 제2폴리실리콘막 패턴(253b)의 적층구조를 갖는다.
도 3f를 참조하면, 상기 제2트랜지스터영역(215)의 기판상에 제3감광막(273)을 형성하여 제1트랜지스터영역(211)의 제1웰(231)의 표면을 노출시켜 준다. 상기 제3감광막(273)을 이온주입용 마스크로 하여 상기 제1트랜지스터영역(211)의 노출된 제1웰(231)으로 n형 불순물(283)을 이온주입하여 제1소오스/드레인영역(261)을 형성한다. 상기 제1소오스/드레인영역(261)은 상기 제1트랜지스터영역(211)의 제1웰(231)내에, 상기 게이트전극(251)의 양측에 형성된다.
도 4g를 참조하면, 상기 제1트랜지스터영역(211)의 기판상에 제4감광막(274)을 형성하여 제2트랜지스터영역(215)의 제2웰(235)을 노출시켜 준다. 상기 제4감광막(274)을 마스크로 하여 상기 제2트랜지스터영역(215)의 노출된 제2웰(235)로 p형 불순물(284)을 이온주입하여 제2소오스/드레인영역(265)을 형성한다. 상기 제2소오 스/드레인영역(265)은 상기 제2트랜지스터영역(215)의 제2웰(235)내에, 상기 게이트전극(255)의 양측에 형성된다.
본 발명의 실시예에서는, 상기 제1트랜지스터영역(211)의 상기 제1웰(231)로 n형 불순물(273)을 이온주입하여 제1소오스/드레인 영역(261)을 형성한 다음 상기 제2트랜지스터영역(215)의 상기 제2웰(235)로 p형 불순물(274)을 이온하여 제2소오스/드레인 영역(265)을 형성하는 것을 예시하였으나, 이에 반드시 한정되는 것이 아니라 p형 불순물(274)을 제2트랜지스터영역(215)의 상기 제2웰(235)로 이온주입하여 제2소오스/드레인영역(265)을 형성한 다음, n형 불순물(273)을 제1트랜지스터영역(211)의 상기 제1웰(231)로 이온주입하여 제1소오스/드레인 영역(261)을 형성할 수도 있다.
또한, 상기 도핑된 폴리실리콘막 패턴(253a, 253b)을 위한 n형 및 p형 불순물(271, 272)을 이온주입하는 공정과 상기 제1 및 제2소오스/드레인 영역(261, 265)을 위한 n형 및 p형 불순물(273, 274)을 이온주입하는 공정을 분리하여 실시하였으나, 각각 한번의 이온주입공정을 수행하여 형성할 수도 있다. 즉, 고유전막(240) 및 금속 질화막(252), 폴리실리콘막(253)을 순차 형성한 다음, 이들을 패터닝하고, 제1트랜지스터영역(211)의 패터닝된 폴리실리콘막과 제1웰(231)로 n형 불순물을 이온주입하여 도핑된 폴리실리콘막 패턴(253a)과 제1소오스/드레인 영역(261)을 형성하고, 제2트랜지스터영역(215)의 패터닝된 폴리실리콘막과 제2웰(235)로 p형 불순물을 이온주입하여 도핑된 폴리실리콘막 패턴(253b)과 제2소오스/드레인 영역(265)을 형성할 수도 있다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 게이트 절연막과 도핑된 폴리실리콘막사이에 금속질화막을 형성하여 도핑된 폴리실리콘막으로부터 n형 및 p형 불순물이 NMOS 트랜지스터 및 PMOS 트랜지스터의 채널영역으로 각각 확산되는 것을 방지하여 게이트 공핍현상을 방지할 수 있다. 또한, 게이트 절연막과 도핑된 폴리실리콘막사이에 형성되는 금속질화막을 소자의 문턱전압에 영향을 미치지 않는 범위내의 두께로 형성하여 줌으로써, 소자의 문턱전압을 용이하게 조절할 수 있는 이점이 있다.
게다가, 고유전막을 게이트 절연막으로 사용하므로, 게이트 절연막의 두께를 두껍게 형성하는 것이 가능하므로, 소자의 누설전류를 방지할 수 있다. 또한, 고유전막의 게이트 절연막과 폴리실리콘막사이에 금속 질화막이 형성되므로, 게이트 절연막과 폴리실리콘막간의 계면특성을 향상시킬 수 있는 이점이 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (17)

  1. NMOS 트랜지스터영역과 PMOS 트랜지스터영역을 구비하는 반도체 기판;
    상기 NMOS 트랜지스터영역의 상기 반도체 기판상에 형성되고, 제1도전막패턴과 n형 불순물 도핑된 제1폴리실리콘막 패턴을 구비하는 n형 게이트 전극; 및
    상기 PMOS 트랜지스터영역의 상기 반도체 기판상에 형성되고, 제2도전막 패턴과 p형 불순물 도핑된 제2폴리실리콘막패턴을 구비하는 p형 게이트 전극을 포함하며,
    상기 n형 게이트전극의 상기 제1도전막패턴과 상기 p형 게이트전극의 상기 제2도전막패턴은 1 내지 10Å의 두께를 갖는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 제1도전막 패턴과 상기 제2도전막 패턴은 W, Mo, Al, Hf 및 Zr 로부터 선택되는 금속의 질화물을 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서, 상기 제1도전막 패턴과 상기 제2도전막 패턴은 Si 또는 Al 이 첨가된, W, Mo, Al, Hf 및 Zr 로부터 선택되는 금속의 질화물 을 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서, 상기 NMOS 트랜지스터영역의 상기 반도체 기판과 상기 n 형 게이트전극사이에 형성된 제1게이트 절연막;
    상기 PMOS 트랜지스터영역의 상기 반도체 기판과 상기 p형 게이트전극사이에 형성된 제2게이트 절연막을 더 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서, 상기 제1게이트 절연막과 상기 제2게이트 절연막은 고유전막을 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서, 상기 제1게이트 절연막과 상기 제2게이트 절연막은 HfO2, HfSiO, HfAlO, ZrO2, ZrAlO 및 ZrSiO 로부터 선택되는 적어도 하나를 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서, 상기 NMOS 트랜지스터영역의 액티브영역과 상기 PMOS 트랜지스터영역의 액티브영역을 한정하는 소자분리막;
    상기 NMOS 트랜지스터영역의 상기 반도체 기판내에 형성된 p형 웰;
    상기 PMOS 트랜지스터영역의 상기 반도체 기판내에 형성된 n형 웰;
    상기 n형 게이트양측의 상기 p형 제1웰내에 형성된 n형 불순물영역; 및
    상기 p형 게이트양측의 상기 n형 제2웰내에 형성된 p형 불순물영역을 더 구비하는 것을 특징으로 하는 반도체 장치.
  8. 반도체 기판상에 형성된 게이트 절연막;
    상기 게이트 절연막상에 형성되고, 금속질화막과 도핑된 폴리실리콘의 적층구조를 갖는 게이트 전극을 포함하며,
    상기 금속질화막은 1 내지 10Å의 두께를 갖는 것을 특징으로 하는 반도체 장치.
  9. 제 8 항에 있어서, 상기 금속 질화막은 W, Mo, Al, Hf 및 Zr 로부터 선택되는 금속의 질화물을 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제 8 항에 있어서, 상기 금속질화막은 Si 또는 Al 이 첨가된, W, Mo, Al, Hf 및 Zr 로부터 선택되는 금속의 질화물을 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제 8 항에 있어서, 상기 게이트 절연막은 HfO2, HfSiO, HfAlO, ZrO2, ZrAlO 및 ZrSiO 로부터 선택되는 적어도 하나의 고유전막을 포함하는 것을 특징으로 하는 반도체 장치.
  12. NMOS 트랜지스영역과 PMOS 트랜지스터영역을 구비하는 반도체 기판상에 고유전막을 형성하는 단계;
    상기 고유전막상에 1 내지 10Å의 두께로 도전막을 형성하는 단계;
    상기 도전막상에 폴리실리콘막을 형성하는 단계;
    상기 NMOS 트랜지스터영역내의 상기 폴리실리콘막으로 n형 불순물을 이온주입하는 단계;
    상기 PMOS 트랜지스터영역내의 상기 폴리실리콘막으로 p형 불순물을 이온주입하는 단계;
    상기 n형 및 상기 p형 불순물이 도핑된 상기 폴리실리콘막, 상기 도전막 및 상기 고유전막을 패터닝하여, 상기 NMOS 트랜지스터영역의 상기 반도체 기판상에 제1게이트 절연막 및 n형 게이트전극을 형성하고 상기 PMOS 트랜지스터영역의 상기 반도체 기판상에 제2게이트 절연막 및 p형 게이트전극을 형성하되,
    상기 n형 게이트전극은 제1도전막패턴과 n형 불순물 도핑된 제1폴리실리콘막 패턴의 적층구조를 가지고, 상기 p형 게이트전극은 제2도전막패턴과 p형 불순물 도핑된 제2폴리실리콘막 패턴의 적층구조를 갖는 반도체장치의 제조방법.
  13. 제 12 항에 있어서, 상기 제1도전막 패턴과 상기 제2도전막 패턴은 W, Mo, Al, Hf 및 Zr 로부터 선택되는 금속의 질화물을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  14. 제 12 항에 있어서, 상기 제1도전막 패턴과 상기 제2도전막 패턴은 Si 또는 Al 이 첨가된, W, Mo, Al, Hf 및 Zr 로부터 선택되는 금속의 질화물 을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  15. 제 12 항에 있어서, 상기 제1게이트 절연막과 상기 제2게이트 절연막은 HfO2, HfSiO, HfAlO, ZrO2, ZrAlO 및 ZrSiO 로부터 선택되는 적어도 하나를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  16. 제 12 항에 있어서, 상기 반도체 기판상에 상기 고유전막을 형성하는 단계전에,
    상기 NMOS 트랜지스터영역의 액티브영역과 상기 PMOS 트랜지스터영역의 액티브영역을 한정하는 소자분리막을 형성하는 단계;
    상기 NMOS 트랜지스터영역의 상기 반도체 기판내에 p형 웰과 상기 PMOS 트랜지스터영역의 상기 반도체 기판내에 n형 웰을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  17. 제 16 항에 있어서, 상기 n형 게이트전극 및 상기 p형 게이트전극을 형성하는 단계 다음에,
    상기 p형 웰내로 n형 불순물을 이온주입하여 상기 n형 게이트양측에 소오스/드레인을 위한 n형 불순물영역과, 상기 n형 웰내에 p형 불순물을 이온주입하여 상기 p형 게이트 양측에 소오스/드레인을 위한 p형 불순물영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
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