KR20070001593A - 반도체 소자의 게이트 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 게이트 형성방법을 개시한다. 본 발명에 개시된 반도체 소자의 게이트 형성방법은, P-웰 및 N-웰이 구비된 실리콘기판을 제공하는 단계와, 상기 실리콘기판 상에 게이트산화막을 형성하는 단계와, 상기 게이트산화막 상에 비도핑된 폴리실리콘막을 형성하는 단계와, 상기 P-웰 상에 형성된 비도핑된 폴리실리콘막 부분에 선택적으로 n형 불순물을 이온주입하는 단계와, 상기 선택적으로 n형 불순물을 이온주입한 폴리실리콘막 상에 금속실리사이드막을 형성하는 단계와, 상기 N-웰 상에 형성된 금속실리사이드막 부분과 그 하부의 비도핑된 폴리실리콘막 부분에 각각 p형 불순물을 이온주입하는 단계와, 상기 금속실리사이드막, 폴리실리콘막 및 게이트산화막을 차례로 식각하는 단계를 포함한다. 본 발명에 따르면, 듀얼 폴리사이드 게이트를 갖는 씨모스 소자 제조시, PMOS 형성 영역의 금속실리사이드막 내에 p형 불순물을 이온주입시킴으로써, 폴리실리콘막으로부터 금속실리사이드막으로 p형 불순물이 외방확산되는 것을 방지할 수 있어, 게이트 공핍화 현상을 억제시킬 수 있다.
Description
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 각 공정별 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 각 공정별 단면도.
(도면의 주요 부분에 대한 부호의 설명)
21 : 실리콘기판 22 : 소자분리막
23a : P-웰 23b : N-웰
24 : 게이트산화막 25 : 질화막
26 : 폴리실리콘막 27a : 제1감광막패턴
27b : 제2감광막패턴 28 : 금속실리사이드막
29 : 하드마스크막 30a, 30b : 게이트
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 듀얼 게이트 씨모스(dual gate CMOS) 제조 공정에서의 게이트 공핍화(gate depletion) 현상을 개선할 수 있는 반도체 소자의 게이트 형성방법에 관한 것이다.
주지된 바와 같이, 모스펫(MOSFET)의 게이트는 폴리실리콘으로 형성되어져 왔다. 이것은 폴리실리콘이 고융점, 박막 형성의 용이성, 라인 패턴의 용이성, 산화 분위기에 대한 안정성 및 평탄한 표면 형성 등과 같은 게이트로서 요구되는 물성을 충분히 만족시키기 때문이다. 또한, 실제 모스펫에 있어서 폴리실리콘 게이트는 인(P), 비소(As) 및 붕소(B) 등의 도펀트(dopant)를 함유함으로써 낮은 저항값을 구현하고 있다.
그러나, 모스 소자의 집적도가 증가함에 따라 게이트 선폭 및 저항값이 감소되고 있는 실정이므로, 미세 선폭 상에서 저저항을 구현하기 위해서 기존의 폴리실리콘 게이트 대신에, 텅스텐 실리사이드, 티타늄 실리사이드, 니켈 실리사이드 등과 같은 전이금속-실리사이드와 폴리실리콘의 적층 구조로 이루어진 전이금속 폴리사이드 게이트에 대한 연구가 활발히 진행되고 있다. 특히, 상기한 전이금속-폴리사이드 중에서, 텅스텐 실리사이드는 미세 선폭에 따른 낮은 저항의 구현이 가능하며, 게이트로서 요구하는 특성을 잘 만족시키고 있어서, 고집적 소자의 제조에 많이 활용될 것으로 기대된다.
한편, 씨모스(CMOS)는 NMOS와 PMOS 영역 모두에서 N+ 폴리실리콘 게이트를 형성하여 왔다. 그런데, 반도체 소자의 고집적화에 따라 PMOS 영역에서 카운트 도핑(count doping)에 의한 매몰 채널(buried channel)이 형성됨으로써 소자 특성 저하를 유발하는 단채널효과(Short Channel Effect)가 증대되는 문제점이 발생하게 되었다.
이에 따라, 최근에는 NMOS 영역에는 n+ 폴리실리콘 게이트를, 그리고, PMOS 영역에는 p+ 폴리실리콘 게이트를 형성하는 듀얼 게이트(dual gate) 형성방법이 이용되고 있으며, 이러한 듀얼 게이트 형성방법의 경우, NMOS 및 PMOS 영역 모두에서 표면 채널(Surface Channel)을 형성시키는 것에 의해서 상기 매몰 채널로 인한 문제점이 해결된다.
도 1a 내지 도 1d는 종래 기술에 따른 듀얼 게이트 씨모스 소자의 제조방법, 특히, 게이트 전극 물질로서 폴리실리콘막과 텅스텐 실리사이드막의 적측막을 채용한 듀얼 폴리사이드 게이트 씨모스 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
먼저, 도 1a에 도시된 바와 같이, 실리콘기판(1)에 액티브영역을 한정하는 소자분리막들(2)을 형성하고, 공지된 마스크 및 이온주입 공정을 행하여 상기 실리콘기판(1) 내에 P-웰(3a) 및 N-웰(3b)을 형성한다. 그런다음, 상기 결과물 상에 게이트산화막(4)과 폴리실리콘막(5)을 차례로 형성한다.
이어서, 공지된 마스크 및 이온주입 공정을 수행하여, 도 1b에 도시된 바와 같이, P-웰(3a) 상에는 n+ 폴리실리콘막을 형성하고, 그런다음, 도 1c에 도시된 바와 같이, N-웰(3b) 상에는 p+ 폴리실리콘막을 형성한다. 한편, 도 1b와 도 1c에서 미설명된 도면부호 6a와 6b는 이온주입 마스크로 사용되는 감광막패턴이다.
다음으로, 도 1d에 도시된 바와 같이, 감광막패턴(6b)이 제거된 상태에서, 상기 결과물 상에 금속실리사이드막(7)과 하드마스크막(8)을 차례로 형성한다.
그런다음, 게이트 형성을 위하여 상기 하드마스크막(8)을 패터닝하고, 상기 패터닝된 하드마스크막(8)을 식각장벽으로 이용해서 상기 금속실리사이드막(7), 도핑된 폴리실리콘막(5) 및 게이트산화막(4)을 순차로 식각하여, NMOS용 n+ 폴리사이드 게이트(9a)와 PMOS용 p+ 폴리사이드 게이트(9b)를 형성한다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 반도체 소자를 제조한다.
그러나, 종래의 듀얼 폴리사이드 게이트 씨모스 제조방법에서는, PMOS의 p+ 폴리실리콘막(5)으로부터 p형 불순물인 보론이온이 금속실리사이드막(7)으로 외방확산(out-diffusion)하여 게이트 공핍화(gate depletion) 현상이 증가하는 문제가 발생한다.
상기 게이트 공핍화 현상이란 폴리실리콘막 내의 불순물 도핑농도가 불충분하게 되어 발생하는 현상으로서, 채널을 인버젼(inversion)시키기 위해서 게이트에 인가되는 전압 중의 일부가 폴리실리콘막의 공핍 영역에 인가되는 것으로 인해 문턱전압(Vt)이 증가되고, 게이트절연막의 전기적 두께가 증가하여 온 전류(on current)가 감소되는 결과를 초래한다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 듀얼 폴리사이드 게이트 씨모스 소자 제조시 p+ 폴리실리콘막으로부터 보론이온이 금속실리사이드막으로 외방확산되는 현상을 억제하여 게이트 공핍화 현상을 감소시키므로 소자 특성 및 신뢰성을 향상시킬 수 있는 듀얼 게이트 씨모스 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 게이트 형성방법은, P-웰 및 N-웰이 구비된 실리콘기판을 제공하는 단계; 상기 실리콘기판 상에 게이트산화막을 형성하는 단계; 상기 게이트산화막 상에 비도핑된 폴리실리콘막을 형성하는 단계; 상기 P-웰 상에 형성된 비도핑된 폴리실리콘막 부분에 선택적으로 n형 불순물을 이온주입하는 단계; 상기 선택적으로 n형 불순물을 이온주입한 폴리실리콘막 상에 금속실리사이드막을 형성하는 단계; 상기 N-웰 상에 형성된 금속실리사이드막 부분과 그 하부의 비도핑된 폴리실리콘막 부분에 각각 p형 불순물을 이온주입하는 단계; 및 상기 금속실리사이드막, 폴리실리콘막 및 게이트산화막을 차례로 식각하는 단계를 포함한다.
여기서, 상기 금속실리사이드막은 게이트의 저저항을 구현하기 위한 금속계 물질막으로서 텅스텐 실리사이드막으로 형성한다.
상기 N-웰 상에 형성된 금속실리사이드막 부분에 p형 불순물을 이온주입하는 단계는 B 또는 BF2를 2∼7keV 에너지 및 1E15∼2E16 원자/㎠ 도우즈로 이온주입한다.
한편, 상기 비도핑된 폴리실리콘막 부분에 p형 불순물을 이온주입하는 단계는 B 또는 BF2를 10∼25keV 에너지 및 1E15∼1.5E16 원자/㎠ 도우즈로 이온주입한다.
또한, 본 발명의 반도체 소자의 게이트 형성방법은, 상기 게이트산화막을 형 성하는 단계 후, 그리고, 상기 비도핑된 폴리실리콘막을 형성하는 단계 전, 상기 폴리실리콘막 내에 이온주입된 불순물의 게이트산화막으로의 침투 현상이 방지되도록 상기 게이트산화막 상에 질화막을 형성하는 단계를 더 포함한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 듀얼 폴리사이드 게이트를 갖는 CMOS 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 2a를 참조하면, 액티브영역을 한정하는 소자분리막(22)이 구비되고 P-웰(23a) 및 N-웰(23b)이 형성된 실리콘기판(21)을 마련한다.
그런 다음, 상기 실리콘기판(21) 상에 게이트산화막(24)을 형성하고, 이어서, 게이트산화막(24)으로의 불순물 침투 현상이 방지되도록 상기 게이트산화막(24) 상에 질화막(25)을 형성한다.
다음으로, 상기 질화막(25) 상에 비도핑된 폴리실리콘막(26)을 형성한다.
그 다음, 도 2b에 도시된 바와 같이, 상기 P-웰(23a) 상에 형성된 비도핑된 폴리실리콘막(26) 부분을 노출시키는 제1감광막패턴(27a)을 형성하고, 상기 제1감광막패턴(27a)을 이온주입장벽으로 이용해서 n형 불순물을 이온주입한다.
도 2c를 참조하면, 제1감광막패턴(27a)을 제거한 상태에서, 상기 선택적으로 n형 불순물이 이온주입된 폴리실리콘막(26) 상에 금속실리사이드막(28)을 형성한다. 본 발명에서는 상기 금속실리사이드막(28)으로서 텅스텐 실리사이드막을 사용 하였지만, 필요에 따라, 텅스텐 실리사이드막 대신에 티타늄 실리사이드, 니켈 실리사이드 등 다른 금속실리사이드막을 형성할 수도 있다.
그런다음, 상기 N-웰(23b) 상에 형성된 금속실리사이드막(28) 부분을 노출시키는 제2감광막패턴(27b)을 형성한다.
다음으로, 상기 제2감광막패턴(27b)을 이온주입장벽으로 이용해서 N-웰(23b) 상에 형성된 금속실리사이드막(28) 부분과 그 하부의 비도핑된 폴리실리콘막(26) 부분에 각각 p형 불순물을 이온주입한다.
이때, 상기 p형 불순물을 이온주입하는 단계는 제1에너지로 금속실리사이드막(28) 내에 먼저 불순물을 이온주입하고, 그리고나서, 제1에너지보다 큰 제2에너지로 폴리실리콘막(26) 내에 불순물을 이온주입하는 방식으로 진행하든지, 아니면, 제2에너지로 먼저 폴리실리콘막(26) 내에 불순물을 이온주입하고, 그런다음, 제2에너지보다 작은 제1에너지로 금속실리사이드막(28) 내에 불순물을 이온주입하는 방식으로 진행할 수 있다.
여기서, 상기 N-웰(23b) 상에 형성된 금속실리사이드막(28) 부분에 p형 불순물을 이온주입하는 단계는 B 또는 BF2를 도펀트로 사용하여 2∼7keV 에너지 및 1E15∼2E16 원자/㎠ 도우즈로 수행한다.
한편, 상기 N-웰(23b) 상에 형성된 비도핑된 폴리실리콘막(26) 부분에 p형 불순물을 이온주입하는 단계는 B 또는 BF2를 도펀트로 사용하여 10∼25keV 에너지 및 1E15∼1.5E16 원자/㎠ 도우즈로 수행한다.
본 발명에서는, 상기한 바와 같이, PMOS 형성영역에서 폴리실리콘막(26) 상 에 형성되는 금속실리사이드막(28) 내에 p형 불순물인 보론이온을 이온주입시킴으로써, 금속실리사이드막(28)의 보론 농도를 높여주어, 폴리실리콘막(26)으로부터 금속실리사이드막(28)으로 보론이온이 외방확산되는 것을 억제시킬 수 있다. 그러므로, 본 발명은 보론이온의 외방확산에 의한 게이트 공핍화 현상이 방지되어 소자 특성이 향상되는 효과를 얻을 수 있다.
또한, 본 발명에서는, 금속실리사이드막(28)과 폴리실리콘막(26) 내에 p형 불순물을 각각 이온주입할 때, 동일한 이온주입 마스크(제2감광막패턴)를 사용하므로, 추가적인 마스크 공정이 요구되지 않는다는 장점이 있다.
도 2d를 참조하면, 제2감광막패턴(27b)이 제거된 상태에서, 상기 금속실리사이드막(28) 상에 하드마스크막(29)을 형성하고, 이어서, 상기 하드마스크막(29) 상에 게이트 영역을 한정하는 감광막패턴(미도시)을 형성한다.
그런다음, 상기 감광막패턴(미도시)을 식각장벽으로 이용하여 상기 하드마스크막(29)을 패터닝하고, 상기 패터닝된 하드마스크막(29)을 식각장벽으로 이용해서 상기 금속실리사이드막(28), 폴리실리콘막(26), 질화막(25) 및 게이트산화막(24)을 순차로 식각하여 CMOS 소자의 듀얼 게이트(30a, 30b)를 형성한다.
이후, 도시하지는 않았으나, 공지의 후속공정을 차례로 진행하여 본 발명의 반도체 소자 제조 공정을 완료한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 듀얼 폴리사이드 게이트를 갖는 씨모스 소자의 제조시, PMOS 형성 영역의 금속실리사이드막 내에 p형 불순물을 이온주입시킴으로써, 폴리실리콘막으로부터 금속실리사이드막으로 p형 불순물이 외방확산되는 것을 방지할 수 있어, 게이트 공핍화 현상이 억제된다. 이에 따라, 소자의 신뢰성 및 수율이 향상되고, 특히, 게이트 전극의 저항이 낮아져 소자의 동작속도가 빨라지는 효과를 얻을 수 있다.
Claims (5)
- P-웰 및 N-웰이 구비된 실리콘기판을 제공하는 단계;상기 실리콘기판 상에 게이트산화막을 형성하는 단계;상기 게이트산화막 상에 비도핑된 폴리실리콘막을 형성하는 단계;상기 P-웰 상에 형성된 비도핑된 폴리실리콘막 부분에 선택적으로 n형 불순물을 이온주입하는 단계;상기 선택적으로 n형 불순물을 이온주입한 폴리실리콘막 상에 금속실리사이드막을 형성하는 단계;상기 N-웰 상에 형성된 금속실리사이드막 부분과 그 하부의 비도핑된 폴리실리콘막 부분에 각각 p형 불순물을 이온주입하는 단계; 및상기 금속실리사이드막, 폴리실리콘막 및 게이트산화막을 차례로 식각하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서, 상기 게이트산화막을 형성하는 단계 후, 그리고, 상기 비도핑된 폴리실리콘막을 형성하는 단계 전, 상기 폴리실리콘막 내에 이온주입된 불순물의 게이트산화막으로의 침투 현상이 방지되도록 상기 게이트산화막 상에 질화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서, 상기 금속실리사이드막은 텅스텐 실리사이드막인 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서, 상기 N-웰 상에 형성된 금속실리사이드막 부분에 p형 불순물을 이온주입하는 단계는 B 또는 BF2를 2∼7keV 에너지 및 1E15∼2E16 원자/㎠ 도우즈로 이온주입하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서, 상기 비도핑된 폴리실리콘막 부분에 p형 불순물을 이온주입하는 단계는 B 또는 BF2를 10∼25keV 에너지 및 1E15∼1.5E16 원자/㎠ 도우즈로 이온주입하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
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-
2005
- 2005-06-29 KR KR1020050057169A patent/KR20070001593A/ko not_active Application Discontinuation
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