KR20060121148A - 스위칭된 커패시터 회로 보상 장치 및 방법 - Google Patents

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KR20060121148A
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니콜라우스 켈메르
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텔레폰악티에볼라겟엘엠에릭슨(펍)
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Abstract

보상된 스위칭된 커패시터 회로는 스위칭된 커패시터 회로 및 보상 회로를 포함한다. 이 보상 회로는 폐루프 제어하에서 가변하는 기준 전류를 발생시켜 입력 클록 주파수에 의해 결정되는 기준 커패시터를 충전시키는 타겟화된 슬루 레이트(slew rate)를 유지시키기 위하여 폐루프 제어 하에서 가변하는 기준 전류를 발생시킨다. 스위칭된 커패시터 회로의 출력 증폭기는 자신의 출력 전류를 기준 전류에 비례하여 가변시키도록 구성된다. 따라서, 스위칭된 커패시터 회로의 유효 커패시턴스를 추적하도록 기준 커패시터를 구성함으로써, 스위칭된 커패시터 회로의 세틀링 시간(settling time)은 클록 주파수들의 범위에 걸쳐서 유효 커패시턴스의 값 및 변화들에 상대적으로 민감하지 않게 이루어질 수 있다. 보상 회로는 스위칭 커패시터 회로가 소망의 듀티 사이클에서 클록킹되도록 하는 클록 재조건화 회로를 포함할 수 있다.
슬루 레이트, 출력 증폭기, 세틀링 시간, 클록 재조건화 회로, 유효 커패시턴스

Description

스위칭된 커패시터 회로 보상 장치 및 방법{A SWITCHED CAPACITOR CIRCUIT COMPENSATION APPARATUS AND METHOD}
본 발명은 일반적으로 스위칭된 커패시터 회로에 관한 것이며, 특히 특정 공정, 온도, 및 공급 변화들에 대한 이와 같은 회로들의 보상에 관한 것이다.
스위칭된 커패시터 회로들은 델타-시그마 아날로그-디지털 변환기들(ΔΣADCs) 및 이산 시간 아날로그 필터들과 같은 각종 회로들을 위한 기본적인 빌딩 블록들을 형성한다. 그러나, 이들의 용도는 광범위하게 변화되지만, 모든 이와 같은 회로들은 일반적으로, 인터그레이션 증폭기(integration amplifier)로서 구성되는 연산 상호컨덕턴스 증폭기들(OTA)을 토대로 한 코어 스위칭된 커패시터 아키텍쳐를 포함한다. 이 회로의 샘플링 입력은 제1 스위치를 통해서 샘플링 커패시터에 결합되고, 샘플링 커패시터는 제2 스위치를 통해서 증폭기 입력에 결합된다. 상기 입력은 전형적으로 인터그레이션 증폭기에 결합되는데, 이 증폭기는 증폭기의 피드백 루프를 형성한다.
샘플링 단계에서, 제1 스위치는 입력 전압을 샘플링하기 위하여 폐쇄되고, 상기 제2 스위치는 상기 샘플링 커패시터를 상기 증폭기로부터 분리시키기 위하여 개방된다. 그 후, 인터그레이션 단계(integration phase)에서, 제1 스위치는 샘플 링 입력으로부터 샘플링 커패시터를 분리시키도록 개방되고, 상기 제2 스위치는 상기 샘플링 커패시터를 증폭기 입력에 연결시키도록 폐쇄된다. 이 폐쇄는 증폭기가 제2 스위치의 폐쇄에 의해 초래되는 입력 전압의 스텝 변화에 반응하여 출력 전류를 발생시키도록 한다. 근본적으로, 이 스테이지는 샘플링 커패시터로부터 인터그레이션 커패시터(integration capacitor)로 전하의 전달을 수반한다.
샘플링 커패시터가 샘플링되는 신호 레벨까지 완전히 충전(또는 방전)되기 전 샘플링 단계가 종료되는 경우 또는 인터그레이션 커패시터로의 전하 전달의 완료 전 인터그레이션 단계가 종료되는 경우 세틀링 에러들이 야기된다. 이와 같은 세틀링 에러들은 스위칭된 커패시터 회로들에서 잠재적으로 중요한 비선형 왜곡원을 나타낸다. 실제로, 세틀링 에러들은 거의 피할 수 없는데, 그 이유는 스위칭식 커패시터 회로들이 자신들의 공칭 파라미터들 또는 설계 파라미터들로부터 가변하기 때문이다.
이와 같은 변화들은 회로들이 이용되는 환경 조건들의 변화들 또는 회로 제조 공정의 변화들을 포함한 여러 가지 이유들로 야기되지만 이로 제한되지 않는다. 회로 제조 공정 변화들로 인해, 스위칭된 커패시터들은 의도된 것보다 크거나 작을 수 있으며 및/또는 OTA의 피크 출력 전류는 설계에 의해 규정된 것보다 크거나 작을 수 있다. 환경 변화들은 회로 작동시 온도 및 전원 유도된 변화들을 포함할 수 있고, 스위칭된 커패시터 클록 주파수들의 이용으로부터 발생되는 변경된 작동은 50% 또는 약 50%가 아닌 샘플링-대-인터그레이션 단계 듀티 사이클들의 이용 또는 설계 주파수들과 상이하다.
본 발명은 필터링 및 아날로그 대 디지털 변환 기능들에 사용되는 바와 같은 스위칭된 커패시터 회로들을 보상하기 위한 방법 및 장치를 포함한다. 전형적인 실시예에서, 스위칭된 커패시터 증폭기의 출력 전류는 필요에 따라서 자동적으로 상향 또는 하향 조정되어, 회로의 세틀링 시간이 스위칭된 커패시터 회로의 클록 주파수에 의해 설정된 한계들 내에 유지되도록 한다. 따라서, 스위칭된 커패시터 회로의 세틀링 시간을 제어하는 전형적인 방법은 스위칭된 커패시터 회로의 클록 주파수에 의해 설정되는 타겟화된 슬루 레이트(slew rate)로 기준 커패시터를 충전시키기 위하여 필요에 따라서 기준 전류를 증가시키거나 감소시키도록 제어하는 단계 및 충전 전류의 크기가 기준 커패시터의 커패시턴스 및 클록 주파수에 좌우되도록, 스위칭된 커패시터 회로의 세틀링 슬루 레이트가 기준 전류에 비례하도록 제어하는 충전 전류를 발생시키는 단계를 포함한다. 이 방법은 커패시턴스의 공정-관련 변화들이 충전 전류에 의해 구동되는 하나 이상의 스위칭된 커패시터들의 유효 커패시턴스의 공정-관련 변화들을 추적하도록 기준 커패시터를 구성하는 단계를 더 포함한다. 유사하게, 기준 커패시터는 커패시턴스의 환경 관련된 변화들이 스위칭된 커패시터 회로의 유효 커패시턴스의 대응하는 변화들을 추적하도록 구성될 수 있다.
본 발명을 따른 전형적인 회로는 기준 전류에 비례하는 출력 전류를 발생시키도록 구성되는 하나 이상의 스위칭된 커패시터들 및 증폭기를 포함하는 스위칭된 커패시터 회로로서, 상기 스위칭된 커패시터 회로의 세틀링 시간은 출력 전류에 의해 알 수 있는 바와 같이 하나 이상의 스위칭된 커패시터들의 유효 커패시턴스에 좌우되는, 스위칭된 커패시터 회로를 포함하며; 상기 스위칭된 커패시터 회로의 클록 주파수에 의해 결정된 타겟화된 슬루 레이트로 기준 커패시터를 충전하기 위하여 필요에 따라서 기준 전류를 증가 및 감소시키도록 구성되는 보상 회로를 더 포함한다. 전형적인 보상 회로는 보상 회로의 검출된 슬루 레이트가 타겟화된 슬루 레이트 보다 작으면 기준 전류를 증가시키도록 그리고 검출된 슬루 레이트가 타겟화된 슬루 레이트보다 크면 기준 전류를 감소시키도록 구성되는 지연 동기 루프 회로를 포함한다. 이 전형적인 회로는 집적 회로(IC) 장치로서 구현될 수 있고, 예를 들어 무선 기지국들 및 이동 단말기들에 사용되는 필터들 및 아날로그 대 디지털 변환기들과 같은 무선 통신 장치들에 유용하게 사용될 수 있다
도1은 본 발명의 전형적인 실시예에를 따른 스위칭된 커패시터 회로 및 관련된 보상 회로를 도시한 도면.
도2A 및 도2B는 도1의 보상 회로의 전형적인 지연 동기 루프 구현방식을 도시한 도면.
도3 및 도4는 기준 커패시터의 스위칭된 커패시터 클록 주파수 및 커패시턴스의 함수들에 따라서 보상 회로의 기준 전류를 제어하는 그래프.
도5는 도2A 및 도2B의 지연 동기 루프에 사용하기 위한 전형적인 가변 지연 셀을 도시한 도면.
도6은 클록 듀티 사이클 재생을 포함하는 전형적인 지연 동기 루프를 도시한 도면.
도7은 본 발명의 하나 이상의 실시예들을 따른 전형적인 이동 단말기를 도시한 도면.
도8은 본 발명의 하나 이상의 실시예들을 따른 전형적인 무선 기지국을 도시한 도면.
도1은 스위칭된 커패시터 회로(12) 및 관련된 보상 회로(14)를 포함하는 회로(10)를 도시한 것이다. 스위칭된 커패시터 회로(12)는 예를 들어 신호 필터링 또는 아날로그 대 디지털 변환에 사용하기 위한 집적 회로(IC)의 부분으로서 구성될 수 있다. 당업자가 알 수 있는 바와 같이, 스위칭된 커패시터 회로(12)는 샘플링 단계 및 인터그레이션 단계에서 동작한다. 샘플링 단계에서, 스위치(S1)는 폐쇄되고 스위치(S2)는 개방됨으로, 샘플링 캐패시터(CS)는 입력 신호를 샘플링하는데, 즉 이는 입력 신호의 전압으로 충전된다. 그 후, 스위치(S1)는 개방되고 스위치(S2)는 폐쇄되어, 스위칭된 커패시터 회로(12)를 인터그레이션 단계에 배치하는데, 증폭기(16)로부터의 출력 전류(IOUT)는 샘플링 커패시터(CS)로부터의 전하를 인터그레이션 커패시터(CI)으로 전달한다. 따라서, 증폭기(16)는 (+) 및 (-) 입력 단자들에 인가되는 차동 전압에 응답하여 출력 전류를 발생시키는 상호컨덕턴스 증폭기로서 동작한다.
실제로, 증폭기(16)는 입력 전압 차가 수십 밀리 볼트 정도인 작은 값(VCLIP) 보다 크다면 최대 IOUT을 드라이브시킨다. 따라서, 회로(12)가 자신의 인터그레이션 동작 단계로 스위칭될 때, 증폭기(16)의 반전(-) 입력은 증폭기(16)가 최대 (IOUT)을 스위칭된 커패시터 CS 및 CI(CEFF = (CS × CI)/(CS+CI))에 의해 형성되는 유효 커패시턴스로 드라이브시키는 CS에 대한 샘플링 전압으로 드라이브된다. 따라서, 증폭기의 출력 전류는 반전(-) 및 비반전(+) 입력들에 대한 차동 전압이 VCLIP으로 다시 드라이브될 때까지 S2를 폐쇄한 후 최대 값으로 유지되는 충전 전류로서 기능하는데, 이 때 출력 전류는 차동 전압이 제로를 향하여 드라이브되기 때문에 비대칭적으로 강하된다. 따라서, 증폭기의 출력 전류는 IOUT 및 회로의 유효 커패시턴스(CEFF)로 규정된 슬루 레이트로 유효 커패시턴스를 선형적으로 충전하는 정전류원과 같이 기능한다.
종래의 스위칭된 커패시터 회로들에서, IOUT의 크기는 고정된다. 이 방법은 유효 커패시턴스가 집적 회로 장치들 간에서, 특히 많은 이와 같은 제조 장들 간에서 광범위하게 가변될 수 있기 때문에 바람직하지 않다. 유효 커패시턴스가 의도된 것보다 작다면, IOUT이 CEFF를 충전하는데 더욱 짧은 시간량이 걸림으로, 회로가 자신의 세틀링 시간 요건들에 부합하도록 하는데, 즉 전하 전달이 회로가 다음 샘플링 단계로 다시 스위칭하기 전 완료된다. 그러나, CEFF가 의도된 것보다 크면(이는 집적 회로 제조 공정을 이용하여 커패시터를 제조하는 경우에 통상 발생됨), IOUT의 크기는 필요로 되는 세틀링 시간 내에서 전하 전달을 완료할 정도로 충분히 크지 못할 수 있고 비선형 세틀링 에러들이 발생되어 신호 왜곡을 야기한다. 유사한 에러들은 종래의 스위칭된 커패시터 회로의 클록 주파수가 변화되는 경우 야기될 수 있다. 예를 들어, 클록 주파수가 증가되면, 샘플링 및 인터그레이션 윈도우는 단축됨으로써, 회로가 인터그레이션 단계에서 전하 전달을 완료하는데 시간이 덜 들게 된다. 주파수 증가가 없는 경우조차도, 허용가능한 세틀링 시간은 스위칭된 커패시터 회로의 입력의 듀티 사이클 불안정으로 인해, 즉 짧은 인터그레이션 구간보다 앞서 긴 샘플링 구간 또는 그 반대로 인해 단축될 수 있다.
어쨌든, 증폭기 전류를 과다-설계하면 일반적인 방법이 너무 큰 커패시턴스, 공칭 클록킹 주파수보다 높으며, 및/또는 부적절한 듀티 사이클과 같은 "최악의" 동작 조건들을 고려하도록 한다. 이와 같은 방법에 대한 단점은 "과다크기의" 증폭기 출력 전류로 인해 상대적으로 전류 소모가 크다는 것이다. 본 발명은 공정, 온도, 및 공급(PTS) 변화들을 고려하기 위하여 IOUT의 회로 내 조정(in-circuit adjestment)에 의해 종래의 스위칭된 커패시터 회로의 이들 및 그 외 다른 단점들을 처리한다. 따라서, 보상 회로(14)는 최대 또는 피크 증폭기 출력 전류의 크기를 증가 또는 감소시키는 스위칭된 커패시터 회로(12)의 증폭기에 바이어스 신호를 제공함으로써, 스위칭된 커패시터 회로(12)의 슬루 레이트를 입력 클록 주파수의 함수에 따라서 변화시키고, 소정 클록 주파수에 대해서, 광범위의 유효 커패시턴스에 걸쳐서 유지되도록 한다.
도2A 및 도2B에 도시된 바와 같이, 보상 회로(14)는 입력 클록 신호에서 대응하는 에지들 간의 위상 차의 함수에 따라서 바이어스 신호 및 가변 지연 셀(20)에 의해 제공되는 바와 같은 지연된 버전의 클록 신호를 발생시키는 출력 회로(24)를 포함하는 가변 지연 셀들(30) 및 위상 검출기(22)를 포함한다. 동작시, 입력 클록 신호,즉 스위칭된 커패시터 회로(12)를 위하여 사용될 클록 신호는 가변 지연 셀(20) 및 위상 검출기(22)에 입력된다. 가변 지연 셀(20)은 위상 검출기922)로의 다른 입력으로서 작용하는 클록 신호의 지연된 버전을 출력한다. 따라서, 위상 검출기(22)로부터 출력된 바이어스 신호는 입력 클록 신호 및 지연된 클록 신호에서 대응하는 에지들(상승 또는 하강) 간의 위상 에러의 함수에 따라서 가변한다.
이 바이어스 신호는 기준 커패시터(CREF)를 충전시키는 기준 전류(IREF)의 크기를 설정하도록 사용되고, 보상 회로(14)는 바이어스 신호가 폐루프 제어하에서 증가 또는 감소되도록 구성됨으로써, IREF의 크기가 입력 클록 신호의 한 클록 시간 내에서 CREF 를 타겟 전압(VREF)으로 충전하는데 필요로 되는 값으로 드라이브되도록 한다. 즉, 가변 지연 셀(20)의 지연은 입력 클록 신호의 한 기간 지연으로 드라이브되고, IREF의 대응하는 크기는 기준 커패시터(CREF)를 지연 기간 내의 타겟 전압(VREF)으로 충전하는데 필요로 되는 값이다. 이와 같이, IREF의 값은 CREF의 커패시턴스 및 입력 클록 주파수에 따른 타겟화된 슬루 레이트를 성취하는데 필요로 되는 값으로 드라이브된다. 따라서, IREF는 다음과 같이 발생된다.
Figure 112006040299329-PCT00001
여기서 T는 입력 클록 기간 또는 이의 일부 기간이다. 이 관계로 인해, IOUT의 값은 다음과 같이 결정된다.
Figure 112006040299329-PCT00002
물론, IREF 및 IOUT이 공칭 동작 주파수, 공칭 커패시턴스 값들, 및 공칭 공급 전압들 및 온도들에 대응하는 공칭 값들을 취하도록 회로(10)를 구성할 수 있다. 따라서, IREF 및 IOUT은
Figure 112006040299329-PCT00003
에 따라서 소정 공칭 주파수 및 공칭 기준 유효 커패시턴스들에 대한 원하는 공칭 크기들을 갖도록 VREF를 설정할 수 있거나, 밴드갭 전압과 같은 양호하게 제어된 값으로 VREF를 설정할 수 있다.
도3 및 도4는 입력 클록 주파수 및 CREF의 커패시턴스에 대한 IREF의 관계를 그래픽적으로 도시한 것이다. 예를 들어, 도3에서, IREF의 크기가 증가하는 클록 기간에 따라서 감소된다는 것을 알 수 있는데, 즉 스위칭된 커패시터 회로의 입력 클록의 주파수가 감소됨에 따라서, 필요로 되는 슬루 레이트는 감소되고 IREF의 크기 는 증가하는 기준 커패시턴스에 따라서 증가한다. 역으로, 도4에서, IREF의 크기는 증가하는 기준 커패시턴스에 따라서 증가한다는 것을 알 수 있다. 즉, 소정 클록 주파수에 대해서, IREF의 크기는 CREF의 커패시턴스가 증가하는 경우 타겟화된 슬루 레이트를 유지시키기 위하여 증가하고 CREF의 커패시턴스가 감소하는 경우 감소된다.
커패시턴스의 이와 같은 변화들은 반도체 제조 공정에서 보편적이다. 당업자에게 널리 공지된 바와 같이, 반도체 장치들 내에서 제조된 커패시터들의 절대값을 제어하는 것은 대단히 어렵다. 따라서, CREF, CI 및 CS 절대값들 모두는 전체 웨이퍼또는 전체 장치에 걸쳐서 크게 변화될 수 있다. 그러나, 소정 장치 내에서 하나의 커패시터 대 또 다른 커패시터의 비는 양호하게 제어될 수 있다. 따라서, 설계자는 CREF가 인터그레이션 및 샘플링 커패시터들(CI 및 CS)에 대해 거의 고정된 관계를 유지하도록 할 수 있다. 다른 말로서, CS 및 CI이 자신들의 공칭 값들, 예를 들어 100pF이 아니라 120pF 보다 크다면, CREF는 상기 팩터(1.2) 만큼 자신의 공칭 값보다 크게될 것이다. 마찬가지로, CI 및 CS의 커패시턴스가 공칭값보다 작다면, CREF의 커패시턴스는 상기 팩터만큼 공칭갑보다 작게될 것이다.
CREF 및 CI/CS 간의 이와 같은 추적은 커패시터들 간의 공지된 기하학적 스케일링을 유지함으로써 동일한 장치 층들(즉, 반도체 장치의 동일한 금속 및 산화물 층들)에서 CREF를 구현함으로써 성취된다. 동일한 칩 층들을 사용함으로써, CREF는 스위칭된 커패시터들(CI 및 CS)에서처럼 산화물 두께 등에서 동일한 변화들을 겪는다. 이와 같은 정합은 또한 CREF 및 스위칭된 커패시터들(CI 및 CS) 간의 양호한 환경 추적에서 발생된다. 즉, CREF의 커패시턴스의 변화들은 동작 온도 및 전압의 변화들에 걸쳐서 CI 및 CS의 커패시턴스에서 변화들을 추적한다.
도5는 가변 지연 셀(20)을 위한 전형적인 구성을 도시하고 또한 증폭기(16)용 전형적인 차동 쌍 배열을 도시한 것이다. 지연 셀(20)은 비교기(30), D 플립-플롭(DFF)(32), 배타적-or(XOR) 게이트(34),트랜지스터들(Q1, Q2 및 Q3a/Q3b) 및 밴드갭 전압 기준(D1)을 포함한다. 다른 전압 기준 유형들이 사용될 수 있고 D1이 생략될 수 있고, VREF가 외부 소스로부터 수신되도록 입력 포트가 제공될 수 있다는 점에 유의하라. 전형적인 증폭기(16)는 트랜지스터들(Q5a/Q5b 및 Q6a/6b)의 차동 쌍들을 포함한다.
동작과 무관하게, 입력 클록 신호는 XOR 게이트(34)의 한 입력에 인가되고 이의 다른 입력은 DFF(32)의 "Q" 출력에 연결된다. XOR 게이트(34)로부터의 출력은 직접 또는 간접적으로 트랜지스터들(Q2 및 Q3a)의 게이트들을 구동한다. XOR 게이트(34)의 출력이 하이("1")이면, Q2는 턴온되고 Q3a는 턴오프된다. 이 상태에서, CREF는 접지되고 전류는 이로 흐르지 않는다. 따라서, 비교기(30)의 비반전 입력(+)은 VREF인 자신의 반전 입력(-) 보다 낮게 유지된다. 따라서, XOR 게이트(34)의 출 력이 로우("0")로 스위칭할 때, Q2는 턴오프되고, Q3a는 턴온되고, CREF는 위상 검출기 회로(22)에 의해 제공되는 바이어스 신호의 값으로 설정되는 Q1을 통해서 흐르는 IREF의 크기에 의해 결정된 레이트로 충전하기 시작한다. Q3b는 CREF를 방전하기 위하여 인에이블링 또는 게이팅 장치로서 사용될 수 있고 포함되거나 포함되지 않을 수 있다.
CREF가 최대 약 VREF로 충전될 때, 비교기(30)의 출력은 DFF(32)를 클록킹하는 상태를 변화시키며, 그 후, 이는 DFF(322)의 출력 상태를 변화시킨다. DFF(32)의 출력은 지연된 버전의 클록 신호로서 작용함으로, XOR 게이트(34)로 그리고 위상 검출기(22)의 위상 입려들 중 한 입력으로 다시 드라이브된다. 이 배열로 인해, DFF(32)가 (입력 및 지연된 클록 신호들 간의 한 클록 사이클 보다 덜)조기에 클록킹 되면, 바이어스 신호는 증가되어 Q1의 게이트 대 소스 전압을 낮추어 IREF의 크기를 감소시킴으로써 CREF에 대한 전압의 슬루 레이트를 감소시킨다. 역으로, DFF(32)가 늦게 클록킹되면, 바이어스 신호는 감소되며, 이는 Q1에 대한 게이트-대-소스 전압을 증가시켜 IREF의 크기를 증가시키고 CREF에 대한 전압의 슬루 레이트를 증가시킨다.
이 배열로 인해, 타겟화된 슬루 레이트를 증가하는 CREF로 유지하기 위하여 더 큰 크기의 IREF를 취하기 때문에 CREF의 값이 증가되면, IREF는 증가된다. 유사하게, 입력 클록 주파수가 증가되는 경우, 클록 기간은 감소되고 이는 단축된 클록 기간 내에서 CREF를 VREF로 충전하도록 더 큰 크기의 IREF를 취한다. 물론, 주파수가 감소 및/또는 CREF가 감소되면, IREF는 적절한 량으로 감소된다. 따라서, 보상 회로(14)는 필요에 따라서 IREF를 가변시켜 입력 클록 주파수에 의해 설정된 타겟화된 슬루 레이트를 유지시키는데, 타겟화된 슬루 레이트는 할당된 시간 내에서, 즉 한 사이클 지연 시간 내에서 CREF를 VREF로 충전시키는데 필요로 되는 레이트로서 규정된다.
제어(IREF)와 동일한 바이어스 신호와 증폭기(16)의 바이어스 입력을 연결함으로써, 증폭기(16)의 출력 전류(IOUT)는 IREF의 함수로서 가변하도록 행해질 수 있다. 따라서, 복합 트랜지스터 회로를 포함할 수 있는 Q1과의 공지된 관계로 증폭기(16)의 바이어싱 트랜지스터(Q4)를 스케일링함으로써, IOUT의 값은 CREF 및 CEFF 간의 관계를 고려하는 팩터 만큼 IREF에 대해 증가 또는 감소된다. CREF가 CEFF와 동일하다면, IOUT 대 IREF의 일 대 일 스케일링이 바람직할 수 있지만, 당업자는 근본적으로 임의의 바람직한 비율이 상대적인 장치 크기들의 설정을 토대로 구성될 수 있다는 것을 인지할 것이다.
이 전형적인 방법은 다음과 같은 증폭기(16)의 슬루 레이트를 설정한다.
Figure 112006040299329-PCT00004
여기서 N은 가변 지연 셀(20)에서 단위 지연 셀의 수와 동일하며, fs는 입력 클록 신호의 주파수와 동일하다.
상기 전형적인 상세 내용들을 따르면, 보상 회로(114)는 스위칭된 커패시터 회로의 클록 주파수에 의해 결정되는 타겟화된 슬루 레이트를 유지하기 위하여 필요에 따라서 IREF를 조정한다. 소정 클록 주파수에 대해서 IREF는 CREF를 타겟화된 슬루 레이트로 충전하기 위하여 필요에 따라서 증가 및 감소되고 이 슬루 레이트는 CREF의 범위에 걸쳐서 유지된다. 증폭기(16)의 출력 전류(IOUT)는 IREF에 비례하여 변화됨으로, CREF의 용량이 IOUT에 의해 드라이브되는 유효 커패시턴스를 추적하면, 스위칭된 커패시터(12)의 세틀링 시간은 CI 및 CS 가 이들의 설계 크기보다 크거나 작든지에 관계없이 그리고 이들의 커패시턴스가 시간 및 온도에 걸쳐서 변화되든지 관계없이 유지될 것이다.
물론, 도5의 지연 셀은 입력 클록 신호가 50%에 근접한 듀티 사이클을 갖는것으로 추정된다. 실제 입력 클록 신호가 50% 듀티 사이클로부터 너무 멀리 벗어나면, 스위칭된 커패시터 회로(12)의 실제 허용가능한 세틀링 시간은 타겟화된 슬루 레이트를 설정하기 위하여 지연 셀(20)에 의해 사용되는 것보다 상당히 짧게 될 수 있다. 그러므로, 본 발명의 대안적인 전형적인 실시예는 스위칭된 커패시터 회로(12)가 소망의 듀티 사이클, 예를 들어 50% 듀티 사이클을 갖는 클록 신호로 동작하도록 하는 입력 클록 재조건화를 포함한다.
도6은 보상 회로(14)의 대안적인 실시예를 도시한 것인데, 여기서 클록 재조건화 회로(50)는 위상 검출기(22)를 구동한다. 회로(50)는 앞서 도시된 가변 지연 셀(20) 및 짧은 고정되거나 가변 지연으로 구현될 수 있는 또 다른 지연 셀(52)을 포함한다. 회로(50)는 DFFs(54 및 56)을 더 포함한다. 동작시, 회로(50)는 입력 클록 신호와 동일한 주파수를 갖지만 입력 클록 신호의 듀티 사이클과 관계없이 근본적으로 임의의 바람직한 듀티 사이클을 갖는 재조건화된 출력 클록 신호를 발생시킨다.
입력 클록 신호, 즉 스위칭된 커캐시터 회로(12)용의 재조건화된 듀티 사이클을 갖는 클록 신호는 DFF(54)를 클록킹한다. DFF(54)의 출력은 지연 셀(52)로의 입력으로서 작용하는데, 이 지연셀은 수신되는 입력 에지마다 지연된 출력 에지를 제공한다. 지연된 에지는 DFF(54)로의 리셋 입력으로서 작용함으로, DFF(54)는 입력 클록 펄스들의 입력 트레인에 응답하여 상대적으로 좁은 출력 펄스들을 발생시키며, 이의 출력 펄스들의 폭은 지연 셀(52)의 지연 및 각종 전파 지연들에 의해 결정된다. DFF(54)의 출력은 또한 위상 검출기(22)의 하나의 위상 입력을 드라이브하고, DFF(56)의 리셋 입력을 드라이브한다. DFF(56)의 출력은 가변 지연 셀(도2A 또는 도5 참조)의 클록 입력을 드라이브한다. 가변 지연 셀(20)의 클록 출력은 위상 검출기(22)의 다른 위상 입력을 드라이브하며, DFF(56)의 클록 입력으로서 피드백되고, 재조건화된 클록 신호 출력으로서 작용한다. 이 방법으로서, 클록 출력 신호의 듀티 사이클은 가변 지연 셀(20)이 동일한 량만큼 입력 신호의 상승 및 하강 에지들을 지연시키면 50%가 될 것이다. 클록 출력 신호의 임의의 다른 듀티 사이클 은 동일하지 않은 량만큼 상승 및 하강 에지들을 지연시킴으로써 성취될 수 있다. 스위칭된 커패시터 회로 내의 스위치들(S1 및 S2)은 클록 출력(CLOCK OUT) 신호에 의해 제어될 것이다.
클록 재조건화가 이용되는지 관계없이, 보상 회로(14)와 스위칭된 커패시터 회로(12)의 조합은 상술된 필터링 및 아날로그 대 디지털 변환 애플리케이션들을 포함한 광범위의 회로 장치들에 유용하다. 도7은 무선 통신 네트워크에 이용하기 위한 이동 단말기(10)를 도시하고 이동 단말기(100)의 수신된 신호 처리 체인에 적용되는 본 발명의 전형적인 실시예를 도시한다. 도시된 이동 단말기(100)는 안테나 어셈블리(102), 수신기 회로(104), 송신기 회로(106), 기저대역 처리기(108), 시스템 제어기(100), 및 사용자 인터페이스(112)(예를 들어, 키패드, 디스플레이, 스피커들, 등)을 포함한다. 본원에 사용된 바와 같은 용어 "이동 단말기"는 무선 통신 핸드셋들, 예를 들어, 셀룰러 전화들, 개인 휴대 정보 단말기(PDAs), 랩탑/팜탑 컴퓨터들 등의 구성 및 수단으로 광범위하게 제공된다는 것을 이해하여야 한다. 넓게는, 본원에 사용된 바와 같은 용어 이동 단말기는 임의 유형의 소위 "퍼베시브 통신 장치"라 한다.
동작시, 안테나 어셈블리(102)를 통해서 수신되는 무선 신호들은 저잡음 증폭기(120)로 입력되고, 그 결과의 신호는 주파수 합성기(126)에 의해 제공되는 국부 발진기 주파수를 토대로 쿼드러쳐 혼합기들(122-1 및 122-2)을 통해서 동위상 (i) 및 직교(Q) 신호 스트림들로 분리된다. 그 후, 다운-혼합된 I 및 Q 신호들은 샘플링 ADCs(130-1 및 130-2)로의 입력을 위하여 필터들(128-1 및 128-2) 각각을 통과한다. 전형적인 실시예에서, ADCs(130) 각각은 본 발명을 따른 하나 이상의 보상된 스위칭된 커패시터 회로들(10)을 포함한다. ADCs(130)는 수신된 신호 처리, 예를 들어, 복조/디코딩 동작들을 위하여 기저대역 프로세서(108)에 제공되는 디지털화된 I 및 Q 신호 샘플들을 발생시킨다.
이 실시예에서, ADCs(130)는 하나 이상의 ICs를 포함하는 무선 수신기 회로의 부분으로서 제조될 수 있다. 이와 같이, 보상된 스위칭된 커패시터 회로들(10)은 수신기 회로(104)를 구현하는데 이용되는 혼합된 신호 ASIC 또는 다른 IC의 부분으로서 제조될 수 있다. 이 방식으로, 보상된 스위칭된 커패시터 회로들(10)은 적절한 세틀링 시간들이 유효 회로 커패시턴스들이 자신들의 공칭 값들 보다 크거나 작은지 관계없이 동작 조건들의 범위에 걸쳐서 유지되도록 하는데 필요에 따라서 자신들의 충전 전류를 조정함으로써 아날로그-대-디지털 변환 공정에서 에러들을 감소시킨다.
유효 커패시턴스 및 입력 클록 주파수의 함수에 따라서 타겟화된 세틀링 타임을 찾아내기 위하여 충전 전류를 위, 아래로 조정함으로써, 보상된 스위칭된 커패시터 회로들(10)은 불필요하게 높게 충전 전류를 유지시킬 필요성을 피하게 하는데, 그렇치 않다면 최악의 조건들 하에서 적절한 세틀링 시간 수행성능을 보장하도록 할 필요가 있다. 이와 같이, 이동 단말기(100)에서 보상된 스위칭된 커패시터 회로들(10)을 사용하면, 자신의 전체 전력 소모를 감소시킴으로써 수신된 신호 처리 에러들을 감소시키는 것이외에도 배터리 수명을 개선시킨다.
물론, 본 발명은 이동 단말기(100) 이외에도 스위칭된 커패시터 필터들 또는 다른 스위칭된 커패시터 회로들이 사용되는 모든 곳에서 구체화될 수 있다. 실제로, 본 발명은 필터링 및 아날로그 대 디지털 변환 회로들 내의 네트워크 무선 기지국에서 구체화될 수 있다. 도8에서, 무선 기지국(150)은 송신/수신 안테나들(152), 수신기 회로들(154), 송신기 회로들(156), 역방향 링크 신호 처리 회로들(158), 순방향 링크 처리 회로들(160), 및 기지국 제어기 인터페이스 회로(162)를 포함한다. 수신기 회로들(154)은 다수의 이동국들로부터 개별 신호들을 수신하도록 사용될 수 있는 다수의 수신된 신호 처리 변화들을 포함하는데, 각 수신된 신호 처리 체인은 증폭기들(164), 혼합기 회로들(166), 필터 회로들(168) 및 본 발명의 하나 이상의 실시예들을 따른 하나 이상의 보상된 스위칭된 커패시터 회로들(10)을 포함하는 하나 이상의 ADCs를 포함한다.
더욱 넓게는, 본 발명은 어떤 형태의 스위칭된 커패시터 회로들을 이용하는 근본적으로 임의 유혀의 장치에서 구체화될 수 있다. 이와 같이, 본 발명은 상술된 바로 제한되는 것이 아니라 이하의 청구범위에 의해 제한된다.

Claims (41)

  1. 스위칭된 커패시터 회로의 세틀링 시간을 제어하는 방법으로서, 상기 세틀링 시간은 적어도 증폭기 전류 및 상기 증폭기 전류에 의해 알 수 있는 유효 커패시턴스를 따르는, 스위칭된 커패시터 회로의 세틀링 시간을 제어하는 방법에 있어서,
    기준 커패시턴스에 비례하여 가변하는 기준 전류를 발생시키는 단계;
    상기 기준 커패시턴스에서 변화들이 실질적으로 유효 커패시턴스에서의 변화들과 유사하도록 기준 커패시턴스를 구성하는 단계; 및,
    상기 기준 전류에 비례하여 상기 증폭기 전류를 발생시키는 단계를 포함하는 것을 특징으로 하는 스위칭된 커패시터 회로의 세틀링 시간을 제어하는 방법.
  2. 제 1 항에 있어서,
    기준 커패시턴스에 비례하여 가변하는 기준 전류를 발생시키는 단계는 기준 커패시턴스의 증가가 이에 대응하여 기준 전류 크기를 증가시키도록 폐루프 제어하에서 상기 기준 전류를 발생시키는 단계를 포함하고, 기준 커패시턴스의 감소가 이에 대응하여 기준 전류 크기를 감소시키는 스위칭된 커패시터 회로의 세틀링 시간을 제어하는 방법.
  3. 제 2 항에 있어서,
    폐루프 제어하에서 상기 기준 전류를 발생시키는 단계는 규정된 사이클 시간 에서 상기 기준 커패시터를 기준 전압으로 충전시키기 위하여 필요에 따라서 상기 기준 전류를 증가 또는 감소시키도록 지연 동기 루프 회로를 구성하는 단계를 포함하는 스위칭된 커패시터 회로의 세틀링 시간을 제어하는 방법.
  4. 제 3 항에 있어서,
    상기 기준 전류가 상기 스위칭된 커패시터 회로의 클록 주파수에 역비례하여 변화하도록 상기 스위칭된 커패시터 회로의 클록 주파수에서 상기 지연 동기 루프 회로를 클록킹하는 단계를 더 포함하는 스위칭된 커패시터 회로의 세틀링 시간을 제어하는 방법.
  5. 제 4 항에 있어서,
    상기 스위칭된 커패시터 회로용 입력 클록 신호를 수신하는 단계, 상기 입력 클록 신호의 주파수에서 그러나 소망의 듀티 사이클로 조건화된 클록 신호를 발생시키는 단계, 및 상기 조건화된 클록 신호로 상기 스위칭된 커패시터 회로를 클록킹하는 단계를 더 포함하는 스위칭된 커패시터 회로의 세틀링 시간을 제어하는 방법.
  6. 제 5 항에 있어서,
    상기 기준 전류의 발생이 상기 조건화된 클록 신호의 듀티 사이클을 따르도록 상기 조건화된 클록 신호로 상기 지연 동기 루프의 지연 셀을 클록킹하는 단계 를 더 포함하는 스위칭된 커패시터 회로의 세틀링 시간을 제어하는 방법.
  7. 제 1 항에 있어서,
    상기 기준 커패시턴스의 변화들이 유효 커패시턴스의 변화들과 실질적으로 유사하도록 상기 기준 커패시턴스를 구성하는 단계는 상기 유효 커패시턴스를 설정하는 상기 스위칭된 커패시터 회로에서 하나 또는 스위칭된 커패시터들과 실질적으로 동일한 물리적 및 전기적 특성들을 갖도록 상기 기준 커패시턴스를 설정하는 기준 커패시터를 제조하는 단계를 더 포함하는 스위칭된 커패시터 회로의 세틀링 시간을 제어하는 방법.
  8. 제 1 항에 있어서,
    상기 기준 및 증폭기 전류들이 증가하는 클록 주파수에 따라서 증가하고 감소하는 클록 주파수에 따라서 감소하도록 상기 스위칭된 커패시터 회로의 클록 주파수에 비례하여 더욱 가변하도록 상기 기준 전류를 발생시키는 단계를 더 포함하는 스위칭된 커패시터 회로의 세틀링 시간을 제어하는 방법.
  9. 스위칭된 커패시터 회로의 세틀링 시간을 제어하는 방법으로서,
    상기 스위칭된 커패시터 회로의 클록 주파수에 의해 설정되는 타겟화된 슬루 레이트로 기준 커패시터를 충전하도록 필요에 따라서 증가 및 감소시키도록 기준 전류를 제어하는 단계; 및,
    상기 충전 전류의 크기가 상기 기준 커패시턴스 및 클록 주파수를 따르도록 상기 스위칭된 커패시터 회로의 세틀링 시간이 상기 기준 전류에 비례하도록 제어하는 충전 전류를 발생시키는 단계를 포함하는 스위칭된 커패시터 회로의 세틀링 시간을 제어하는 방법.
  10. 제 9 항에 있어서,
    커패시턴의 공정-관련된 변화들이 충전 전류에 의해 구동되는 하나 이상의 스위칭된 커패시터들의 유효 커패시턴스의 공정-관련된 변화들을 추적하도록 상기 기준 커패시터를 구성하는 단계를 더 포함하는 스위칭된 커패시터 회로의 세틀링 시간을 제어하는 방법.
  11. 제 9 항에 있어서,
    캐패시턴스에서 환경-관련된 변화들이 상기 충전 전류에 의해 구동되는 하나 이상의 스위칭된 커패시터들의 유효 커패시턴스의 환경-관련된 변화들을 추적하도록 상기 기준 커패시터를 구성하는 단계를 더 포함하는 스위칭된 커패시터 회로의 세틀링 시간을 제어하는 방법.
  12. 제 9 항에 있어서,
    상기 스위칭된 커패시터 회로의 클록 주파수에 의해 설정되는 타겟화된 슬루 레이트로 기준 커패시터를 충전시키도록 필요에 따라서 증가 및 감소시키도록 기준 전류를 제어하는 단계는:
    상기 클록 주파수에서 제1 클록 신호 및 지연된 버전의 상기 제1 클록 신호 간의 지연에 의해 규정되는 시간 윈도우에서 기준 전류를 통해서 상기 기준 커패시터를 충전하는 단계;
    충전 동안 상기 기준 커패시터의 종료 전압 및 기준 전압 간의 에러에 대응하는 에러 신호를 발생시키는 단계;
    충전동안 도달되는 상기 기준 커패시터의 전압을 종료하는 단계; 및,
    상기 에러를 감소시키기 위하여 상기 지연을 조정하는 단계를 포함하는 스위칭된 커패시터 회로의 세틀링 시간을 제어하는 방법.
  13. 제 12 항에 있어서,
    상기 스위칭된 커패시터 회로의 클록 주파수에 의해 설정되는 타겟화된 슬루 레이트에서 기준 커패시터를 충전하도록 필요에 따라서 기준 전류를 증가 및 감소시키도록 제어하는 단계는 상기 에러 신호를 통해서 제1 트랜지스터 회로를 바이어스하는 단계를 포함하는 스위칭된 커패시터 회로의 세틀링 시간을 제어하는 방법.
  14. 제 13 항에 있어서,
    상기 스위칭된 커패시터의 세틀링 시간을 상기 기준 전류에 비례하도록 제어하는 충전 전류를 발생시키는 단계는 상기 에러 신호를 통해서 제2 트랜지스터 회로를 바이어스하는 단계를 포함하는데, 상기 제2 트랜지스터 회로는 상기 충전 전 류를 출력하는 상기 스위칭된 커패시터 회로에서 증폭기를 형성하는 스위칭된 커패시터 회로의 세틀링 시간을 제어하는 방법.
  15. 제 14 항에 있어서,
    상기 기준 및 충전 전류들 간의 소망의 스케일링을 설정하기 위하여 상기 제1 및 제2 트랜지스터 회로들을 구성하는 단계를 더 포함하는 스위칭된 커패시터 회로의 세틀링 시간을 제어하는 방법.
  16. 제 9 항에 있어서,
    상기 클록 주파수에서 입력 클록 신호를 수신하는 단계, 상기 클록 주파수에서 그리고 제어된 듀티 사이클로 조건화된 클록 신호를 발생시키는 단계, 및 상기 조건화된 클록 신호로 상기 스위칭된 커패시터 회로를 클록킹하는 단계를 더 포함하는 스위칭된 커패시터 회로의 세틀링 시간을 제어하는 방법.
  17. 제 16 항에 있어서,
    상기 조건화된 클록 신호의 제어된 듀티 사이클을 토대로 상기 타겟화된 슬루 레이트를 설정하는 단계를 더 포함하는 스위칭된 커패시터 회로의 세틀링 시간을 제어하는 방법.
  18. 기준 전류에 비례하여 출력 전류를 발생시키도록 구성되는 하나 이상의 스위 칭된 커패시터들 및 증폭기를 포함하는 스위칭된 커패시터 회로로서, 상기 스위칭된 커패시터 회로의 세틀링 시간은 상기 출력 전류에 의해 알 수 있는 바와 같은 하나 이상의 스위칭된 커패시터들의 유효 커패시턴스를 따르는, 스위칭된 커패시터 회로; 및,
    상기 스위칭된 커패시터 회로의 클록 주파수에 의해 결정된 타겟화된 슬루 레이트로 기준 커패시터를 충전시키도록 필요에 따라서 상기 기준 전류를 증가 및 감소시키도록 구성되는 보상 회로를 포함하는 것을 특징으로 하는 회로.
  19. 제 18 항에 있어서,
    상기 보상 회로는 상기 보상 회로의 검출된 슬루 레이트가 타겟화된 슬루 레이트보다 작은 경우 상기 기준 전류를 증가시키도록 그리고 상기 검출된 슬루 레이트가 상기 타겟화된 슬루 레이트 보다 큰 경우 상기 기준 전류를 감소시키도록 구성되는 지연 동기 루프 회로를 포함하는 회로.
  20. 제 19 항에 있어서, 상기 지연 동기 루프는:
    입력 클록 신호로부터 지연된 클록 신호를 발생시키는 가변 지연 셀; 및,
    상기 지연된 클록 신호 및 상기 입력 클록 신호에서 클록 에지들 간에서 위상 에러의 함수에 따라서 바이어스 신호를 발생시키는 위상 검출기 회로를 포함하는 회로.
  21. 제 20 항에 있어서, 상기 스위칭된 커패시터 회로 내의 증폭기는 제1 트랜지스터 증폭기를 포함하고, 상기 보상 회로는 상기 제1 트랜지스터 증폭기에 대한 공지된 장치 스케일링을 갖는 제2 트랜지스터 증폭기를 더 포함하고, 상기 바이어스 신호는 상기 제1 및 제2 트랜지스터 증폭기들 둘 다를 바이어스하는 회로.
  22. 제 20 항에 있어서, 상기 지연 셀은 상기 지연 셀의 지연을 상기 바이어스 신호에 응답하여 조정하도록 상기 바이어스 신호를 수신하는 지연 제어 입력을 포함하는 회로.
  23. 제 19 항에 있어서,
    상기 보상 회로는 입력 클록 주파수에서 그리고 미지의 듀티 사이클로 입력 클록 신호를 수신하도록 그리고 상기 입력 클록 주파수에서 그리고 소망의 듀티 사이클로 출력 클록 신호를 발생시키도록 구성되는 클록 재생 회로를 더 포함하며, 상기 클록 재생 회로는 상기 출력 클록 신호가 상기 스위칭된 커패시터 회로를 클록킹하도록 상기 스위칭된 커패시터 회로에 결합되는 클록 출력을 더 포함하는 회로.
  24. 제 18 항에 있어서,
    상기 회로는 무선 수신기 회로의 일부를 포함하는 회로.
  25. 제 24 항에 있어서,
    상기 무선 수신기 회로는 아날로그 대 디지털 변환기를 포함하고, 상기 회로는 상기 아날로그 대 디지털 변환기의 샘플링 부분을 포함하는 회로.
  26. 제 18 항에 있어서,
    상기 회로는 집적 회로(IC) 장치를 포함하고, 상기 기준 커패시터는 상기 하나 이상의 스위칭된 커패시터들의 복제를 포함하는 회로.
  27. 제 18 항에 있어서,
    상기 보상 회로는 상기 기준 전류를 발생시키도록 구성되는 트랜지스터 회로를 포함하고, 상기 트랜지스터 회로는 상기 스위칭된 커패시터 회로에서 상기 증폭기에 대해서 소망의 장치 스케일링에 따라서 제조되는 회로.
  28. 무선 통신 네트워크에 이용하기 위한 이동 단말기로서,
    상기 네트워크에 신호들을 송신하는 송신기;
    상기 네트워크로부터 신호들을 수신하는 수신기를 포함하는데,
    상기 수신기는 상기 수신된 신호들로부터 수신된 신호 샘플들을 발생시키도록 구성되는 아날로그 대 디지털 변환기를 포함하고, 상기 아날로그 대 디지털 변환기는:
    기준 전류에 비례하여 출력 전류를 발생시키도록 구성되는 하나 이상의 스위 칭된 커패시터들 및 증폭기를 포함하는 스위칭된 커패시터 회로로서, 상기 스위칭된 커패시터 회로의 세틀링 시간은 상기 출력 전류에 의해 알 수 있는 바와 같은 하나 이상의 스위칭된 커패시터들의 유효 커패시턴스를 따르는, 스위칭된 커패시터 회로; 및,
    상기 스위칭된 커패시터 회로의 클록 주파수에 의해 결정된 타겟화된 슬루 레이트로 기준 커패시터를 충전시키도록 필요에 따라서 상기 기준 전류를 증가 및 감소시키도록 구성되는 보상 회로를 포함하는 것을 특징으로 하는 이동 단말기.
  29. 제 28 항에 있어서,
    상기 보상 회로는 상기 보상 회로의 검출된 슬루 레이트가 타겟화된 슬루 레이트보다 작은 경우 상기 기준 전류를 증가시키도록 그리고 상기 검출된 슬루 레이트가 상기 타겟화된 슬루 레이트 보다 큰 경우 상기 기준 전류를 감소시키도록 구성되는 지연 동기 루프 회로를 포함하는 이동 단말기.
  30. 제 29 항에 있어서,
    상기 지연 동기 루프는:
    입력 클록 신호로부터 지연된 클록 신호를 발생시키는 가변 지연 셀; 및,
    상기 지연된 클록 신호 및 상기 입력 클록 신호에서 클록 에지들 간에서 위상 에러의 함수에 따라서 바이어스 신호를 발생시키도록 구성되는 위상 검출기 회로를 포함하는 이동 단말기.
  31. 제 30 항에 있어서,
    상기 지연 셀은 상기 지연 셀의 지연이 상기 바이어스 신호에 응답하여 조정되도록 상기 바이어스 신호를 수신하는 지연 제어 입력을 포함하는 이동 단말기.
  32. 제 30 항에 있어서,
    상기 스위칭된 커패시터 회로 내의 증폭기는 제1 트랜지스터 증폭기를 포함하는데, 상기 보상 회로는 상기 제1 트랜지스터 증폭기에 대한 공지된 장치 스케일링을 갖는 제2 트랜지스터 증폭기를 더 포함하고, 상기 바이어스 신호는 상기 제1 및 제2 트랜지스터 증폭기들 둘 다를 바이어스시키는 이동 단말기.
  33. 제 29 항에 있어서,
    상기 보상 회로는 입력 클록 주파수에서 그리고 미지의 듀티 사이클로 입력 클록 신호를 수신하도록 구성되는 클록 재생 회로를 포함하고, 상기 클록 재생 회로는 상기 출력 클록 신호가 상기 스위칭된 커패시터 회로를 클록킹하도록 상기 스위칭된 커패시터 회로에 결합되는 클록 출력을 더 포함하는 이동 단말기.
  34. 제 28 항에 있어서,
    상기 회로는 무선 수신기 회로의 일부를 포함하는 이동 단말기.
  35. 제 34 항에 있어서,
    상기 무선 수신기 회로는 아날로그-대-디지털 변환기를 포함하고, 상기 회로는 상기 아날로그-대-디지털 변환기의 샘플링 부분을 포함하는 이동 단말기.
  36. 무선 통신 네트워크에 이용하기 위한 무선 기지국으로서,
    다수의 이동 단말기들로부터 신호들을 송신하는 송신기 회로들;
    다수의 이동 단말기들로부터 신호들을 수신하는 수신기 회로를 포함하는데,
    상기 수신기 회로는 하나 이상의 아날로그-대-디지털 변환기들을 포함하는데, 각 변환기는 수신된 신호로부터 수신된 신호 샘플들을 발생시키도록 구성되고, 각 아날로그 대 디지털 변환기는:
    기준 전류에 비례하여 출력 전류를 발생시키도록 구성되는 하나 이상의 스위칭된 커패시터들 및 증폭기를 포함하는 스위칭된 커패시터 회로로서, 상기 스위칭된 커패시터 회로의 세틀링 시간은 상기 출력 전류에 의해 알 수 있는 바와 같은 하나 이상의 스위칭된 커패시터들의 유효 커패시턴스를 따르는, 스위칭된 커패시터 회로; 및,
    상기 스위칭된 커패시터 회로의 클록 주파수에 의해 결정된 타겟화된 슬루 레이트로 기준 커패시터를 충전시키도록 필요에 따라서 상기 기준 전류를 증가 및 감소시키도록 구성되는 보상 회로를 포함하는 것을 특징으로 하는 무선 기지국.
  37. 제 36 항에 있어서,
    상기 보상 회로는 상기 보상 회로의 검출된 슬루 레이트가 타겟화된 슬루 레이트보다 작은 경우 상기 기준 전류를 증가시키도록 그리고 상기 검출된 슬루 레이트가 상기 타겟화된 슬루 레이트 보다 큰 경우 상기 기준 전류를 감소시키도록 구성되는 지연 동기 루프 회로를 포함하는 무선 기지국.
  38. 제 37 항에 있어서,
    상기 지연 동기 루프는:
    입력 클록 신호로부터 지연된 클록 신호를 발생시키도록 구성되는 가변 지연 셀; 및,
    상기 지연된 클록 신호 및 상기 입력 클록 신호에서 클록 에지들 간에서 위상 에러의 함수에 따라서 바이어스 신호를 발생시키도록 구성되는 위상 검출기 회로를 포함하는 무선 기지국.
  39. 제 38 항에 있어서,
    상기 지연 셀은 상기 지연 셀의 지연이 상기 바이어스 신호에 응답하여 조정되도록 상기 바이어스 신호를 수신하는 지연 제어 입력을 포함하는 무선 기지국.
  40. 제 38 항에 있어서,
    상기 스위칭된 커패시터 회로 내의 증폭기는 제1 트랜지스터 증폭기를 포함하는데, 상기 보상 회로는 상기 제1 트랜지스터 증폭기에 대한 공지된 장치 스케일 링을 갖는 제2 트랜지스터 증폭기를 더 포함하고, 상기 바이어스 신호는 상기 제1 및 제2 트랜지스터 증폭기들 둘 다를 바이어스시키는 무선 기지국.
  41. 제 37 항에 있어서,
    상기 보상 회로는 입력 클록 주파수에서 그리고 미지의 듀티 사이클로 입력 클록 신호를 수신하도록 그리고 상기 입력 클록 주파수에서 그리고 소망의 듀티 사이클로 출력 클록 신호를 발생시키도록 구성되는 클록 재생 회로를 포함하며, 상기 클록 재생 회로는 상기 출력 클록 신호가 상기 스위칭된 커패시터 회로를 클록킹하도록 상기 스위칭된 커패시터 회로에 결합되는 클록 출력을 더 포함하는 무선 기지국.
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