KR20060117500A - Flip flop having selectable output function - Google Patents

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KR20060117500A KR1020050039311A KR20050039311A KR20060117500A KR 20060117500 A KR20060117500 A KR 20060117500A KR 1020050039311 A KR1020050039311 A KR 1020050039311A KR 20050039311 A KR20050039311 A KR 20050039311A KR 20060117500 A KR20060117500 A KR 20060117500A
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채종석
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Abstract

A flip flop having a selective output function is provided to reduce cost by changing output data of the flip flop selectively without an additional logic device when debugging or testing a chip. A flip flop part(200) outputs a pair of internal outputs by synchronizing a data signal to a clock signal. An output selection part(300) changes one internal output and another internal output selectively among the pair of internal outputs and then outputs the internal output according to a plurality of selection signals. The output selection part outputs the pair of internal outputs as they are according to the plurality of selection signals, or inverts the pair of internal outputs selectively, or outputs an equal signal to a plurality of output stages.

Description

선택적 출력기능을 갖는 플립플롭{Flip flop having selectable output function}Flip flop having selectable output function}

도 1은 종래의 플립플롭의 개략도.1 is a schematic diagram of a conventional flip-flop.

도 2는 본 발명의 실시예에 따른 선택적 출력기능을 갖는 플립플롭의 개략도.2 is a schematic diagram of a flip-flop with selective output in accordance with an embodiment of the present invention.

도 3은 도 2의 출력선택부의 세부 구성을 나타내는 도면.3 is a diagram illustrating a detailed configuration of an output selection unit of FIG. 2.

본 발명은 선택적 출력기능을 갖는 플립플롭에 관한 것으로서, 보다 상세하게는 선택적으로 출력 데이터의 값을 변경할 수 있는 기술이다.The present invention relates to a flip-flop having an optional output function, and more particularly, a technology capable of selectively changing the value of output data.

일반적으로, 플립플롭은 2개의 안정상태를 갖는 기억소자로, 2개의 안정 상태가 있을 때 한쪽 안정 상태를 정하는 입력이 인가되면 이어서 다른쪽 안정 상태를 정하는 입력이 인가되기까지 그 상태를 유지하는 회로이다.In general, a flip-flop is a memory device having two stable states, and when there are two stable states, a circuit which maintains the state until an input for defining one stable state is applied and subsequently an input for setting the other stable state is applied. to be.

플립플롭은 동기식과 비동기식 방식이 있으며, 플립플롭에는 동기와 비동기 방식이 있으며, 복수개의 트랜지스터로 구성된다. 특히, SRAM이나 하드웨어 레지스터 등을 구성하는데 사용되는 플립플롭에는 RS 플립플롭, D 플립플롭, JK 플립플 롭, T 플립플롭 등의 여러 가지종류가 있다.Flip-flops are synchronous and asynchronous, and flip-flops are synchronous and asynchronous, and are composed of a plurality of transistors. In particular, there are various types of flip-flops used to configure SRAM, hardware registers, and the like, such as RS flip-flop, D flip-flop, JK flip-flop, and T flip-flop.

이와 같이 플립플롭은 2개의 안정상태를 1 또는 0에 대응시켜 1비트를 기억하고, 기본적으로 증폭회로를 2 단고리처럼 연결한 구조를 가지며, 컴퓨터의 연산 ·제어회로에서 수를 저장하거나 정보의 흐름을 제어하기 위해 많이 사용된다. In this way, flip-flop stores two bits in a stable state corresponding to 1 or 0, and basically has a structure in which amplification circuits are connected as two-stage loops. It is used a lot to control it.

종래의 플립플롭(10)은 도 1에 도시한 바와 같이, 데이터단자로 입력된 데이터 D를 클럭단자에 입력되는 클럭신호 CLK에 동기하여 래치한 후, 출력단자를 통해 출력신호 Q, QB를 출력한다.As shown in FIG. 1, the conventional flip-flop 10 latches data D inputted through the data terminal in synchronization with the clock signal CLK inputted to the clock terminal, and then outputs output signals Q and QB through the output terminal. do.

이러한 플립플롭을 이용한 회로 설계시에 칩 테스트를 위한 디버깅 과정에서 입력데이터의 수정없이 특정 레지스터의 출력데이터를 변경해야 하는 경우 - 예를 들어, 플립플롭의 출력데이터를 반전해야 하는 경우나, 출력신호 Q와 QB를 같은 값으로 출력해야 하는 경우 등이 발생하는데, 도 1과 같은 종래의 플립플롭은 출력데이터가 고정되도록 설계 되어 있어, 상기와 같이 출력데이터를 변경해야 하는 경우 별도의 로직 게이트를 이용해야 하는 불편함이 있었다.When designing a circuit using such a flip-flop, when debugging the chip test, it is necessary to change the output data of a specific register without modifying the input data-for example, when the output data of the flip-flop needs to be inverted or the output signal is changed. When Q and QB need to be output with the same value, etc., the conventional flip-flop as shown in FIG. 1 is designed so that the output data is fixed. When the output data needs to be changed as described above, a separate logic gate is used. There was an inconvenience to be done.

상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 칩의 디버깅 또는 테스트시 등에 별도의 논리소자의 필요없이 자체적으로 플립플롭의 출력데이터를 선택적으로 변경할 수 있도록 하는데 있다.An object of the present invention for solving the above problems is to be able to selectively change the output data of the flip-flop itself without the need for a separate logic device, such as when debugging or testing the chip.

상기 과제를 달성하기 위한 본 발명의 선택적 출력기능을 갖는 플립플롭은, 데이터신호를 클럭신호에 동기하여 내부출력쌍을 출력하는 플립플롭부와, 복수개의 선택신호에 따라 상기 내부출력쌍 중 하나의 내부출력 및 다른 하나의 내부출력을 선택적으로 변경하여 출력하는 출력선택부를 포함함을 특징으로 한다.In order to achieve the above object, a flip-flop having an optional output function of the present invention includes a flip-flop unit for outputting an internal output pair in synchronization with a clock signal, and one of the internal output pairs according to a plurality of selection signals. And an output selector for selectively changing and outputting the internal output and the other internal output.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings.

도 2는 본 발명의 실시예에 따른 선택적 출력기능을 갖는 플립플롭의 개략도이다.2 is a schematic diagram of a flip-flop having a selective output function according to an embodiment of the present invention.

선택적 출력기능을 갖는 플립플롭(100)은 플립플롭부(200)와 출력선택부(300)를 구비한다.The flip-flop 100 having an optional output function includes a flip-flop unit 200 and an output selector 300.

플립플롭부(100)는 종래의 도 1과 같이, 데이터를 입력받는 데이터 단자, 클럭신호를 입력받는 클럭단자, 내부출력데이터를 출력하는 출력단자를 구비하고, 데이터신호 D를 클럭신호 CLK에 동기하여 내부출력신호 IN_Q, IN_QB를 출력한다.The flip-flop unit 100 includes a data terminal for receiving data, a clock terminal for receiving a clock signal, and an output terminal for outputting internal output data, as shown in FIG. 1, and synchronizes the data signal D with the clock signal CLK. To output the internal output signals IN_Q and IN_QB.

출력선택부(300)는 선택신호 Sel_Q<1:0>에 따라 내부출력신호 IN_Q, IN_QB를 선택적으로 출력한다.The output selector 300 selectively outputs the internal output signals IN_Q and IN_QB according to the selection signals Sel_Q <1: 0>.

도 3은 도 2의 출력선택부(300)의 세부 구성을 나타내는 도면이다.3 is a diagram illustrating a detailed configuration of the output selector 300 of FIG. 2.

출력선택부(300)는 교환출력부(310) 및 동일출력부(320)를 구비한다.The output selector 300 includes an exchange output unit 310 and the same output unit 320.

교환출력부(310)는 출력단 OUT_Q, OUT_QB에 내부출력신호 IN_Q, IN_QB를 그대로 출력하거나, 서로 교환하여 출력단 OUT_Q에 내부출력신호 IN_QB를 출력하고, 출력단 OUT_QB에 내부출력신호 IN_Q, IN_QB를 출력한다.The exchange output unit 310 outputs the internal output signals IN_Q and IN_QB to the output terminals OUT_Q and OUT_QB as they are, or exchanges them to output the internal output signal IN_QB to the output terminal OUT_Q, and outputs the internal output signals IN_Q and IN_QB to the output terminal OUT_QB.

이를 위해, 교환출력부(310)는 출력부(330) 및 출력반전부(340)를 구비한다.To this end, the exchange output unit 310 includes an output unit 330 and an output inverting unit 340.

출력부(330)는 피모스 트랜지스터 PM1, PM2, 전송게이트 TG1, TG2를 구비한 다. 피모스 트랜지스터 PM1, PM2는 선택신호 Sel_Q[1]에 의해 제어되어 내부출력신호 IN_Q, IN_QB를 각각 출력하고, 전송게이트 TG1, TG2는 선택신호 Sel_Q[0]에 의해 제어되어 피모스 트랜지스터 PM1, PM2로부터 출력되는 내부출력신호 IN_Q, IN_QB를 선택적으로 출력단 OUT_Q에 인가한다.The output unit 330 includes PMOS transistors PM1 and PM2, transfer gates TG1 and TG2. The PMOS transistors PM1 and PM2 are controlled by the selection signals Sel_Q [1] to output the internal output signals IN_Q and IN_QB, and the transfer gates TG1 and TG2 are controlled by the selection signals Sel_Q [0] to control the PMOS transistors PM1 and PM2. The internal output signals IN_Q and IN_QB output from the circuit are selectively applied to the output terminal OUT_Q.

출력반전부(340)는 피모스 트랜지스터 PM3, PM4, 전송게이트 TG3, TG4를 구비한다. 피모스 트랜지스터 PM3, PM4는 선택신호 Sel_Q[1]에 의해 제어되어 내부출력신호 IN_QB, IN_Q를 각각 전달하고, 전송게이트 TG3, TG4는 선택신호 Sel_Q[0]에 의해 제어되어 피모스 트랜지스터 PM3, PM4로부터 출력되는 내부출력신호 IN_QB, IN_Q를 선택적으로 출력단 OUT_QB에 인가한다.The output inverting unit 340 includes PMOS transistors PM3 and PM4 and transfer gates TG3 and TG4. The PMOS transistors PM3 and PM4 are controlled by the selection signals Sel_Q [1] to transmit the internal output signals IN_QB and IN_Q, respectively, and the transfer gates TG3 and TG4 are controlled by the selection signals Sel_Q [0] to control the PMOS transistors PM3 and PM4. The internal output signals IN_QB and IN_Q output from the output signal are selectively applied to the output terminal OUT_QB.

동일출력부(320)는 출력단 OUT_Q, OUT_QB에 동일한 신호를 출력한다. 즉, 출력단 OUT_Q, OUT_QB에 모두 내부출력신호 IN_Q, IN_Q 또는 내부출력신호 IN_QB, IN_QB를 출력한다. The same output unit 320 outputs the same signal to the output terminals OUT_Q and OUT_QB. That is, the internal output signals IN_Q and IN_Q or the internal output signals IN_QB and IN_QB are output to both the output terminals OUT_Q and OUT_QB.

이를 위해, 동일출력부(320)는 출력부(350) 및 출력반전부(360)를 구비한다.To this end, the same output unit 320 includes an output unit 350 and the output inverting unit 360.

출력부(350)는 엔모스 트랜지스터 NM1, NM2, 전송게이트 TG5, TG6를 구비한다. 엔모스 트랜지스터 NM1, NM2는 선택신호 Sel_Q[0]에 의해 제어되어 내부출력신호 IN_Q, IN_QB를 각각 출력하고, 전송게이트 TG5, TG6는 선택신호 Sel_Q[1]에 의해 제어되어 엔모스 트랜지스터 NM1, NM2로부터 출력되는 내부출력신호 IN_Q, IN_QB를 선택적으로 출력단 OUT_Q에 인가한다.The output unit 350 includes NMOS transistors NM1, NM2, transfer gates TG5, and TG6. The NMOS transistors NM1 and NM2 are controlled by the selection signal Sel_Q [0] to output the internal output signals IN_Q and IN_QB, respectively. The transfer gates TG5 and TG6 are controlled by the selection signal Sel_Q [1] and the NMOS transistors NM1 and NM2. The internal output signals IN_Q and IN_QB output from the circuit are selectively applied to the output terminal OUT_Q.

출력반전부(360)는 엔모스 트랜지스터 NM3, NM4, 전송게이트 TG7, TG8를 구비한다. 엔모스 트랜지스터 NM3, NM4는 선택신호 Sel_Q[0]에 의해 제어되어 내부출 력신호 IN_Q, IN_QB를 각각 출력하고, 전송게이트 TG7, TG8는 선택신호 Sel_Q[1]에 의해 제어되어 엔모스 트랜지스터 NM3, NM4로부터 출력되는 내부출력신호 IN_Q, IN_QB를 선택적으로 출력단 OUT_QB에 인가한다.The output inversion unit 360 includes NMOS transistors NM3, NM4, transfer gates TG7, and TG8. The NMOS transistors NM3 and NM4 are controlled by the selection signal Sel_Q [0] to output the internal output signals IN_Q and IN_QB, and the transfer gates TG7 and TG8 are controlled by the selection signal Sel_Q [1] to control the NMOS transistors NM3, The internal output signals IN_Q and IN_QB output from NM4 are selectively applied to the output terminal OUT_QB.

이하, 표 1을 참조하여, 상기 도 3의 플립플롭의 동작을 설명하기로 한다.Hereinafter, the operation of the flip-flop of FIG. 3 will be described with reference to Table 1. FIG.

Figure 112005024665215-PAT00001
Figure 112005024665215-PAT00001

표 1에 도시한 바와 같이, 먼저, 선택신호 Sel_Q[1], Sel_Q[0]이 모두 로우레벨인 경우 교환출력부(310)는 내부출력신호 IN_Q, IN_QB를 출력단 OUT_Q,OUT_QB에 그대로 출력한다. 한편, 선택신호 Sel_Q[1]가 로우레벨이고, Sel_Q[0]가 하이레벨이면, 교환출력부(310)는 내부출력신호 IN_Q, IN_QB를 서로 교환하여 출력단 OUT_Q,OUT_QB에 내부출력신호 IN_QB, IN_Q를 각각 출력한다.As shown in Table 1, first, when the selection signals Sel_Q [1] and Sel_Q [0] are both at low level, the exchange output unit 310 outputs the internal output signals IN_Q and IN_QB to the output terminals OUT_Q and OUT_QB. On the other hand, when the selection signal Sel_Q [1] is low level and Sel_Q [0] is high level, the exchange output unit 310 exchanges the internal output signals IN_Q and IN_QB to the output terminals OUT_Q and OUT_QB to output the internal output signals IN_QB and IN_QB. Output each of them.

선택신호 Sel_Q[1]가 하이레벨이고, Sel_Q[0]가 로우레벨이면, 동일출력부(320)는 출력단 OUT_Q,OUT_QB에 동일한 내부출력신호 IN_Q, IN_Q를 출력한다. 한편, 선택신호 Sel_Q[1], Sel_Q[0]가 모두 하이레벨이면, 동일출력부(320)는 출력단 OUT_Q,OUT_QB에 동일한 내부출력신호 IN_QB, IN_QB를 각각 출력한다.When the selection signal Sel_Q [1] is high level and Sel_Q [0] is low level, the same output unit 320 outputs the same internal output signals IN_Q and IN_Q to the output terminals OUT_Q and OUT_QB. On the other hand, if the selection signals Sel_Q [1] and Sel_Q [0] are both high level, the same output unit 320 outputs the same internal output signals IN_QB and IN_QB to the output terminals OUT_Q and OUT_QB, respectively.

본 발명에서는 상기와 같이 스위칭소자와 전송게이트를 통해 구현하였지만 다르게 구현할 수도 있다.In the present invention, although implemented through the switching element and the transfer gate as described above may be implemented differently.

이상에서 살펴본 바와 같이, 본 발명의 선택적 출력기능을 갖는 플립플롭은 칩의 디버깅 또는 테스트시 등에 별도의 논리소자의 필요없이 자체적으로 플립플롭의 출력데이터를 선택적으로 변경할 수 있도록 하여 경제적인 비용이 감소하는 효과가 있다.As described above, the flip-flop having the optional output function of the present invention can selectively change the output data of the flip-flop itself without the need for a separate logic device for debugging or testing a chip, thereby reducing the economic cost. It is effective.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허 청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구범위에 속하는 것으로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, replacements and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

Claims (9)

데이터신호를 클럭신호에 동기하여 내부출력쌍을 출력하는 플립플롭부; 및A flip-flop unit configured to output an internal output pair in synchronization with a clock signal; And 복수개의 선택신호에 따라 상기 내부출력쌍 중 하나의 내부출력 및 다른 하나의 내부출력을 선택적으로 변경하여 출력하는 출력선택부를 포함하여 구성함을 특징으로 하는 선택적 출력기능을 갖는 플립플롭. And an output selector configured to selectively change and output one of the internal outputs and the other of the internal output pairs according to a plurality of selection signals. 제 1항에 있어서, 상기 출력선택부는, The method of claim 1, wherein the output selector, 상기 복수개의 선택신호에 따라 상기 내부출력쌍을 그대로 출력하거나, 상기 내부출력쌍을 선택적으로 반전하여 출력하거나, 복수개의 출력단에 동일한 신호를 출력하는 것을 특징으로 하는 선택적 출력기능을 갖는 플립플롭. And outputting the internal output pair as it is, or selectively inverting the internal output pair according to the plurality of selection signals, or outputting the same signal to a plurality of output terminals. 제 2항에 있어서, 제 1항에 있어서, 출력선택부는,The method of claim 2, wherein the output selection unit, 상기 복수개의 선택신호에 따라 상기 내부출력쌍을 그대로 출력하거나 상기 내부출력쌍간에 서로 교환하여 출력하는 교환출력부; 및An exchange output unit for outputting the internal output pair as it is or according to the plurality of selection signals, or exchanging the internal output pair with each other; And 상기 복수개의 선택신호에 따라 상기 내부출력쌍 중 하나를 상기 복수개의 출력단에 동시에 출력하는 동일출력부를 구비함을 특징으로 하는 선택적 출력기능을 갖는 플립플롭. And a same output unit configured to simultaneously output one of the internal output pairs to the plurality of output terminals according to the plurality of selection signals. 제 3항에 있어서, 상기 교환출력부는,The method of claim 3, wherein the exchange output unit, 상기 복수개의 출력단 중 하나의 출력단에 상기 내부출력쌍 중 하나를 선택적으로 출력하는 출력부; 및An output unit for selectively outputting one of the internal output pairs to one output terminal of the plurality of output terminals; And 상기 복수개의 출력단 중 다른 하나의 출력단에 상기 내부출력쌍 중 다른 하나를 선택적으로 출력하는 출력반전부를 구비함을 특징으로 하는 선택적 출력기능을 갖는 플립플롭. And an output inversion unit for selectively outputting the other one of the internal output pairs to the other one of the plurality of output terminals. 제 4항에 있어서, 상기 출력부는,The method of claim 4, wherein the output unit, 상기 복수개의 선택신호 중 하나에 의해 제어되어 상기 내부출력쌍 중 하나를 전달하는 제 1 스위칭소자;A first switching element controlled by one of the plurality of selection signals to transfer one of the internal output pairs; 상기 복수개의 선택신호 중 다른 하나에 의해 제어되어 상기 제 1 스위칭소자의 출력신호를 상기 복수개의 출력단 중 하나의 출력단에 전달하는 제 1 선택부;A first selector controlled by another one of the plurality of selection signals to transfer an output signal of the first switching element to one output terminal of the plurality of output terminals; 상기 복수개의 선택신호 중 하나에 의해 제어되어 상기 내부출력쌍 중 다른 하나를 전달하는 제 2 스위칭소자; 및A second switching element controlled by one of the plurality of selection signals to transfer the other of the internal output pairs; And 상기 복수개의 선택신호 중 다른 하나에 의해 제어되어 상기 제 2 스위칭소자의 출력신호를 상기 복수개의 출력단 중 하나의 출력단에 전달하는 제 2 선택부를 구비함을 특징으로 하는 선택적 출력기능을 갖는 플립플롭.And a second selector which is controlled by another one of the plurality of selection signals and transmits the output signal of the second switching element to one of the plurality of output terminals. 제 4항에 있어서, 상기 출력반전부는,The method of claim 4, wherein the output inverting unit, 상기 복수개의 선택신호 중 하나에 의해 제어되어 상기 내부출력쌍 중 다른 하나를 전달하는 제 3 스위칭소자;A third switching element controlled by one of the plurality of selection signals to transfer the other of the internal output pairs; 상기 복수개의 선택신호 중 다른 하나에 의해 제어되어 상기 제 3 스위칭소자의 출력신호를 상기 복수개의 출력단 중 다른 하나의 출력단에 전달하는 제 3 선택부;A third selector controlled by another one of the plurality of selection signals to transfer an output signal of the third switching device to another one of the plurality of output terminals; 상기 복수개의 선택신호 중 하나에 의해 제어되어 상기 내부출력쌍 중 하나를 전달하는 제 4 스위칭소자; 및A fourth switching element controlled by one of the plurality of selection signals to transfer one of the internal output pairs; And 상기 복수개의 선택신호 중 다른 하나에 의해 제어되어 상기 제 4 스위칭소자의 출력신호를 상기 복수개의 출력단 중 다른 하나의 출력단에 전달하는 제 4 선택부를 구비함을 특징으로 하는 선택적 출력기능을 갖는 플립플롭. And a fourth selector controlled by another one of the plurality of selection signals to transfer the output signal of the fourth switching element to the other one of the plurality of output terminals. . 제 3항에 있어서, 상기 동일출력부는,The method of claim 3, wherein the same output unit, 상기 복수개의 출력단 중 하나의 출력단에 상기 내부출력쌍 중 하나를 선택적으로 출력하는 출력부; 및An output unit for selectively outputting one of the internal output pairs to one output terminal of the plurality of output terminals; And 상기 복수개의 출력단 중 다른 하나의 출력단에 상기 내부출력쌍 중 하나를 선택적으로 출력하는 출력반전부를 구비함을 특징으로 하는 선택적 출력기능을 갖는 플립플롭.And an output inversion unit for selectively outputting one of the internal output pairs to an output terminal of the other one of the plurality of output terminals. 제 7항에 있어서, 상기 출력부는,The method of claim 7, wherein the output unit, 상기 복수개의 선택신호 중 다른 하나에 의해 제어되어 상기 내부출력쌍 중 하나를 전달하는 제 5 스위칭소자;A fifth switching element controlled by another one of the plurality of selection signals to transfer one of the internal output pairs; 상기 복수개의 선택신호 중 하나에 의해 제어되어 상기 제 5 스위칭소자의 출력신호를 상기 복수개의 출력단 중 하나의 출력단에 전달하는 제 5 선택부;A fifth selector which is controlled by one of the plurality of selection signals and transmits an output signal of the fifth switching element to one output terminal of the plurality of output terminals; 상기 복수개의 선택신호 중 다른 하나에 의해 제어되어 상기 내부출력쌍 중 다른 하나를 전달하는 제 6 스위칭소자; 및A sixth switching element controlled by another one of the plurality of selection signals to transfer the other one of the internal output pairs; And 상기 복수개의 선택신호 중 하나에 의해 제어되어 상기 제 6 스위칭소자의 출력신호를 상기 복수개의 출력단 중 하나의 출력단에 전달하는 제 6 선택부를 구비함을 특징으로 하는 선택적 출력기능을 갖는 플립플롭.And a sixth selection unit controlled by one of the plurality of selection signals to transfer the output signal of the sixth switching element to one of the plurality of output terminals. 제 7항에 있어서, 상기 출력반전부는,The method of claim 7, wherein the output inverting unit, 상기 복수개의 선택신호 중 다른 하나에 의해 제어되어 상기 내부출력쌍 중 하나를 전달하는 제 7 스위칭소자;A seventh switching element controlled by another one of the plurality of selection signals to transfer one of the internal output pairs; 상기 복수개의 선택신호 중 하나에 의해 제어되어 상기 제 7 스위칭소자의 출력신호를 상기 복수개의 출력단 중 다른 하나의 출력단에 전달하는 제 7 선택부;A seventh selector controlled by one of the plurality of selection signals to transfer an output signal of the seventh switching element to another one of the plurality of output terminals; 상기 복수개의 선택신호 중 다른 하나에 의해 제어되어 상기 내부출력쌍 중 다른 하나를 전달하는 제 8 스위칭소자; 및An eighth switching device controlled by another one of the plurality of selection signals to transfer the other one of the internal output pairs; And 상기 복수개의 선택신호 중 하나에 의해 제어되어 상기 제 8 스위칭소자의 출력신호를 상기 복수개의 출력단 중 다른 하나의 출력단에 전달하는 제 8 선택부를 구비함을 특징으로 하는 선택적 출력기능을 갖는 플립플롭.And an eighth selector which is controlled by one of the plurality of selection signals to transfer the output signal of the eighth switching element to the other one of the plurality of output terminals.
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