KR20060116480A - Nano hole forming method and semiconductor device produced by using the same - Google Patents

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Abstract

A nano hole forming method and a semiconductor device manufactured thereby are provided to improve the uniformity of nano holes by using a photoresist ashing process. A metal film(20) is formed on an object substrate(10). A photoresist layer is formed thereon. A plurality of hole structures for exposing the metal film to the outside are formed through the photoresist layer. An ashing process is performed on the remaining photoresist layer in order to increase the exposed area of the metal film. An insulating material is formed on the resultant structure. A plurality of nano holes(43) are formed on the resultant structure by removing the remaining photoresist layer therefrom.

Description

나노 홀 형성방법 및 이 나노 홀 형성방법을 통해 제조된 반도체장치{Nano hole forming method and semiconductor device produced by using the same}Nano hole forming method and semiconductor device produced by using the same}

도 1은 본 발명에 따른 나노 홀 형성 공정을 개략적으로 나타낸 순서도, 1 is a flow chart schematically showing a nano-hole forming process according to the present invention,

도 2는 나노 홀이 형성된 기판의 평면도, 2 is a plan view of a substrate on which nano holes are formed;

도 3은 본 발명에 따른 애싱 공정을 수행하기 위한 화학적 건조 에칭장비를 개략적으로 나타낸 개념도이다. Figure 3 is a conceptual diagram schematically showing a chemical dry etching equipment for performing the ashing process according to the present invention.

<참조부호의 설명><Description of the Reference Code>

10 - 바닥 기판층, 20 - 금속 도전층 또는 절연층. 10-bottom substrate layer, 20-metal conductive layer or insulating layer.

30 - PR층. 40 - 금속 도전층 또는 절연층,30-PR layer. 40-metal conductive or insulating layer,

43 - 나노 홀.43-nano holes.

본 발명은 애싱공정으로 이용하여 하향식 접근 방식으로 나노 홀을 형성시키 는 나노 홀 형성방법 및 이 나노 홀 형성방법을 통해 제조된 반도체장치에 관한 것이다. The present invention relates to a nano hole forming method for forming nano holes in a top-down approach using an ashing process, and a semiconductor device manufactured through the nano hole forming method.

일반적인 나노 홀 형성방법은, 열산화막층을 식각한 후, 이종결정(hetero crystal)을 성장시켜서 나노 홀을 제작하거나, RBE(reactive beam etching) 방식을 이용하여 제작하는 방법을 사용하고 있다. In general, a method for forming a nano hole is used to fabricate a nano hole by etching a thermal oxide layer, growing a hetero crystal, or using a reactive beam etching (RBE) method.

그런데, 기존의 방법은 열산화막 식각공정과 이종 결정의 성장과 같은 복잡한 공정을 거쳐야만 한다.However, the conventional method has to go through complicated processes such as thermal oxide etching and growing heterogeneous crystals.

또한, 기존의 나노 홀 제작에 있어서는 금속층 산화와 같은 공정이 채용되고, 게다가 바닥층으로부터 공정을 위쪽으로 진행해 나가는 상향식 접근(bottom-up) 방식이 채용되고 있다. In addition, a process such as oxidation of a metal layer is employed to fabricate existing nano holes, and a bottom-up method of advancing the process upward from the bottom layer is adopted.

그런데, 상기와 같은 방식에서는 복잡한 공정이 수반되고 이에 따라 나노 홀의 크기와 균일성의 제어가 문제로 된다. However, in the above-described manner, a complicated process is involved, thereby controlling the size and uniformity of the nano holes.

본 발명은, 상기된 금속층 식각 등의 복잡한 공정을 거치지 않고, PR애싱을 이용하여, 상부로부터 하부로(하향식 접근 방식) 나노미터 규격의 홀을 균일하게 구현할 수 있도록 된 나노 홀 형성방법을 제공하는 것을 목적으로 한다. The present invention provides a method for forming a nano-hole, which is capable of uniformly implementing nanometer-sized holes from top to bottom (downward approach) using PR ashing without going through complicated processes such as metal layer etching described above. For the purpose of

또한, 본 발명은 상기와 같은 나노 홀 형성방법을 통해 제조된 반도체장치를 제공하는 것을 목적으로 한다. In addition, an object of the present invention is to provide a semiconductor device manufactured by the method of forming a nano-hole as described above.

상기와 같은 목적을 달성하기 위해서, 본 발명은, 실리콘 등으로 구성될 수 있는 피처리기판 상에 금속층 또는 절연층을 증착하는 공정과, PR층을 증착한 후, 다수의 홀 형상으로 패턴을 형성하여, 잔류 PR층과 함께 상기 금속층 또는 절연층이 노출되게 하는 공정, 애싱 공정을 통해 잔류 PR의 폭을 감소시켜, 상기 금속층 또는 절연층의 노출 면적을 증가시키는 공정, 상기 노출된 금속층 또는 절연층 위를 절연성 또는 도전성재료로 증착(또는 충진)하는 공정 및, 상기 잔류 PR을 제거하여 홀을 형성하는 공정을 구비하여 이루어지는 것을 특징으로 하는 나노 홀 형성방법을 제공한다. In order to achieve the above object, the present invention, the process of depositing a metal layer or an insulating layer on the substrate to be processed, which may be made of silicon, and after depositing a PR layer, to form a pattern in a number of holes To expose the metal layer or the insulating layer together with the residual PR layer, and to reduce the width of the residual PR through an ashing process to increase the exposed area of the metal layer or the insulating layer, the exposed metal layer or the insulating layer. It provides a method for forming a nano-hole comprising the step of depositing (or filling) the above with an insulating or conductive material, and forming a hole by removing the residual PR.

본 발명에 의하면, 상기 나노 홀 내에서 도전성 또는 반도체성 재료 또는 탄소나노튜브를 수직 성장시키는 공정을 더 구비하여 구성된다. According to the present invention, the method further comprises vertically growing a conductive or semiconducting material or carbon nanotubes in the nanoholes.

또한, 본 발명에 의하면, 실리콘 등으로 구성될 수 있는 피처리기판 상에 금속층 또는 절연층을 증착하는 공정과, PR층을 증착한 후, 다수의 홀 형상으로 패턴을 형성하여, 잔류 PR층과 함께 상기 금속층 또는 절연층이 노출되게 하는 공정, 애싱 공정을 통해 잔류 PR의 폭을 감소시켜, 상기 금속층 또는 절연층의 노출 면적을 증가시키는 공정, 상기 노출된 금속층 또는 절연층을 절연성 또는 도전성재료로 증착(또는 충진)하는 공정 및, 상기 잔류 PR을 제거하는 공정을 통해 나노 홀이 형성되는 것을 특징으로 하는 반도체장치를 제공한다. In addition, according to the present invention, a process of depositing a metal layer or an insulating layer on a substrate to be formed of silicon or the like, and after depositing a PR layer, to form a pattern in a number of holes, the remaining PR layer and In addition, the process of letting the metal layer or the insulating layer exposed, reducing the width of the residual PR through the ashing process, to increase the exposed area of the metal layer or the insulating layer, the exposed metal layer or insulating layer as an insulating or conductive material Provided is a semiconductor device, wherein nano holes are formed through a process of depositing (or filling) and removing the residual PR.

또한, 본 발명에 의하면, 실리콘 등으로 구성될 수 있는 피처리기판 상에 금속층 또는 절연층을 증착하는 공정과, PR층을 증착한 후, 다수의 홀 형상으로 패턴 을 형성하여, 잔류 PR층과 함께 상기 금속층 또는 절연층이 노출되게 하는 공정, 애싱 공정을 통해 잔류 PR의 폭을 감소시켜, 상기 금속층 또는 절연층의 노출 면적을 증가시키는 공정, 상기 노출된 금속층 또는 절연층 위를 절연성 또는 도전성재료로 증착(또는 충진)하는 공정, 상기 잔류 PR을 제거하여 나노 홀을 형성하는 공정 및, 상기 나노 홀 내에서 탄소나노튜브를 수직 성장시키거나, 전도성 금속 또는 반도체성 물질을 증착(또는 충진)하는 공정을 통해 제조되는 것을 특징으로 하는 반도체장치를 제공한다. In addition, according to the present invention, a process of depositing a metal layer or an insulating layer on a substrate to be formed of silicon or the like, and after depositing a PR layer, to form a pattern in a plurality of holes, the remaining PR layer and In addition, the step of exposing the metal layer or the insulating layer, the process of reducing the width of the residual PR through the ashing process, to increase the exposed area of the metal layer or the insulating layer, the insulating or conductive material on the exposed metal layer or the insulating layer A process of depositing (or filling) a nanotube, forming a nanohole by removing the residual PR, and vertically growing carbon nanotubes or depositing (or filling) a conductive metal or semiconducting material in the nanohole. Provided is a semiconductor device, which is manufactured through a process.

이하, 도면을 참조로 본 발명을 상세히 설명한다. Hereinafter, the present invention will be described in detail with reference to the drawings.

도 1은 본 발명에 따른 나노 홀 형성공정을 공정의 순서에 따라 개략적으로 설명하는 도면이다. 1 is a view schematically illustrating the nano-hole forming process according to the present invention in the order of the process.

먼저, 도 1a를 참조하면, 실리콘 등으로 구성될 수 있는 피처리기판(10) 상에 금속층 또는 절연층(20)을 증착하는 공정과, 이어서 이 절연층 또는 금속층(20) 상에 PR층(30)을 증착한 후, 다수의 홀에 따라 패턴을 형성함으로써, 상기 층(20) 상에 소정 폭(A)의 잔류 PR층(31)이 개구와 함께 형성된 상태가 도시된다. First, referring to FIG. 1A, a process of depositing a metal layer or an insulating layer 20 on a substrate 10 to be formed of silicon or the like, followed by a PR layer on the insulating layer or the metal layer 20 is performed. After depositing 30, a pattern is formed along the plurality of holes, whereby a residual PR layer 31 of predetermined width A is formed on the layer 20 with openings.

본 발명의 실시예에 있어서는 광학적 석판인쇄 노광방식으로 포토마스크 상에 전사할 패턴을 감광막인 PR층(30)에 노광하고, 현상 공정을 통해 패턴을 형성했다. 또한, 상기 PR층(30)은 식각 시 애스펙트비가 높은 네가티브 PR 중 PMER을 사용하였다. In the embodiment of the present invention, the pattern to be transferred onto the photomask is exposed to the PR layer 30 as a photosensitive film by an optical lithography exposure method, and a pattern is formed through a developing step. In addition, the PR layer 30 used PMER of the negative PR with a high aspect ratio during etching.

이와 같은 공정에 따라, 도 1a에 있어서는 다수의 잔류 PR층(31)과 함께 상 기 개구 내에 금속층 또는 절연층(20)이 소정 크기의 노출 면적(21)으로 노출된다. According to this process, in FIG. 1A, the metal layer or the insulating layer 20 is exposed to the exposed area 21 of the predetermined size in the opening together with the plurality of residual PR layers 31.

이하의 사진 1은 상기 도 1a에 해당하는 SEM사진으로, 상기 공정을 통해 패턴이 형성된 후 잔류 PR층(31)이 형성된 상태를 나타내는바, 각 PR층(31)의 폭(A)은 대략 2000nm로 형성되고, PR층(31) 사이의 간격은 5000nm 이상으로 형성되었다. 또한, 상기 PMER을 사용함에 따라 PR층(31)은 위면이 아래면 보다 넓어져서 대략 사다리꼴 형태로 형성된다. The following Photo 1 is an SEM image corresponding to FIG. 1A, and shows a state in which a residual PR layer 31 is formed after a pattern is formed through the process, and the width A of each PR layer 31 is approximately 2000 nm. The gap between the PR layers 31 was formed to be 5000 nm or more. In addition, as the PMER is used, the PR layer 31 is formed in a substantially trapezoidal shape with its upper surface wider than its lower surface.

[사진 1][Photo 1]

Figure 112005024459946-PAT00001
Figure 112005024459946-PAT00001

이어서, 도 1b를 참조하면, 애싱 공정을 통해 상기 잔류 PR층(31)의 폭을 감소시켜 소정 폭(B)의 PR층(32)을 형성시키면서, 상기 금속층 또는 절연층(20)의 노출 면적(22)을 증가시킨다. Subsequently, referring to FIG. 1B, the exposed area of the metal layer or the insulating layer 20 is formed while the PR layer 32 having the predetermined width B is formed by reducing the width of the residual PR layer 31 through an ashing process. Increase (22).

이와 같은 공정을 자세히 설명하면, 도 3에 개략적으로 나타낸 도쿠다사의 CDE(chemical dry etching)장비(제품명 CDE-71-3)를 사용하여, 플라즈마 다운스트림 애싱 공정을 수행하게 되는데, 반응 가스로서 O2가스 1500sccm, N2가스 500sccm및 CF4가스 100sccm를 주입하고, 300W를 장비의 반응챔버 내에 있가함으로써 캐소드 로부터 애노드를 향하는 플라즈마에 의해 PR의 애싱 공정이 실시된다. When such a process is described in detail, a plasma downstream ashing process is performed by using a chemical dry etching (CDE) equipment (product name CDE-71-3) manufactured by Tokuda Co., which is schematically illustrated in FIG. The ashing process of the PR is carried out by plasma from the cathode to the anode by injecting 2 gas 1500 sccm, N 2 gas 500 sccm and CF 4 gas 100 sccm, and keeping 300 W in the reaction chamber of the equipment.

바람직한 식각 속도는 대략 4.9nm/sec이고, 이 속도로 대략 3분간 식각을 실시했으며, 이와 같은 플라즈마 다운스트림 애싱 공정을 통해 PR층이 등방식각되어 소정 폭(B)의 잔류 PR층(32)이 층(20)의 노출 면적(22)을 증가시키면서 형성된다.The preferred etching rate is approximately 4.9 nm / sec, and etching is performed for approximately three minutes at this rate. The plasma downstream ashing process is used to equilibrate the PR layer so that the remaining PR layer 32 having a predetermined width B is formed. It is formed while increasing the exposed area 22 of the layer 20.

이하의 사진 2는 상기 도 1b에 해당하는 SEM사진으로, 상기 공정을 통해 대략 200nm 폭(B)의 잔류 PR층(32)이 형성된 상태가 보인다. Photo 2 below is an SEM image corresponding to FIG. 1B, and shows a state in which a residual PR layer 32 having a width B of about 200 nm is formed through the process.

[사진 2][Photo 2]

Figure 112005024459946-PAT00002
Figure 112005024459946-PAT00002

이하의 사진 3은 상기와 같은 PR층(32)이 형성된 기판(10 및 20으로 이루어진 기판)의 사진으로, 다수개의 대략 직사각기둥형상의 PR층(32)이 기판, 특히 흑색으로 표시되는 절연성 또는 도전성층(20) 위에 형성된 사진이다. 한편, 이러한 PR층(32)은 이후의 공정에 따라 제거되어 나노 홀로 된다. Photo 3 below is a photograph of a substrate (substrate consisting of 10 and 20) on which the PR layer 32 is formed as described above, wherein a plurality of substantially rectangular PR layers 32 are insulated from a substrate, in particular black. It is a photograph formed on the conductive layer 20. On the other hand, the PR layer 32 is removed in the following process to become nano holes.

[사진 3][Photo 3]

Figure 112005024459946-PAT00003
Figure 112005024459946-PAT00003

이어서, 도 1c에 나타낸 바와 같이 상기 증가된 노출 면적(22)을 갖는 금속층 또는 절연층(20) 위에는 절연성 또는 도전성재료(40)가 증착(또는 충진)된다. 본 실시예에 있어서는 SiO2의 절연막을 증착하였다. 이에 의하면, 사진 3에 흑색으로 표시된 층(20)이 재료(40)로 충진된다.Subsequently, an insulating or conductive material 40 is deposited (or filled) on the metal layer or the insulating layer 20 having the increased exposed area 22 as shown in FIG. 1C. In this example, an insulating film of SiO 2 was deposited. According to this, the layer 20 indicated in black in photo 3 is filled with the material 40.

한편, 본 발명에 있어서, 용어 폭(A) 및 폭(B)은 나노 홀이 정사각형을 포함하는 직사각기둥형상으로 형성되는 경우는 가로와 세로 및 높이를 갖는 직사각 기둥의 가로 및 세로 길이로 정의되며, 나노 홀이 원기둥으로 형성될 경우는 타원을 포함하는 원의 직경으로 정의될 수 있다. On the other hand, in the present invention, the terms width (A) and width (B) is defined as the horizontal and vertical length of the rectangular column having a horizontal, vertical and height when the nano holes are formed in a rectangular pillar shape including a square. In the case where the nano holes are formed in a cylinder, the diameter of the circle including an ellipse may be defined.

이어서, 리프트 오프 공정을 통해서 상기 SiO2의 절연층(41) 및 절연층(42) 사이에 개재되는 PR층(32)을 제거한다. Subsequently, the PR layer 32 interposed between the insulating layer 41 and the insulating layer 42 of SiO 2 is removed through a lift-off process.

따라서, 상기 리프트 오프 공정을 거친 기판 상에는 도 1d에 나타낸 바와 같이 바닥의 금속층 또는 절연층(20)으로부터 시작하여 개구된 나노 홀(43)이 형성된다. Thus, as shown in FIG. 1D, the nanoholes 43 opened from the bottom metal layer or the insulating layer 20 are formed on the substrate subjected to the lift-off process.

도 2에는 상기와 같은 도 1a 내지 도 1d의 공정에 따라 다수의 나노 홀(43)이 상기 SiO2의 절연층(41 및 42) 사이에 다수개 형성된 상태가 도시된다. 2 illustrates a state in which a plurality of nano holes 43 are formed between the insulating layers 41 and 42 of SiO 2 according to the process of FIGS. 1A to 1D as described above.

한편, 상기 다수의 나노 홀(43) 내에는 전도성 금속 또는 반도체성 재료를 증착(또는 충진)시킬 수 있다. 이를 위해서는 상기 금속층 또는 절연층(20)은 절연성 재질로 구성하는 것이 바람직하다. Meanwhile, in the plurality of nano holes 43, a conductive metal or a semiconductor material may be deposited (or filled). To this end, the metal layer or the insulating layer 20 is preferably composed of an insulating material.

또한, 상기 다수의 나노 홀(43) 내에는 탄소 나노튜브(CNT)를 성장시킬 수 있다. 이를 위해서는 상기 금속층 또는 절연층(20)을 금속층(20), 예컨대 산화금속층으로 구성할 수 있다. 이에 따라, 상기 나노 홀(43)에, 예컨대 탄소 나노튜브 페이스트를 주입함에 따라, 하부의 산화금속층(20)과 반응하여 탄소나노튜브층이 성장하도록 할 수 있다. In addition, carbon nanotubes (CNTs) may be grown in the plurality of nano holes 43. To this end, the metal layer or the insulating layer 20 may be composed of a metal layer 20, for example, a metal oxide layer. Accordingly, as the carbon nanotube paste is injected into the nano holes 43, for example, the carbon nanotube layer may be grown by reacting with the lower metal oxide layer 20.

이상에서 설명한 바와 같이, 본 발명에 의하면, 금속층 식각 등의 복잡한 공정을 거치지 않고, PR애싱을 이용하여 하향식 접근방식(상부로부터 하부층으로)으로 나노미터 규격의 홀을 균일하게 구현할 수 있도록 된 나노 홀 형성방법을 제공하는 효과가 있다. As described above, according to the present invention, nano holes can be uniformly realized in a top-down approach (from top to bottom) using PR ashing without going through complicated processes such as metal layer etching. It is effective to provide a formation method.

또한, 본 발명은 상기와 같은 나노 홀 형성방법을 통해 제조된 반도체장치를 제공하는 효과가 있다. In addition, the present invention has the effect of providing a semiconductor device manufactured through the above-described nano-hole forming method.

Claims (8)

실리콘 등으로 구성될 수 있는 피처리기판 상에 금속층 또는 절연층을 증착하는 제1증착공정과,A first deposition process of depositing a metal layer or an insulating layer on the substrate to be processed which may be made of silicon, or the like; PR층을 증착한 후, 다수의 홀 형상으로 패턴을 형성하여, 잔류 PR층과 함께 상기 금속층 또는 절연층이 노출되게 하는 공정,After depositing a PR layer, forming a pattern in a plurality of holes to expose the metal layer or the insulating layer together with the remaining PR layer; 애싱 공정을 통해 잔류 PR의 폭을 감소시켜, 상기 금속층 또는 절연층의 노출 면적을 증가시키는 공정,Reducing the width of the residual PR through an ashing process to increase the exposed area of the metal layer or the insulating layer, 상기 노출된 금속층 또는 절연층 위를 절연성 또는 도전성재료로 증착(또는 충진)하는 제2증착공정 및, A second deposition process of depositing (or filling) the exposed metal layer or the insulating layer with an insulating or conductive material, and 상기 잔류 PR을 제거하여 홀을 형성하는 공정을 구비하여 구성되는 것을 특징으로 하는 나노 홀 형성방법.And forming a hole by removing the residual PR. 제1항에 있어서, 상기 패턴 형성 공정 후, PR의 폭(A)이 대략 2000nm로 형성되는 것을 특징으로 하는 나노 홀 형성방법.The method of claim 1, wherein after the pattern forming step, the width A of the PR is formed to be about 2000 nm. 제1항에 있어서, 상기 애싱 공정 후, 잔류 PR의 폭(B)이 대략 200nm로 되는 것을 특징으로 하는 나노 홀 형성방법.The method of claim 1, wherein the width B of the residual PR becomes approximately 200 nm after the ashing process. 제1항에 있어서, 상기 애싱 공정 동안 PR층의 폭을 4.9nm/sec로 식각하는 것을 특징으로 하는 나노 홀 형성방법.The method of claim 1, wherein the width of the PR layer is etched at 4.9 nm / sec during the ashing process. 제1항에 있어서, 상기 나노 홀 내에서 도전성 또는 반도체성 재료 또는 탄소나노튜브를 수직 성장시키는 공정을 더 구비하여 구성되는 것을 특징으로 하는 나노 홀 형성방법. The method of claim 1, further comprising vertically growing a conductive or semiconducting material or carbon nanotubes in the nanoholes. 실리콘 등으로 구성될 수 있는 피처리기판 상에 금속층 또는 절연층을 증착하는 공정과, PR층을 증착한 후, 다수의 홀 형상으로 패턴을 형성하여, 잔류 PR층과 함께 상기 금속층 또는 절연층이 노출되게 하는 공정, 애싱 공정을 통해 잔류 PR의 폭을 감소시켜, 상기 금속층 또는 절연층의 노출 면적을 증가시키는 공정, 상기 노출된 금속층 또는 절연층을 절연성 또는 도전성재료로 증착(또는 충진)하는 공정 및, 상기 잔류 PR을 제거하는 공정을 통해 나노 홀이 형성되는 것을 특징으로 하는 반도체장치.Depositing a metal layer or an insulating layer on the substrate to be processed, which may be made of silicon, and depositing a PR layer, and then forming a pattern in a plurality of holes, thereby forming the metal layer or the insulating layer together with the remaining PR layer. Reducing the width of the residual PR through an ashing process, increasing the exposed area of the metal layer or the insulating layer, and depositing (or filling) the exposed metal layer or the insulating layer with an insulating or conductive material. And a nano hole is formed through the process of removing the residual PR. 실리콘 등으로 구성될 수 있는 피처리기판 상에 금속층 또는 절연층을 증착 하는 공정과, PR층을 증착한 후, 다수의 홀 형상으로 패턴을 형성하여, 잔류 PR층과 함께 상기 금속층 또는 절연층이 노출되게 하는 공정, 애싱 공정을 통해 잔류 PR의 폭을 감소시켜, 상기 금속층 또는 절연층의 노출 면적을 증가시키는 공정, 상기 노출된 금속층 또는 절연층 위를 절연성 또는 도전성재료로 증착(또는 충진)하는 공정, 상기 잔류 PR을 제거하여 나노 홀을 형성하는 공정 및, 상기 나노 홀 내에서 탄소나노튜브를 수직 성장시키거나, 전도성 금속 또는 반도체성 물질을 증착(또는 충진)하는 공정을 통해 제조되는 것을 특징으로 하는 반도체장치. A process of depositing a metal layer or an insulating layer on a substrate to be formed of silicon, and the like, and after depositing a PR layer, a pattern is formed in a plurality of holes, the metal layer or the insulating layer together with the remaining PR layer Reducing the width of the residual PR through an ashing process, increasing the exposed area of the metal layer or the insulating layer, and depositing (or filling) the insulating metal layer or the insulating layer with an insulating or conductive material. Forming a nano hole by removing the residual PR, and vertically growing carbon nanotubes or depositing (or filling) a conductive metal or semiconducting material in the nano holes. A semiconductor device. 제6항 또는 제7항에 있어서, 상기 나노 홀의 폭(B)이 대략 200nm인 것을 특징으로 하는 반도체장치.The semiconductor device according to claim 6 or 7, wherein the width B of the nano holes is approximately 200 nm.
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