JPH11274470A - Manufacture of single electronic element - Google Patents

Manufacture of single electronic element

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JPH11274470A
JPH11274470A JP7985698A JP7985698A JPH11274470A JP H11274470 A JPH11274470 A JP H11274470A JP 7985698 A JP7985698 A JP 7985698A JP 7985698 A JP7985698 A JP 7985698A JP H11274470 A JPH11274470 A JP H11274470A
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Abstract

PROBLEM TO BE SOLVED: To manufacture a highly integrated single electronic element by a simple method. SOLUTION: This method includes the processes of: first mask forming process for forming a patterned first resist film 13 on a first conductive film 9 on an insulating substrate 1; first etching process for dry-etching the first conductive film 9; first oxide film forming process for oxidizing the first conductive film 9 to form a first oxide film 10 having a predetermined thickness on the side wall of the first conductive film 9; second conductive film forming process for forming a second conductive film 11; second oxide film forming process for forming a second oxide film 12 on the exposed surface of the second conductive film 11; second mask forming process for forming a band-like mask crossing the first resist film 13; and second etching process for etching the first and second conductive films 9, 11 and the first and second oxide films 10, 12, and forming an island made of the first conductive film 9 and two leads 7 extending from the island via the first oxide film 10 in the direction opposite to each other to limit the extension of a single electronic element.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、単一電子素子の製
造方法に関し、更に詳しくは、高集積に形成された単一
電子素子を簡易な方法で製造する、単一電子素子の製造
方法に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a single electronic device, and more particularly, to a method for manufacturing a single electronic device, in which a single electronic device formed with high integration is manufactured by a simple method. Things.

【0002】[0002]

【従来の技術】単一電子素子(単一電子トンネル素子)
を製造する際、その構成要素である微小なトンネル接合
を形成するには、リソグラフィ技術が不可欠である。金
属系の微小トンネル接合を形成するために行うリソグラ
フィとして最も一般的に使われている方法は、懸架マス
クを使った2重蒸着法である。以下、図面を参照し、単
一電子素子の従来の製造方法を説明する。図13は、上
記の2重蒸着法で単一電子素子を製造する様子を示す斜
視図である。まず、図13に示すように、スペーサー2
により基盤1から持ち上げられ、部分的に中空に浮いた
状態の懸架マスク3を形成する。その後、図13に示し
たように、基盤に対して所定の角度をなす方向Uから第
1の金属膜を蒸着し、次いで、第1の金属膜の酸化を行
って酸化膜バリヤを形成し、更に、Uと交差するV方向
から第2の金属膜を蒸着して、両金属膜の重複部に微小
なトンネル接合4を形成している。
2. Description of the Related Art Single electron device (single electron tunnel device)
When manufacturing a semiconductor device, lithography technology is indispensable for forming a minute tunnel junction which is a component of the semiconductor device. The most commonly used lithography method for forming a metal-based small tunnel junction is a double vapor deposition method using a suspended mask. Hereinafter, a conventional method for manufacturing a single electronic device will be described with reference to the drawings. FIG. 13 is a perspective view showing a state in which a single electronic device is manufactured by the above-described double vapor deposition method. First, as shown in FIG.
Thus, the suspension mask 3 is lifted from the base 1 and partially suspended in the air. Thereafter, as shown in FIG. 13, a first metal film is deposited from a direction U that forms a predetermined angle with respect to the base, and then the first metal film is oxidized to form an oxide film barrier. Further, a second metal film is vapor-deposited from the V direction intersecting with U to form a minute tunnel junction 4 at an overlapping portion of the two metal films.

【0003】以下、最も単純な構造を有する単一電子素
子であり、2箇所のトンネル接合を有する単一電子トラ
ンジスタ例に挙げて、単一電子素子を製造する方法を説
明する。図14 は、金属膜を蒸着する際に用いるマス
クの平面図であり、白抜きの部分が開口を示す。このマ
スクにより、図15に示すようなパターンを有する第1
の金属膜を成膜する。その後、U方向と交差するV方向
から第2の金属膜を成膜すると、図16に示すように、
2本のリード電極7と、島8と、島−リード電極間に形
成された2箇所のトンネル接合4とを有する単一電子ト
ランジスタが形成される。図16では、簡単のためゲー
ト電極についての記載を省略している。本明細書で島と
は、トンネル接合により外部電極(リード電極 7)に接続
する孤立した電極を言う。
[0003] A method for manufacturing a single-electron device will be described below by taking a single-electron transistor having the simplest structure and a single-electron transistor having two tunnel junctions as an example. FIG. 14 is a plan view of a mask used when depositing a metal film, and an open portion indicates an opening. The first mask having a pattern as shown in FIG.
Is formed. After that, when a second metal film is formed from the V direction crossing the U direction, as shown in FIG.
A single electron transistor having two lead electrodes 7, an island 8, and two tunnel junctions 4 formed between the island and the lead electrode is formed. In FIG. 16, the description of the gate electrode is omitted for simplicity. In this specification, an island means an isolated electrode connected to an external electrode (lead electrode 7) by a tunnel junction.

【0004】[0004]

【発明が解決しようとする課題】ところで、従来の2重
蒸着法で単一電子素子を製造する際、基盤上にいわゆる
2重のパターンが形成され(図16)、成膜された膜の
うち半分は不要である。しかも、開口を有するマスクパ
ターンの寸法は、単一電子素子の寸法に比べ、余計な面
積をとる事を余儀なくされている、すなわち大幅に大き
い(図14)。このため、集積度を上げる事が制限され
ているという第1の問題が生じていた。また、素子の作
られる向きは、被成膜体に対する成膜方向によって一義
的に決まってしまうため、回路設計等の自由度が制限さ
れるという第2の問題が生じていた。更に、懸架マスク
の作成手順が煩雑であるという第3の問題が生じてい
た。以上のような事情に照らして、本発明の目的は、高
集積に形成された単一電子素子を簡易な方法で製造す
る、単一電子素子の製造方法を提供することである。
When a single electronic device is manufactured by the conventional double vapor deposition method, a so-called double pattern is formed on a substrate (FIG. 16). Half is unnecessary. In addition, the size of the mask pattern having openings is forced to take an extra area as compared with the size of a single electronic element, that is, is significantly large (FIG. 14). For this reason, there has been a first problem that the increase in the degree of integration is limited. Further, since the direction in which the element is formed is uniquely determined by the film forming direction with respect to the film formation target, there is a second problem that the degree of freedom in circuit design and the like is limited. Further, there is a third problem that the procedure for preparing the suspension mask is complicated. In view of the circumstances as described above, an object of the present invention is to provide a method of manufacturing a single electronic device, which manufactures a highly integrated single electronic device by a simple method.

【0005】[0005]

【課題を解決するための手段】上記目的を達成するため
に、本発明に係る単一電子素子の製造方法は、絶縁性の
基盤上に、酸化性の第1の導電性膜を成膜する第1導電
性膜成膜工程と、第1の導電性膜上に第1のレジスト膜
を成膜し、パターンニングして帯状のマスクを形成する
第1マスク形成工程と、第1のレジスト膜をマスクとし
て使用して、第1の導電性膜をドライエッチングする第
1エッチング工程と、続いて、周囲のガス雰囲気の状態
量を制御しつつ第1の導電性膜を酸化することにより、
第1の導電性膜の側壁面に所定厚さの第1の酸化膜を形
成する第1酸化膜形成工程と、第1酸化膜形成工程後、
酸化性の第2の導電性膜を成膜する第2導電性膜成膜工
程と、第2の導電性膜を酸化することにより、第2の導
電性膜の露出面に第2の酸化膜を形成する第2酸化膜形
成工程と、第2酸化膜形成工程後、第2のレジスト膜を
成膜し、パターンニングして、第1のレジスト膜に交差
する帯状のマスクを形成する第2マスク形成工程と、第
2のレジスト膜をマスクとして使用して、第1、第2の
導電性膜、及び、第1、第2の酸化膜をエッチングし、
第1の導電性膜からなる島と、第1の酸化膜を介して島
から互いに対向する向きに延びる2本のリードとを形成
して、単一電子素子の広がりを限定する第2エッチング
工程とを備えていることを特徴としている。
In order to achieve the above object, a method for manufacturing a single electronic device according to the present invention comprises forming an oxidizable first conductive film on an insulating substrate. A first conductive film forming step, a first mask forming step of forming a first resist film on the first conductive film and patterning to form a strip-shaped mask, and a first resist film A first etching step of dry-etching the first conductive film using as a mask, and then oxidizing the first conductive film while controlling the state quantity of the surrounding gas atmosphere,
A first oxide film forming step of forming a first oxide film having a predetermined thickness on a side wall surface of the first conductive film, and after the first oxide film forming step,
A second conductive film forming step of forming an oxidizable second conductive film, and oxidizing the second conductive film to form a second oxide film on an exposed surface of the second conductive film. Forming a second resist film, forming a second resist film after the second oxide film forming process, and patterning the second resist film to form a strip-shaped mask crossing the first resist film. A mask forming step, and etching the first and second conductive films and the first and second oxide films using the second resist film as a mask;
A second etching step of forming an island made of the first conductive film and two leads extending from the island in a direction opposite to each other via the first oxide film to limit the spread of the single electronic device; And is characterized by having.

【0006】ガス雰囲気の状態量とは、酸素ガス濃度、
ガス温度などの状態量を意味する。第1の酸化膜の所定
厚さとは、形成するトンネル接合や第1の酸化膜の材質
等、種々のパラメータを考慮して決定する。第2酸化膜
形成工程と第2マスク形成工程との間に、第1のレジス
ト膜によりリフトオフを行うリフトオフ工程を備えてい
てもよい。
The state quantity of the gas atmosphere is the oxygen gas concentration,
It means a state quantity such as gas temperature. The predetermined thickness of the first oxide film is determined in consideration of various parameters such as a tunnel junction to be formed and a material of the first oxide film. Between the second oxide film forming step and the second mask forming step, a lift-off step of performing lift-off with the first resist film may be provided.

【0007】また、第1マスク形成工程及び第1エッチ
ング工程に代えて、第1の導電性膜を成膜し、第1の導
電性膜上に第1の絶縁膜を成膜し、第1の絶縁膜上に第
1のレジスト膜を成膜し、更に、第1のレジスト膜及び
第1の絶縁膜をパターンニングして帯状にする工程を備
え、かつ、第2エッチング工程に続いて、第2の絶縁膜
を成膜し、更に、その上にゲート電極を形成する工程を
備えていてもよい。第2酸化膜形成工程では、基盤を大
気に晒すことにより酸化させることにより第2の酸化膜
を形成しても良いし、第2の導電性膜を陽極酸化又はプ
ラズマ酸化することにより第2の酸化膜を形成してもよ
い。これにより、単一電子メモリ素子を製造する際、浮
遊ゲート電極を自己整合的に形成することができる。
Further, instead of the first mask forming step and the first etching step, a first conductive film is formed, a first insulating film is formed on the first conductive film, and the first conductive film is formed. Forming a first resist film on the insulating film, further comprising a step of patterning the first resist film and the first insulating film into a band shape, and following the second etching step, A step of forming a second insulating film and further forming a gate electrode thereon may be provided. In the second oxide film forming step, the second oxide film may be formed by oxidizing the substrate by exposing it to the air, or the second oxide film may be formed by anodizing or plasma oxidizing the second conductive film. An oxide film may be formed. Thereby, when manufacturing a single-electron memory element, the floating gate electrode can be formed in a self-aligned manner.

【0008】好適には、第1エッチング工程と第1酸化
膜形成工程との間に、基盤温度を上昇させることにより
第1エッチング工程による基盤表面の汚染物を除去する
エッチング汚染除去工程を備えている。
Preferably, an etching contamination removing step is provided between the first etching step and the first oxide film forming step to remove contaminants on the substrate surface by the first etching step by increasing the substrate temperature. I have.

【0009】第1マスク形成工程に代えて、カーボンナ
ノチューブを形成する工程を備え、第1エッチング工程
では、第1のレジスト膜の代わりにカーボンナノチュー
ブをマスクとして使用してもよい。また、第2マスク形
成工程に代えて、第1のレジスト膜、又は、請求項6に
記載したカーボンナノチューブに交差する第2のカーボ
ンナノチューブを形成する工程を備え、第2エッチング
工程では、第2のレジスト膜の代わりに第2のカーボン
ナノチューブをマスクとして使用してもよい。カーボン
ナノチューブは、例えば、カーボンがいわゆる自己組織
化するスピン法により形成する。これにより、寸法のよ
り小さい島が形成される。
A step of forming carbon nanotubes may be provided instead of the first mask forming step, and the first etching step may use carbon nanotubes as a mask instead of the first resist film. The method may further include forming a first resist film or a second carbon nanotube crossing the carbon nanotube according to claim 6 in place of the second mask forming step. The second carbon nanotubes may be used as a mask instead of the resist film described above. The carbon nanotube is formed, for example, by a spin method in which carbon is self-organized. This results in smaller sized islands.

【0010】以下、図面を参照して、本発明方法の基本
的な動作を説明する。図1は、本発明方法を説明する図
であり、工程毎の基盤側面断面図である。基盤1の上に
第1の導電性膜9を成膜し、その上に第1のレジスト膜
13をリソグラフィで形成する。第1のレジスト膜の領
域の広がりは、数々のリソグラフィ技術により単一電子
素子に必要な微細な寸法に加工できる広がりにする(図
1(a))。次いで、第1のレジスト膜13をマスクとし
て第1の導電性膜9を基盤に垂直方向にドライエッチン
グする(図1(b))。続いて、例えばドライエッチン
グに用いた装置と同じ装置で、周囲のガス雰囲気(主と
して酸素)の状態量を制御して、所望の厚さの第1の酸
化膜10を形成する(図1(c))。更に、第2の導電
性膜11を基盤に垂直な方向から成膜する(図1
(d))。次いで、第2の導電性膜11の表面を酸化し
て第2の酸化膜12を形成する(図1(e))。この酸
化により、第2の導電性膜11のうち第1のレジスト膜
13の側壁に付着した部分は、全て酸化されて絶縁体と
化す。側壁に付着した膜の厚み t と第2の導電性膜1
1の膜厚 T との比 t/T は、例えば成膜時の蒸着源の大
きさ(例えば蒸着源の露出面が円形の場合では直径)D
と蒸着源−基盤間の距離 L との比 D/L に等しい。従っ
て、酸化膜の厚さを s とすると、DT/L= t <s という条
件で第2の導電性膜11を成膜すれば、これは達成出来
る。この酸化は大気中に取り出す事によっても達成出来
るし、更に、陽極酸化、プラズマ酸化等の人工的手段を
用いてもよい。
Hereinafter, the basic operation of the method of the present invention will be described with reference to the drawings. FIG. 1 is a view for explaining the method of the present invention, and is a cross-sectional side view of a substrate for each step. A first conductive film 9 is formed on the substrate 1, and a first resist film 13 is formed thereon by lithography. The area of the first resist film is expanded so that it can be processed to a fine size required for a single electronic element by various lithography techniques (FIG. 1A). Next, dry etching is performed in the vertical direction on the basis of the first conductive film 9 using the first resist film 13 as a mask (FIG. 1B). Subsequently, the first oxide film 10 having a desired thickness is formed by controlling the state quantity of the surrounding gas atmosphere (mainly, oxygen) using, for example, the same apparatus as that used for the dry etching (FIG. 1C). )). Further, a second conductive film 11 is formed from a direction perpendicular to the substrate (FIG. 1).
(D)). Next, the surface of the second conductive film 11 is oxidized to form a second oxide film 12 (FIG. 1E). Due to this oxidation, the portion of the second conductive film 11 attached to the side wall of the first resist film 13 is entirely oxidized to become an insulator. The thickness t of the film attached to the side wall and the second conductive film 1
The ratio t / T to the film thickness T of 1 is, for example, the size of the evaporation source at the time of film formation (for example, the diameter when the exposed surface of the evaporation source is circular) D
It is equal to the ratio D / L of the distance L between the evaporation source and the substrate. Therefore, assuming that the thickness of the oxide film is s, this can be achieved by forming the second conductive film 11 under the condition of DT / L = t <s. This oxidation can be achieved by taking it out into the atmosphere, and furthermore, artificial means such as anodic oxidation and plasma oxidation may be used.

【0011】この後、例えば、接合(4)によりリード電
極7につながる微細な島8を形成する。これは既に単一
電子電荷計である。尚、図1(e)からも判るように、
島8の上部にもう一つ浮遊した島が形成されるが、これ
は電荷計の動作に影響しない。また、上記の様な第2の
酸化膜12を特に形成しなくても、第1のレジスト膜1
3をリフトオフすることにより、第1のレジスト膜13
の側壁に形成された第2の導電性膜11を経由してリー
ド電極同士のショートが防止され、上記のような単一電
子電荷計が形成される。
Thereafter, for example, fine islands 8 connected to the lead electrodes 7 are formed by bonding (4). This is already a single electron charge meter. In addition, as can be seen from FIG.
Another floating island is formed at the top of the island 8, which does not affect the operation of the charge meter. Further, the first resist film 1 can be formed without forming the second oxide film 12 as described above.
3 is lifted off to form the first resist film 13
The short circuit between the lead electrodes is prevented via the second conductive film 11 formed on the side wall of the single electron charge meter, and the single electron charge meter as described above is formed.

【0012】このようにして製作された素子は、従来に
比べ、集積回路を製作するのに適した実効面積の小さい
素子である。
The device manufactured in this manner is a device having a small effective area suitable for manufacturing an integrated circuit, as compared with a conventional device.

【0013】[0013]

【発明の実施の形態】以下に、実施形態例を挙げ、添付
図面を参照して、本発明の実施の形態を具体的かつより
詳細に説明する。実施形態例1 本実施形態例は、本発明の一実施形態例である。図2
(a)から(g)は、それぞれ、本実施形態例の工程毎
の基盤側面断面図である。また、図3及び図4は、それ
ぞれ、図2(a)及び図2(g)に示した基盤の構成を
示す斜視図である。本実施形態例では、本発明の基本的
な動作で説明したものと同じものには同じ符号を付して
その説明を省略する。
Embodiments of the present invention will be described below in detail with reference to the accompanying drawings. Embodiment 1 Embodiment 1 is an embodiment of the present invention. FIG.
(A) to (g) are cross-sectional side views of the substrate in each step of the embodiment. 3 and 4 are perspective views showing the configuration of the base shown in FIGS. 2A and 2G, respectively. In the present embodiment, the same components as those described in the basic operation of the present invention are denoted by the same reference numerals, and description thereof will be omitted.

【0014】本実施形態例では、まず、絶縁性の基盤1
の上に、酸化性の第1の導電性膜9を成膜する第1導電
性膜成膜工程を行う。膜は、良質な酸化膜が成長しやす
い、例えばアルミニウムの様な金属性膜が望ましい。次
いで、第1の導電性膜9の上に第1のレジスト膜13を
成膜し、リソグラフィによりパターンニングして帯状の
マスクを形成する第1マスク形成工程を行う(図2
(a)、図3)。マスクとして形成された帯状のレジスト
は、数々のリソグラフィ技術により、単一電子素子に必
要な例えば数十ナノメーターの微細な幅を有するように
形成する。次いで、第1のレジスト膜をマスクとして使
用して、第1の導電性膜9を基盤面に垂直方向にドライ
エッチングする第1エッチング工程を行う(図2
(b))。続いて、ドライエッチングを行った同じ真空処
理装置内で、基盤周囲のガス雰囲気の状態量(主として
酸素の状態量)を制御しつつ第1の導電性膜を酸化する
ことにより、第1の導電性膜の側壁面に所望の厚さの第
1の酸化膜10を形成する第1酸化膜形成工程を行う
(図2(c))。第1酸化膜形成工程後、酸化性の第2の
導電性膜を、同じ真空装置内で基盤に垂直な方向から成
膜する第2導電性膜成膜工程を行う(図2(d))。更
に、真空処理装置から基盤取り出す事により、第2の導
電性膜の表面を自然に酸化させる第2酸化膜形成工程を
行う(図2(e))。
In this embodiment, first, the insulating substrate 1
Then, a first conductive film forming step of forming an oxidizable first conductive film 9 is performed thereon. The film is desirably a metallic film such as aluminum, for example, on which a high-quality oxide film can easily grow. Next, a first mask forming step of forming a first resist film 13 on the first conductive film 9 and patterning by lithography to form a strip-shaped mask is performed (FIG. 2).
(a), FIG. 3). The strip-shaped resist formed as a mask is formed by various lithography techniques so as to have a fine width of, for example, several tens of nanometers required for a single electronic device. Next, a first etching step of dry-etching the first conductive film 9 in a direction perpendicular to the substrate surface is performed using the first resist film as a mask (FIG. 2).
(b)). Subsequently, the first conductive film is oxidized in the same vacuum processing apparatus that has performed the dry etching while controlling the state quantity (mainly the state quantity of oxygen) of the gas atmosphere around the substrate, so that the first conductive film is oxidized. A first oxide film forming step of forming a first oxide film 10 having a desired thickness on the side wall surface of the conductive film is performed (FIG. 2C). After the first oxide film forming step, a second conductive film forming step of forming an oxidizing second conductive film in a direction perpendicular to the substrate in the same vacuum apparatus is performed (FIG. 2D). . Further, a second oxide film forming step of naturally oxidizing the surface of the second conductive film by removing the substrate from the vacuum processing apparatus is performed (FIG. 2E).

【0015】更に、第1のレジスト膜13を有機溶剤等
でリフトオフするリフトオフ工程を行う(図2(f))。
この工程により膜2の「側壁部」によるショートが取り
除かれる。次いで、第2のレジスト膜を成膜し、パター
ンニングして、第1のレジスト膜に交差する帯状のマス
クを形成する第2マスク形成工程を行う(図2(g)、図
4)。更に、第2のレジスト膜をマスクとして使用し
て、第1、第2の導電性膜、及び、第1、第2の酸化膜
をエッチングし、第1の導電性膜からなる島8と、第1
の酸化膜を介して島から互いに対向する向きに延びる2
本のリード電極7とを形成して、単一電子素子の広がり
を限定する第2エッチング工程を行う。その後、エッチ
ング過程により不要な部分を取り除き、第2のレジスト
膜を除去する。図5は、第2のレジスト膜を除去して得
られた基盤の構成を示す斜視図である。このようにして
形成された回路は単一電子電荷計であり、微細な島8
と、二つのトンネル接合4を介してそれぞれ接続する二
つのリード電極7とにより構成される。接合4は、制御
して形成した第1の酸化膜10によって形成されてお
り、良質なトンネル接合である。
Further, a lift-off step of lifting off the first resist film 13 with an organic solvent or the like is performed (FIG. 2F).
By this step, a short circuit due to the “side wall portion” of the film 2 is removed. Next, a second mask forming step of forming and patterning a second resist film to form a strip-shaped mask crossing the first resist film is performed (FIGS. 2G and 4). Further, using the second resist film as a mask, the first and second conductive films and the first and second oxide films are etched to form an island 8 made of the first conductive film; First
Extending in opposite directions from the island via the oxide film of
After forming the lead electrodes 7, a second etching step for limiting the spread of the single electronic element is performed. Thereafter, unnecessary portions are removed by an etching process, and the second resist film is removed. FIG. 5 is a perspective view showing a configuration of a substrate obtained by removing the second resist film. The circuit formed in this way is a single electron charge meter,
And two lead electrodes 7 connected to each other via two tunnel junctions 4. The junction 4 is formed by the first oxide film 10 formed by controlling, and is a high-quality tunnel junction.

【0016】実施形態例2 図6は、本実施形態例によって形成された単一電子素子
の斜視図である。図6に示した単一電子素子を製造する
工程は、実施形態例1で説明した工程に比べ、リフトオ
フ工程(図2(f))が省略されていることを除いて同じ
である。図6では図2と同じものには同じ符号を付して
その説明を省略する。本実施形態例では、第1のレジス
ト膜13の側壁に成膜された第2の導電性膜11を全て
酸化して第2の酸化膜12とする、すなわち絶縁体に変化
させる。これにより、第1のレジスト膜の側壁に付着し
た第2の導電性膜11がリード電極7をショートするこ
とが充分に防止される。側壁に付着した第2の導電性膜
の厚みt と、基盤上に成膜された第2の導電性膜の膜厚
T との比 t/T は、例えば成膜時の蒸着源の大きさDと
蒸着源−基盤間の距離 L との比 D/L に等しい。第2の
酸化膜の厚さを s とすると、 DT/L= t < s という条件
を満たすようにして第2の導電性膜を成膜することによ
り、側壁に付着した第2の導電性膜を完全に酸化するこ
とが達成出来る。厚さ s を有する第2の酸化膜を形成
する酸化工程は、基盤を大気中に取り出す事によって自
然に達成出来る。更に、図6に示すように、トンネル接
合4を介して外部のリード電極7に接続する微細な島8が
形成される。これは既に単一電子電荷計である。島8の
上部にもう一つ浮遊した島が形成されるが、これは電荷
計の動作に影響しない。尚、本実施形態例ではリフトオ
フ工程を行っていないので、第1の導電性膜や第2の導
電性膜の材料としてシリコン、ポリシリコン等を使用す
ることが可能である。
Embodiment 2 FIG. 6 is a perspective view of a single electronic device formed according to this embodiment. The process of manufacturing the single electronic device shown in FIG. 6 is the same as the process described in the first embodiment, except that the lift-off process (FIG. 2F) is omitted. 6, the same components as those in FIG. 2 are denoted by the same reference numerals, and description thereof will be omitted. In the present embodiment, the second conductive film 11 formed on the side wall of the first resist film 13 is entirely oxidized into the second oxide film 12, that is, changed to an insulator. This sufficiently prevents the second conductive film 11 attached to the side wall of the first resist film from short-circuiting the lead electrode 7. The thickness t of the second conductive film attached to the side wall and the thickness of the second conductive film formed on the substrate
The ratio t / T to T is, for example, equal to the ratio D / L between the size D of the evaporation source during film formation and the distance L between the evaporation source and the substrate. Assuming that the thickness of the second oxide film is s, the second conductive film is formed so as to satisfy the condition of DT / L = t <s. Can be completely oxidized. The oxidation step of forming the second oxide film having the thickness s can be spontaneously achieved by removing the substrate into the atmosphere. Further, as shown in FIG. 6, fine islands 8 connected to the external lead electrodes 7 via the tunnel junctions 4 are formed. This is already a single electron charge meter. Another floating island is formed at the top of the island 8, which does not affect the operation of the charge meter. In this embodiment, since the lift-off process is not performed, silicon, polysilicon, or the like can be used as a material of the first conductive film and the second conductive film.

【0017】実施形態例3 図7(a)から(g)は、それぞれ、本実施形態例の工
程毎の基盤側面断面図であり、また、図8は、図7
(g)に示した基盤の構成を示す斜視図である。本実施
形態例では、実施形態例1又は2と同じものには同じ符
号を付してその説明を省略する。本実施形態例では、第
1の導電性膜を成膜し、第1の導電性膜上に第1の絶縁
膜を成膜し、第1の絶縁膜上に第1のレジスト膜13を
成膜し、次いで、第1のレジスト膜をパターンニングし
て帯状にする(図7(a))。更に、第1のレジスト膜
をマスクとして使用して、第1の絶縁膜16を基盤の垂
直方向からドライエッチングすることによりパターンニ
ングして帯状にし、第1のレジスト膜を有機溶剤等によ
り除去する(図7(b))。更に、第1の絶縁膜16を
マスクとして第1の導電性膜9を基盤に垂直にドライエ
ッチングする(図7(c))。続いて、周囲のガス雰囲気
の状態量を制御しつつ所望の厚さの第1の酸化膜10を
形成し(図7(d))、更に、第2の導電性膜11を基盤
に垂直な方向から成膜する(図7(e))。その後、基盤
を真空装置から取り出し、大気に晒す事により、第2の
導電性膜11の表面が自然に酸化される(図7(f))。
本実施形態例では、実施形態例2と同じように、第2の
導電性膜11のうち第1の絶縁膜16の側壁に付着した
部分を全て酸化して、絶縁性の第2の酸化膜12を形成
する。次いで、実施形態例1で図2(g)に示した基盤を
形成するのと同様にして、第2のレジスト膜の成膜、及
び、エッチング処理する第2マスク形成工程を行い、単
一電子電荷計を得る。その後、第2の絶縁膜17を全面
に成膜し、その上にゲート電極15を形成する(図7
(g)、図8)。
Embodiment 3 FIGS. 7 (a) to 7 (g) are cross-sectional side views of a substrate in each step of this embodiment, and FIG.
It is a perspective view showing composition of a base shown in (g). In this embodiment, the same components as those in the first or second embodiment are denoted by the same reference numerals, and the description thereof is omitted. In this embodiment, a first conductive film is formed, a first insulating film is formed on the first conductive film, and a first resist film 13 is formed on the first insulating film. Then, the first resist film is patterned into a belt shape (FIG. 7A). Further, using the first resist film as a mask, the first insulating film 16 is patterned into a band by dry etching from the vertical direction of the substrate, and the first resist film is removed with an organic solvent or the like. (FIG. 7 (b)). Further, dry etching is performed vertically on the first conductive film 9 as a base using the first insulating film 16 as a mask (FIG. 7C). Subsequently, the first oxide film 10 having a desired thickness is formed while controlling the state quantity of the surrounding gas atmosphere (FIG. 7D). The film is formed from the direction (FIG. 7E). Then, the surface of the second conductive film 11 is naturally oxidized by removing the substrate from the vacuum device and exposing the substrate to the atmosphere (FIG. 7F).
In the present embodiment, as in the second embodiment, the entire portion of the second conductive film 11 attached to the side wall of the first insulating film 16 is oxidized to form an insulating second oxide film. 12 is formed. Next, in the same manner as in the formation of the substrate shown in FIG. 2G in the first embodiment, a second mask forming step of forming a second resist film and performing an etching process is performed. Obtain a charge meter. Thereafter, a second insulating film 17 is formed on the entire surface, and a gate electrode 15 is formed thereon.
(g), FIG. 8).

【0018】これにより、浮遊ゲート18を備え、単一
電子電荷計により読み出しを行う単一電子メモリセルが
製作される。浮遊ゲート18は、自己整合的に単一電子
電荷計の上に自動的に形成されるので、リソグラフィに
よる目合わせを必要としない。また、第1の絶縁膜16
の厚さが数ナノメートル以上であると、不揮発性記憶動
作を行うことができる。尚、本実施形態例ではリフトオ
フ工程を行っていないので、第1の導電性膜や第2の導
電性膜の材料としてシリコン、ポリシリコン等を使用す
ることが可能である。
As a result, a single-electron memory cell having the floating gate 18 and performing reading with a single-electron charge meter is manufactured. Since the floating gate 18 is automatically formed on a single electron charge meter in a self-aligned manner, lithographic alignment is not required. Also, the first insulating film 16
When the thickness is several nanometers or more, a nonvolatile storage operation can be performed. In this embodiment, since the lift-off process is not performed, silicon, polysilicon, or the like can be used as a material of the first conductive film and the second conductive film.

【0019】実施形態例4 本実施形態例では、実施形態例2又は3の製造プロセス
で、第2の酸化膜12を形成する際、陽極酸化やプラズ
マ酸化等の人工的手段を用いて人工酸化膜を形成する例
である。図9及び図10は、それぞれ、実施形態例2及
び実施形態例3で、第2の酸化膜として上記の人工酸化
膜12aを成長させて得られた基盤の側面断面図であ
る。本実施形態例により、自然酸化膜に比べて厚い酸化
膜を成長させる事が出来る。従って、第1のレジスト膜
13又は第1の絶縁膜16の側壁に付着した膜の厚み t
が自然酸化膜の厚さ s よりも厚い条件で第2の導電性
膜12が成膜されても、正常な素子を形成することが出
来る。よって、第2の導電性膜12の成膜条件は、前述
したDT/L= t < s の条件に比べて緩やかになる。
Fourth Embodiment In the fourth embodiment, when forming the second oxide film 12 in the manufacturing process of the second or third embodiment, artificial oxidation such as anodic oxidation or plasma oxidation is used. This is an example of forming a film. FIGS. 9 and 10 are side sectional views of a substrate obtained by growing the artificial oxide film 12a as a second oxide film in the second and third embodiments, respectively. According to this embodiment, an oxide film thicker than a natural oxide film can be grown. Therefore, the thickness t of the film attached to the side wall of the first resist film 13 or the first insulating film 16
Even if the second conductive film 12 is formed under the condition that the thickness is larger than the thickness s of the natural oxide film, a normal element can be formed. Therefore, the conditions for forming the second conductive film 12 are milder than the aforementioned conditions of DT / L = t <s.

【0020】実施形態例5 本実施形態例では、実施形態例4に比べ、第1の酸化膜
10を形成する直前に基盤を真空加熱処理する工程を行
う。これにより、第1の導電性膜9の側壁に付着したエ
ッチングガスの残渣を取り除く事が出来る。従って、ト
ンネル接合のトンネル特性の低下するおそれが生じるこ
とを防止できる。
Fifth Embodiment In this fifth embodiment, as compared with the fourth embodiment, a step of performing a vacuum heating process on the substrate immediately before forming the first oxide film 10 is performed. Thereby, the residue of the etching gas attached to the side wall of the first conductive film 9 can be removed. Therefore, it is possible to prevent the possibility that the tunnel characteristic of the tunnel junction is deteriorated.

【0021】実施形態例6 本実施形態例は、実施形態例1に比べ、第1のレジスト
膜13及び第2のレジスト膜14に代えて、それぞれカ
ーボンナノチューブを形成した例である。図11は、本
実施形態例で単一電子素子を製造する際、パターンニン
グされた第1のレジスト膜13を形成することに代えて
カーボンナノチューブ13aを形成した様子を示す斜視
図である。また、図12は、本実施形態例で単一電子素
子を製造する際、パターンニングされた第2のレジスト
膜14を形成することに代えてカーボンナノチューブ1
4aを形成した様子を示す斜視図である。図11及び図
12は、それぞれ、図3及び図4に対応する。本実施形
態例では、微小な自己組織構造を有するカーボンナノチ
ューブをマスクとしてエッチングしており、電子ビーム
露光リソグラフィによりパターンニングされたレジスト
を形成することに比べ、遥かに小さい島が得られる。従
って、更に動作温度の高い素子の実現が可能になる。
尚、カーボンナノチューブは、スピン法などにより膜状
に配置する事が出来る。
Embodiment 6 This embodiment is an example in which carbon nanotubes are formed instead of the first resist film 13 and the second resist film 14 as compared with the first embodiment. FIG. 11 is a perspective view showing a state in which a carbon nanotube 13a is formed instead of forming the patterned first resist film 13 when a single electronic device is manufactured in this embodiment. FIG. 12 shows that when a single electronic device is manufactured in this embodiment, the carbon nanotubes 1 are formed instead of forming the patterned second resist film 14.
It is a perspective view showing signs that 4a was formed. 11 and 12 correspond to FIGS. 3 and 4, respectively. In the present embodiment, the etching is performed using the carbon nanotubes having a minute self-organized structure as a mask, and a much smaller island can be obtained as compared with the case of forming a resist patterned by electron beam exposure lithography. Therefore, it is possible to realize an element having a higher operating temperature.
Incidentally, the carbon nanotubes can be arranged in a film shape by a spin method or the like.

【0022】[0022]

【発明の効果】本発明によれば、第1の導電性膜を成膜
する第1導電性膜成膜工程と、第1の導電性膜上にパタ
ーンニングされたレジスト膜を形成する第1マスク形成
工程と、第1の導電性膜をドライエッチングする第1エ
ッチング工程と、第1の導電性膜を酸化して第1の導電
性膜の側壁面に所定厚さの第1の酸化膜を形成する第1
酸化膜形成工程と、第2の導電性膜を成膜する第2導電
性膜成膜工程と、第2の導電性膜の露出面に第2の酸化
膜を形成する第2酸化膜形成工程と、第1のレジスト膜
に交差する帯状のマスクを形成する第2マスク形成工程
と、第1、第2の導電性膜、及び、第1、第2の酸化膜
をエッチングし、第1の導電性膜からなる島、及び、第
1の酸化膜を介して島から互いに対向する向きに延びる
2本のリードを形成して、単一電子素子の広がりを限定
する第2エッチング工程とを備えている。これにより、
実効面積が小さく、従って、集積回路を製作するのに適
した単一電子素子を製造することができる。また、製造
する際、懸架マスクなどの煩雑な手順を必要としない。
According to the present invention, a first conductive film forming step of forming a first conductive film and a first conductive film forming step of forming a patterned resist film on the first conductive film are performed. A mask forming step, a first etching step of dry-etching the first conductive film, and a first oxide film having a predetermined thickness on a side wall surface of the first conductive film by oxidizing the first conductive film. Forming the first
An oxide film forming step, a second conductive film forming step of forming a second conductive film, and a second oxide film forming step of forming a second oxide film on an exposed surface of the second conductive film A second mask forming step of forming a strip-shaped mask crossing the first resist film; and etching the first and second conductive films and the first and second oxide films to form a first mask. A second etching step of forming an island made of a conductive film and two leads extending in a direction opposite to each other from the island via the first oxide film to limit the spread of the single electronic element. ing. This allows
A single electronic device with a small effective area and thus suitable for fabricating integrated circuits can be manufactured. Moreover, when manufacturing, a complicated procedure such as a suspension mask is not required.

【0023】好適には、第1マスク形成工程及び第1エ
ッチング工程に代えて、第1の導電性膜を成膜し、第1
の導電性膜上に第1の絶縁膜を成膜し、第1の絶縁膜上
に第1のレジスト膜を成膜し、更に、第1のレジスト膜
及び第1の絶縁膜をパターンニングして帯状にする工程
と、第2エッチング工程に続いて、第2の絶縁膜を成膜
し、更に、その上にゲート電極を形成する工程を備えて
いる。これにより、高速で制御性が良く、且つリソグラ
フィの目合わせの不要な単一電子不揮発性メモリセルを
実現する事が出来る。
Preferably, a first conductive film is formed instead of the first mask forming step and the first etching step.
Forming a first insulating film on the first conductive film, forming a first resist film on the first insulating film, and patterning the first resist film and the first insulating film. And a step of forming a second insulating film subsequent to the second etching step, and further forming a gate electrode thereon. This makes it possible to realize a single-electron nonvolatile memory cell that is fast, has good controllability, and requires no lithography alignment.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明方法を説明する図であり、工程毎の基盤
側面断面図である。
FIG. 1 is a view for explaining the method of the present invention, and is a cross-sectional side view of a substrate for each step.

【図2】図2(a)から(g)は、それぞれ、実施形態
例1の工程毎の基盤側面断面図である。
FIGS. 2 (a) to 2 (g) are cross-sectional side views of a substrate in each step of the first embodiment.

【図3】図2(a)に示した基盤の構成を示す斜視図で
ある。
FIG. 3 is a perspective view showing a configuration of a base shown in FIG. 2 (a).

【図4】図2(g)に示した基盤の構成を示す斜視図で
ある。
FIG. 4 is a perspective view showing a configuration of a base shown in FIG. 2 (g).

【図5】図2(g)に示した基盤を更に処理して得られ
た基盤の構成を示す斜視図である。
FIG. 5 is a perspective view showing a configuration of a base obtained by further processing the base shown in FIG. 2 (g).

【図6】実施形態例2で形成された単一電子素子の斜視
図である。
FIG. 6 is a perspective view of a single electronic device formed in a second embodiment.

【図7】図7(a)から(g)は、それぞれ、本実施形
態例の工程毎の基盤側面断面図である。
FIGS. 7A to 7G are cross-sectional side views of the substrate in each step of the embodiment of the present invention.

【図8】図7(g)に示した基盤の構成を示す斜視図で
ある。
FIG. 8 is a perspective view showing a configuration of the base board shown in FIG. 7 (g).

【図9】実施形態例4で、第2の酸化膜として上記の人
工酸化膜を成長させて得られた基盤の側面断面図であ
る。
FIG. 9 is a side sectional view of a substrate obtained by growing the artificial oxide film as a second oxide film in the fourth embodiment.

【図10】実施形態例4で、第2の酸化膜として上記の
人工酸化膜を成長させて得られた基盤の側面断面図であ
る。
FIG. 10 is a side sectional view of a substrate obtained by growing the above-described artificial oxide film as a second oxide film in the fourth embodiment.

【図11】実施形態例6で、カーボンナノチューブを形
成した様子を示す斜視図である。
FIG. 11 is a perspective view showing a state in which carbon nanotubes are formed in a sixth embodiment.

【図12】実施形態例6で、カーボンナノチューブを形
成した様子を示す斜視図である。
FIG. 12 is a perspective view showing a state in which carbon nanotubes are formed in a sixth embodiment.

【図13】従来の方法で単一電子素子を製造する様子を
示す斜視図である。
FIG. 13 is a perspective view showing a state in which a single electronic device is manufactured by a conventional method.

【図14】従来の方法で金属膜を蒸着する際に用いるマ
スクの平面図である。
FIG. 14 is a plan view of a mask used when depositing a metal film by a conventional method.

【図15】従来の方法で金属膜を成膜した様子を示す平
面図である。
FIG. 15 is a plan view showing a state where a metal film is formed by a conventional method.

【図16】従来の方法で金属膜を成膜した様子を示す平
面図である。
FIG. 16 is a plan view showing a state where a metal film is formed by a conventional method.

【符号の説明】[Explanation of symbols]

1. 基盤 2. スペーサー 3. 懸架マスク 4. 接合(トンネル接合) 7. リード電極 8. 島 9. 第1の導電性膜 10. 第1の酸化膜 11. 第2の導電性膜 12. 第2の酸化膜 12a.人工酸化膜 13. 第1のレジスト膜 13a.カーボンナノチューブ 14. 第2のレジスト膜 14a.カーボンナノチューブ 15. ゲート電極 16. 第1の絶縁膜 17. 第2の絶縁膜 18. 浮遊ゲート 1. Base 2. Spacer 3. Suspension mask 4. Junction (tunnel junction) 7. Lead electrode 8. Island 9. First conductive film 10. First oxide film 11. Second conductive film 12. 2 oxide film 12a. Artificial oxide film 13. first resist film 13a. Carbon nanotube 14. second resist film 14a. Carbon nanotube 15. gate electrode 16. first insulating film 17. second insulating film 18 . Floating gate

Claims (7)

【特許請求の範囲】[Claims] 【請求項1】 絶縁性の基盤上に、酸化性の第1の導電
性膜を成膜する第1導電性膜成膜工程と、 第1の導電性膜上に第1のレジスト膜を成膜し、パター
ンニングして帯状のマスクを形成する第1マスク形成工
程と、 第1のレジスト膜をマスクとして使用して、第1の導電
性膜をドライエッチングする第1エッチング工程と、 続いて、周囲のガス雰囲気の状態量を制御しつつ第1の
導電性膜を酸化することにより、第1の導電性膜の側壁
面に所定厚さの第1の酸化膜を形成する第1酸化膜形成
工程と、 第1酸化膜形成工程後、酸化性の第2の導電性膜を成膜
する第2導電性膜成膜工程と、 第2の導電性膜を酸化することにより、第2の導電性膜
の露出面に第2の酸化膜を形成する第2酸化膜形成工程
と、 第2酸化膜形成工程後、第2のレジスト膜を成膜し、パ
ターンニングして、第1のレジスト膜に交差する帯状の
マスクを形成する第2マスク形成工程と、 第2のレジスト膜をマスクとして使用して、第1、第2
の導電性膜、及び、第1、第2の酸化膜をエッチング
し、第1の導電性膜からなる島と、第1の酸化膜を介し
て島から互いに対向する向きに延びる2本のリードとを
形成して、単一電子素子の広がりを限定する第2エッチ
ング工程とを備えていることを特徴とする単一電子素子
の製造方法。
A first conductive film forming step of forming an oxidizable first conductive film on an insulating substrate; and forming a first resist film on the first conductive film. A first mask forming step of forming a strip-shaped mask by filming and patterning; a first etching step of dry-etching the first conductive film using the first resist film as a mask; A first oxide film having a predetermined thickness formed on a side wall surface of the first conductive film by oxidizing the first conductive film while controlling a state quantity of a surrounding gas atmosphere; Forming a second conductive film after forming the first oxide film, forming a second conductive film having an oxidizing property, and oxidizing the second conductive film to form a second conductive film. Forming a second oxide film on the exposed surface of the conductive film; forming a second oxide film on the exposed surface of the conductive film; A second mask forming step of forming a strip film and patterning the same to form a strip-shaped mask crossing the first resist film; and forming a first and second mask using the second resist film as a mask.
The first conductive film and the first and second oxide films are etched to form an island made of the first conductive film, and two leads extending from the island through the first oxide film so as to face each other. And a second etching step for limiting the spread of the single electronic device.
【請求項2】 請求項1に記載の単一電子素子におい
て、 第2酸化膜形成工程と第2マスク形成工程との間に、第
1のレジスト膜によりリフトオフを行うリフトオフ工程
を備えていることを特徴とする単一電子素子の製造方
法。
2. The single electronic device according to claim 1, further comprising a lift-off step of performing a lift-off with a first resist film between the second oxide film forming step and the second mask forming step. A method for manufacturing a single electronic device, comprising:
【請求項3】 請求項1に記載の単一電子素子の製造方
法において、 第1マスク形成工程及び第1エッチング工程に代えて、
第1の導電性膜を成膜し、第1の導電性膜上に第1の絶
縁膜を成膜し、第1の絶縁膜上に第1のレジスト膜を成
膜し、更に、第1のレジスト膜及び第1の絶縁膜をパタ
ーンニングして帯状にする工程を備え、 かつ、第2エッチング工程に続いて、第2の絶縁膜を成
膜し、更に、その上にゲート電極を形成する工程を備え
ていることを特徴とする単一電子素子の製造方法。
3. The method for manufacturing a single electronic device according to claim 1, wherein the first mask forming step and the first etching step are replaced with a first mask forming step and a first etching step.
A first conductive film is formed; a first insulating film is formed on the first conductive film; a first resist film is formed on the first insulating film; Patterning the resist film and the first insulating film into a band shape, and forming a second insulating film following the second etching process, and further forming a gate electrode thereon. A method for manufacturing a single electronic device, comprising the steps of:
【請求項4】 請求項1又は請求項3に記載の単一電子
素子の製造方法において、 第2酸化膜形成工程で、第2の導電性膜を陽極酸化又は
プラズマ酸化することにより第2の酸化膜を形成するこ
とを特徴とする単一電子素子の製造方法。
4. The method for manufacturing a single electronic device according to claim 1, wherein the second conductive film is formed by anodizing or plasma oxidizing the second conductive film in the second oxide film forming step. A method for manufacturing a single electronic device, comprising forming an oxide film.
【請求項5】 請求項1から4のうち何れか1項に記載
の単一電子素子において、 第1エッチング工程と第1酸化膜形成工程との間に、基
盤温度を上昇させることにより第1エッチング工程によ
る基盤表面の汚染物を除去するエッチング汚染除去工程
を備えていることを特徴とする単一電子素子の製造方
法。
5. The single electronic device according to claim 1, wherein the substrate temperature is increased between the first etching step and the first oxide film forming step by increasing the substrate temperature. A method for manufacturing a single electronic device, comprising: an etching contamination removing step of removing contaminants on a substrate surface by an etching step.
【請求項6】 請求項2に記載の単一電子素子の製造方
法において、 第1マスク形成工程に代えて、カーボンナノチューブを
形成する工程を備え、 第1エッチング工程では、第1のレジスト膜の代わりに
カーボンナノチューブをマスクとして使用することを特
徴とする単一電子素子の製造方法。
6. The method of manufacturing a single electronic device according to claim 2, further comprising a step of forming a carbon nanotube instead of the first mask forming step, wherein the first etching step includes the step of forming a first resist film. A method of manufacturing a single electronic device, wherein a carbon nanotube is used as a mask instead.
【請求項7】 請求項2又は請求項6に記載の単一電子
素子の製造方法において、 第2マスク形成工程に代えて、第1のレジスト膜、又
は、請求項6に記載したカーボンナノチューブに交差す
る第2のカーボンナノチューブを形成する工程を備え、 第2エッチング工程では、第2のレジスト膜の代わりに
第2のカーボンナノチューブをマスクとして使用するこ
とを特徴とする単一電子素子の製造方法。
7. The method for manufacturing a single electronic device according to claim 2 or 6, wherein the first resist film or the carbon nanotube according to claim 6 is used instead of the second mask forming step. Forming a crossing second carbon nanotube, wherein in the second etching step, the second carbon nanotube is used as a mask instead of the second resist film. .
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