KR20060115193A - 미세 조정 장치와 디지털 조정 장치 및 이를 구비하는 전압제어 발진기 - Google Patents

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Abstract

미세 조정 장치와 디지털 조정 장치 및 이를 구비하는 전압 제어 발진기가 개시되어 있다. 미세 조정 장치는 외부로부터 인가되는 튜닝 전압에 의하여 커패시턴스값을 변화시키는 제 1 버랙터와, 제 1 출력단과 상기 제 1 버랙터의 사이에 설치되어 상기 제 1 버랙터로 유입되는 잡음을 제거하는 제 1 블록킹 커패시터와, 상기 튜닝 전압에 의하여 커패시턴스값을 변화시키는 제 2 버랙터와, 제 2 출력단과 상기 제 2 버랙터의 사이에 설치되어 상기 제 2 버랙터로 유입되는 잡음을 제거하는 제 2 블록킹 커패시터 및 상기 제 1 버랙터와 제 2 버랙터의 연결 노드를 일정한 바이어스 전압으로 유지시키는 센터 바이어스부로 구성된다. 따라서, 두 버랙터 사이에 존재하는 바이어스 노드를 특정한 전압, 예를 들어 +VDD/2로 유지함으로써, 버랙터가 갖는 커패시턴스 가변 범위를 최대한 활용할 수 있게 된다. 또한, 출력단과 버랙터 사이에 구비되는 블록킹 커패시터를 통하여 불필요한 DC 성분을 차단할 수 있다.

Description

미세 조정 장치와 디지털 조정 장치 및 이를 구비하는 전압 제어 발진기 {FINE TUNE BRANCH AND COARSE TUNE BRANCH AND VOLTAGE CONTROL OSCILLATOR INCLUDING THE SAME}
도 1은 AMOS 버랙터의 일반적인 구조를 나타내는 단면도이다.
도 2는 도 1에 도시된 AMOS 버랙터의 튜닝 특성을 나타내는 그래프이다.
도 3은 종래의 통상적인 미세 조정 회로의 구성을 도시하는 회로도이다.
도 4는 본 발명의 바람직한 제 1 실시예에 따른 전압 제어 발진기의 미세 조정 장치의 구성을 나타내는 회로도이다.
도 5는 도 4에 도시된 바이어스 전압 결정부를 다이오드만으로 구성한 형태를 도시하는 회로도이다.
도 6은 도 4에 도시된 바이어스 전압 결정부를 저항만으로 구성한 형태를 도시하는 회로도이다.
도 7은 전압 제어 발진기의 디지털 조정부의 구성을 개략적으로 나타내는 구성도이다.
도 8은 도 7에 도시된 본 발명의 바람직한 제 2 실시예에 따른 디지털 조정 장치의 구성을 나타내는 회로도이다.
도 9는 도 8에 도시된 바이어스 전압 형성부의 구성을 다이오드만으로 대체 시킨 형태를 도시하는 회로도이다.
도 10은 도 8에 도시된 바이어스 전압 결정부의 구성을 저항만으로 대체시킨 형태를 도시하는 회로도이다.
도 11은 앞서 설명한 미세 조정 장치 및 디지털 조정 장치를 구비하는 전압 제어 발진기의 구성을 도시하는 회로도이다.
<도면의 주요 부분에 대한 부호 설명>
1 : 제 1 출력단
2 : 제 2 출력단
100 : 미세 조정 회로
110 : 센터 바이어스부
120 : 바이어스 전압 결정부
C21 : 제 1 블록킹 커패시터
Cv21 : 제 1 바랙터
C22 : 제 2 블록킹 커패시터
Cv22 : 제 2 바랙터
본 발명은 효율적이고 안정적으로 동작하는 미세 조정 장치(Fine Tune Branch)와 디지털 조정 장치(Coarse Tune Branch) 및 이를 구비하는 전압 제어 발 진기(VCO : Voltage Controlled Oscillator)에 관한 것이다.
최근 들어, 이동 통신의 대중화에 따라 보다 양질의 서비스를 제공할 수 있는 통신기기가 요구되고 있다. 전압 제어 발진기는 광대역 수신기 등과 같은 통신기기에 주로 사용되는 장치로서, 그 통신 성능에 중요한 영향을 미치는 핵심 소자 중의 하나이다.
이러한 전압 제어 발진기는 넓은 범위의 가변 영역을 갖는 동시에 노이즈(Noise)가 적은 특성을 갖도록 주의 깊은 설계가 요구된다. 특히, 이러한 특성을 갖는 설계는 잡음이 안테나 또는 디지털 케이블로부터 인입되는 프론트 엔드(Front End) 등에서 더욱 중요시된다.
통상, 전압 제어 발진기는 액티브 회로와, 주파수의 발진을 위한 LC 탱크 및 발진 주파수를 조정하기 위한 튜닝 회로 등으로 구성된다. 이때, 튜닝 회로는 디지털 조정 회로(Coarse Tune Branch) 및 미세 조정 회로(Fine Tune Branch)로 나뉠 수 있다.
상기 튜닝 회로의 구조는 다양한 형태가 존재한다. 과거에는 P+/N- Well Junction 구조의 가변용량 다이오드를 사용한 튜닝 회로를 가장 보편적으로 사용하였으나, 이는 다이오드 소자 자체의 문제점 때문에 높은 Q값을 얻을 수 없어 튜닝 회로의 성능을 저하시키는 원인이 된다.
이 같은 단점을 보완하기 위한 종래 기술로서, AMOS 버랙터(Accumulation MOS Varactor)를 가변 소자로 사용한 튜닝 회로가 개발되어 현재 널리 사용되고 있다.
도 1은 AMOS 버랙터의 일반적인 구조를 나타내는 단면도로서, 미국등록특허 제 6,211,745호에 개시되어 있다.
도 1을 참조하면, AMOS 버랙터는 P-GATE/N-WELL 또는 N-GATE/P-WELL의 두 가지 구조를 가질 수 있다. P-GATE/N-WELL 구조의 AMOS 버랙터의 경우, 소스 영역(24)과 드레인 영역(22)은 각각 N+ 층, 웰(20)은 N-, 게이트 폴리(34)는 P+ 층, 웰 콘택(26, 28)은 메탈(Metal) 층으로 구성된다. 반면, N-GATE/P-WELL 구조의 AMOS 버랙터의 경우, 소스 영역(24)과 드레인 영역(22)은 각각 P+ 층, 웰(20)은 P- 층, 게이트 폴리(34)는 N+ 층, 웰 콘택(26, 28)은 메탈 층으로 구성된다.
도 2는 도 1에 도시된 구조를 갖는 AMOS 버랙터의 튜닝 특성을 나타내는 그래프이다. 도 2를 참조하면, -2V에서 +2V로 변화되는 튜닝 전압(Vtune)에 따라 AMOS 버랙터의 커패시턴스 값이 변화함을 알 수 있다.
이때, 커패시턴스 값은 튜닝 전압이 0V일 때를 중심으로 대략 -1V에서 1V까지의 범위 내에서 변화할 때만 변화율이 높으며 그 외의 전압에서는 거의 변화가 없음을 알 수 있다.
도 3은 종래의 통상적인 미세 조정 회로의 구성을 도시하는 회로도이다. 도 3에 도시된 미세 조정 회로의 구성은 영국공개특허 02379104호 및 일본공개특허 2003-229718호 등에 개시되어 있다.
도 3을 참조하면, 종래의 미세 조정 회로는 상호 직렬 연결된 제 1 버랙터(Cv1) 및 제 2 버랙터(Cv2)로 구성된다. 이때, 제 1 버랙터(Cv1) 및 제 2 버랙터(Cv2)는 AMOS 버랙터를 사용할 수 있다.
제 1 버랙터(Cv1) 및 제 2 버랙터(Cv2)의 게이트 노드에는 제 1 출력단(11) 및 제 2 출력단(12)이 형성되고, 소스/드레인 노드에는 튜닝 전압(Vtune)이 인가되는 튜닝 전압 인가 노드(13)가 형성된다. 상기 제 1 출력단(11) 및 제 2 출력단(12)은 전압 제어 발진기의 발진 노드에 대응된다.
한편, 상기 튜닝 전압(Vtune)은 접지전압인 0V에서 VDD 전압, 예를 들어 2.8V까지의 범위를 가지며, 튜닝 전압(Vtune)의 변화에 따라 제 1 버랙터(Cv1)와 제 2 버랙터(Cv2)의 커패시턴스가 변화한다.
그런데, 앞서 살펴보았듯이, 도 2에 도시된 AMOS 버랙터의 튜닝 특성 그래프에 의하면 AMOS 버랙터의 커패시턴스는 튜닝 전압(Vtune)이 0V일 때를 기준으로 대략 -1V에서 1V까지의 범위 내에서 조정될 때만 변화율이 높으며 그 외의 전압에서는 거의 변화가 없음을 알 수 있다.
따라서, 튜닝 전압(Vtune)이 0V에서 2.8V까지의 범위로 인가된다면 0V 이하의 튜닝 전압(Vtune)에 의하여 변화되는 커패시턴스는 사용할 수 없으므로, AMOS 버랙터가 가지는 커패시턴스 레인지(Range)의 절반밖에 사용하지 못하는 비효율적인 결과를 가져오게 된다.
때문에, AMOS 버랙터가 갖는 커패시턴스의 범위을 효율적으로 사용하기 위해서는 튜닝 전압(Vtune)이 마이너스 전압부터 플러스 전압까지의 범위로 인가되어야 한다. 그러나, 실지로 튜닝 전압(Vtune)는 접지 전압에서 VDD 전압 사이의 크기를 가지므로 외부에 별도의 회로를 추가하지 않고서는 해결이 어려운 것이 사실이다.
또한, 종래의 미세 조정 회로는 제 1 출력단(11)과 제 2 출력단(12)의 DC 전 압이 제 1 버랙터(Cv1)와 제 2 버랙터(Cv2)로 그대로 유입되므로, 제 1 버랙터(Cv1)와 제 2 버랙터(Cv2)의 커패시턴스 값이 제 1 출력단(11)과 제 2 출력단(12)의 DC 전압에 따라 변화한다.
특히, 제 1 출력단(11)과 제 2 출력단(12)으로부터 유입되는 DC 전압에 의하여 공통 잡음이 유입될 경우, 이는 제 1 버랙터(Cv1)와 제 2 버랙터(Cv2)의 커패시턴스 값을 변조시켜 FM 변조에 의한 위상 잡음의 열화(Phase Noise Degradation)를 발생시키게 된다.
이와 같이, 종래의 미세 조정 회로는 버랙터가 갖는 가변 용량의 범위를 최대한 활용하지 못하고 있으며, 출력단으로부터 유입되는 잡음들로 인하여 위상 잡음 열화 등의 발생으로 인한 성능 저하의 문제점을 가진다.
또한, 이러한 문제점들은 상술한 미세 조정 회로에서뿐만 아니라, 그 구조와 회로 특성이 미세 조정 회로와 매우 유사한 디지털 조정 회로에서도 동일하게 발생하고 있다.
본 발명은 이러한 문제점을 해결하기 위한 것으로, FM 변조에 의한 위상 잡음 열화를 제거하는 동시에, 버랙터가 갖는 커패시턴스의 가변 범위를 최대한 수용할 수 있는 전압 제어 발진기의 미세 조정 장치를 제공하는데 본 발명의 제 1 목적이 있다.
또한, 상술한 특성을 갖는 전압 제어 발진기의 디지털 조정 장치를 제공하는데 본 발명의 제 2 목적이 있다.
또한, 상기 미세 조정 장치와 디지털 조정 장치를 구비하는 전압 제어 발진기를 제공하는데 본 발명의 제 3 목적이 있다.
이러한 본 발명의 제 1 목적을 달성하기 위한 본 발명에 따른 전압 제어 발진기의 미세 조정 장치는, 외부로부터 인가되는 튜닝 전압에 의하여 커패시턴스값을 변화시키는 제 1 버랙터와, 제 1 출력단과 상기 제 1 버랙터의 사이에 설치되어 상기 제 1 버랙터로 유입되는 잡음을 제거하는 제 1 블록킹 커패시터와, 상기 튜닝 전압에 의하여 커패시턴스값을 변화시키는 제 2 버랙터와, 제 2 출력단과 상기 제 2 버랙터의 사이에 설치되어 상기 제 2 버랙터로 유입되는 잡음을 제거하는 제 2 블록킹 커패시터 및 상기 제 1 버랙터와 제 2 버랙터의 연결 노드를 일정한 바이어스 전압으로 유지시키는 센터 바이어스부로 구성된다.
이때, 상기 제 1 버랙터 및 제 2 버랙터는 AMOS 버랙터로 한다. 또한, 상기 제 1 블록킹 커패시터 및 제 2 블록킹 커패시터는 MIM(Metal Insulator Metal) 커패시터로 구성하는 것이 바람직하다.
상기 제 1 버랙터와 상기 제 1 블록킹 커패시터의 연결 노드에는 상기 튜닝 전압을 인가하기 위한 제 1 튜닝 전압 인가 단자가 연결된다. 상기 제 2 버랙터와 상기 제 2 블록킹 커패시터의 연결 노드에는 상기 튜닝 전압을 인가하기 위한 제 2 튜닝 전압 인가 단자가 연결된다.
상기 센터 바이어스부는, 상기 바이어스 노드와 연결되어 상기 바이어스 노드의 전압을 결정하는 바이어스 전압 결정부 및 외부로부터 인가되는 전압 제어 발 진 인에이블 신호에 응답하여, VDD를 인가받아 상기 바이어스 전압 결정부로 제공하는 스위치부로 구성된다.
이때, 상기 바이어스 전압 결정부는 상호 직렬로 연결된 다이오드 및 저항으로 구성할 수 있다. 이 경우 상기 바이어스 노드의 전압은 상기 다이오드의 문턱전압값과 상기 저항의 양단 전압의 합에 의하여 결정된다. 상기 바이어스 전압 결정부는 하나 이상의 다이오드만으로 구성하거나, 다이오드 없이 저항으로만 구성할 수도 있다.
상기 튜닝 전압은 접지전압 레벨에서 VDD전압 레벨까지 변화된다. 또한 상기 바이어스 노드의 전압은 +VDD/2 볼트로 유지된다. 따라서, 제 1 바랙터 및 제 2 바랙터는 ±VDD/2 볼트의 범위에서 조정된다.
한편, 본 발명의 제 2 목적을 달성하기 위한 전압 제어 발진기의 디지털 조정 회로는, 외부로부터 입력되는 비트값에 의하여 커패시턴스값을 변화시키는 제 1 버랙터와, 제 1 출력단과 상기 제 1 버랙터의 사이에 설치되어 상기 제 1 버랙터로 유입되는 잡음을 제거하는 제 1 블록킹 커패시터와, 상기 입력되는 비트값에 의하여 커패시턴스값을 변화시키는 제 2 버랙터와, 제 2 출력단과 상기 제 2 버랙터의 사이에 설치되어 상기 제 2 버랙터로 유입되는 잡음을 제거하는 제 2 블록킹 커패시터 및 상기 제 1 버랙터와 제 2 버랙터의 연결 노드를 일정한 바이어스 전압으로 유지시키는 센터 바이어스부로 이루어진다.
상기 제 1 버랙터 및 제 2 버랙터는 AMOS 버랙터이며, 상기 제 1 블록킹 커패시터 및 제 2 블록킹 커패시터는 MIM 커패시터로 구성된다.
상기 제 1 버랙터와 상기 제 1 블록킹 커패시터의 연결 노드에는 상기 비트값을 입력하기 위한 제 1 데이터 입력 단자가 연결된다. 상기 제 2 버랙터와 상기 제 2 블록킹 커패시터의 연결 노드에는 상기 비트값을 입력하기 위한 제 2 데이터 입력 단자가 연결된다. 이때, 상기 제 1 데이터 입력 단자 및 제 2 데이터 입력 단자에는 상기 입력되는 비트값을 반전시키기 위한 인버터가 각각 설치된다.
상기 비트값은 로우 레벨이 접지전압 레벨이며, 하이 레벨이 VDD전압 레벨이다. 상기 바이어스 노드의 전압은 +VDD/2 볼트로 유지된다. 따라서, 제 1 바랙터 및 제 2 바랙터는 ±VDD/2 볼트의 전압에 의하여 조정된다.
한편, 본 발명의 제 3 목적을 달성하기 위한 전압 제어 발진기는, 제 1 발진 노드 및 제 2 발진 노드를 구비하는 액티브 회로와; 상기 제 1 발진 노드와 제 2 발진 노드 사이에 구비되는 적어도 하나의 인덕터; 및 상기 제 1 발진 노드와 제 2 발진 노드의 사이에 설치되며, 외부로부터 인가되는 튜닝 전압에 따라 커패시턴스값을 변화시키는 제 1 버랙터와, 상기 튜닝 전압에 따라 커패시턴스값을 변화시키는 제 2 버랙터 및 상기 제 1 버랙터와 제 2 버랙터의 연결 노드를 일정한 바이어스 전압으로 유지시키는 센터 바이어스부를 구비하는 미세 조정 회로로 구성된다.
이때, 상기 미세 조정 회로는, 상기 제 1 발진 노드와 상기 제 1 버랙터의 사이에 설치되어 상기 제 1 버랙터로 유입되는 잡음을 제거하는 제 1 블록킹 커패시터 및 상기 제 2 발진 노드와 상기 제 2 버랙터의 사이에 설치되어 상기 제 2 버랙터로 유입되는 잡음을 제거하는 제 2 블록킹 커패시터를 더 포함할 수 있다.
또한, 본 발명의 제 3 목적을 달성하기 위한 전압 제어 발진기는, 제 1 발진 노드 및 제 2 발진 노드를 구비하는 액티브 회로와; 상기 제 1 발진 노드와 제 2 발진 노드 사이에 구비되는 적어도 하나의 인덕터; 및 상기 제 1 발진 노드와 제 2 발진 노드의 사이에 설치되며, 외부로부터 인가되는 비트값 따라 커패시턴스값을 변화시키는 제 1 버랙터와, 상기 비트값에 따라 커패시턴스값을 변화시키는 제 2 버랙터 및 상기 제 1 버랙터와 제 2 버랙터의 연결 노드를 일정한 바이어스 전압으로 유지시키는 센터 바이어스부를 구비하는 다수의 디지털 조정 회로로 구성할 수도 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
<실시예 1>
도 4는 본 발명의 바람직한 제 1 실시예에 따른 전압 제어 발진기의 미세 조정 장치(Fine Tune Branch)의 구성을 나타내는 회로도이다.
먼저, 버랙터를 설명함에 있어서, 버랙터의 게이트 단자는 제 1 단자로 칭하고 버랙터의 소스/드레인 단자는 제 2 단자로 정의한다. 이는 블록킹 커패시터의 설명에서도 동일하게 적용된다.
도 4를 참조하면, 본 발명의 바람직한 제 1 실시예에 따른 전압 제어 발진기의 미세 조정 장치(100)는 제 1 블록킹 커패시터(C21), 제 1 버랙터(Cv21), 제 2 블록킹 커패시터(C22), 제 2 버랙터(Cv22) 및 센터 바이어스(Center Bias)부(110)로 구성된다. 이때, 상기 제 1 버랙터(Cv21) 및 제 2 버랙터(Cv22)는 AMOS 버랙터로 구성하며, 제 1 블록킹 커패시터(C21) 및 제 2 블록킹 커패시터(C22)는 MIM(Metal Insulator Metal) 커패시터로 구성하는 것이 바람직하다.
제 1 버랙터(Cv21)는 제 1 블록킹 커패시터(C21)와 직렬 연결된다. 이때, 제 1 버랙터(Cv21)의 제 1 단자는 제 1 블록킹 커패시터(C21)의 제 2 단자와 연결되고, 제 1 버랙터(Cv21)의 제 2 단자는 제 2 버랙터(Cv22)의 제 2 단자와 연결된다.
상기 제 1 버랙터(Cv21)와 제 1 블록킹 커패시터(C21)의 연결 노드에는 제 1 버랙터(Cv21)를 가변시킬 수 있는 튜닝 전압(Vtune)을 인가하기 위한 제 1 튜닝 전압 인가 단자(8)가 연결된다. 제 1 튜닝 전압 인가 단자(8)에는 저항(Rv)이 설치될 수 있다. 따라서, 제 1 버랙터(Cv21)는 제 1 튜닝 전압 인가 단자(8)로부터 인가되는 튜닝 전압(Vtune)에 의하여 커패시턴스 값을 변화시킨다.
제 1 블록킹 커패시터(C21)는 제 2 단자가 제 1 버랙터(Cv21)의 제 1 단자와 연결되고 제 1 단자는 제 1 출력단(1)에 연결된다. 이때, 제 1 블록킹 커패시터(C21)는 제 1 출력단(1)으로부터 유입되는 DC 성분을 차단함으로써 제 1 버랙터(Cv21)로 잡음이 유입되는 것을 방지하는 기능을 수행한다.
제 2 버랙터(Cv22)는 제 2 블록킹 커패시터(C22)와 직렬 연결된다. 이때, 제 2 버랙터(Cv22)의 제 1 단자는 제 2 블록킹 커패시터(C22)의 제 2 단자와 연결되고, 제 2 버랙터(Cv22)의 제 2 단자는 제 1 버랙터(Cv21)의 제 2 단자와 연결된다.
상기 제 2 버랙터(Cv22)와 제 2 블록킹 커패시터(C22))의 연결 노드에는 제 2 버랙(Cv22)터를 가변시킬 수 있는 튜닝 전압(Vtune)을 인가하기 위한 제 2 튜닝 전압 인가 단자(9)가 연결된다. 제 2 튜닝 전압 인가 단자(9)에는 저항(Rv)이 설치될 수 있다. 따라서, 제 2 버랙터(Cv22)는 제 2 튜닝 전압 인가 단자(9)로부터 인 가되는 튜닝 전압(Vtune)에 의하여 커패시턴스 값을 변화시킨다.
제 2 블록킹 커패시터(C22)는 제 2 단자가 제 2 버랙터(Cv22)의 제 1 단자와 연결되고 제 1 단자는 제 2 출력단(2)에 연결된다. 이때, 제 2 블록킹 커패시터(C22)는 제 2 출력단(2)으로부터 유입되는 DC 성분을 차단함으로써 제 2 버랙터(Cv22)로 잡음이 유입되는 것을 방지하는 기능을 수행한다.
이와 같이, 제 1 블록킹 커패시터(C21)와 제 1 버랙터(Cv21) 및 제 2 블록킹 커패시터(C22)와 제 2 버랙터(Cv22)는 상호 대칭적인 구조를 갖는다.
한편, 제 1 버랙터(Cv21)와 제 2 버랙터(Cv22) 사이에는 바이어스 노드(A)가 형성되는데, 상기 바이어스 노드(A)의 전압은 센터 바이어스부(110)에 의하여 일정하게 유지된다.
센터 바이어스부(110)는 드레인단으로 VDD를 인가받고, 소스단이 바이어스 노드(A)와 연결되며, 게이트단을 통하여 전압 제어 발진 인에이블신호(EN)를 인가받는 모스트랜지스터(Ma) 및 바이어스 노드(A)와 연결되어 바이어스 노드(A)의 전압을 결정하는 바이어스 전압 결정부(120)로 구성된다. 모스트랜지스터(Ma)의 드레인단에는 저항(R1)이 추가될 수 있다.
상기 바이어스 전압 결정부(120)는 상호 직렬로 연결된 다이오드(Da)와 저항(Ra) 및 그 다이오드(Da)와 저항(Ra)에 병렬 연결되어 AC 성분을 바이패스시키는 바이패스 커패시터(C23)로 이루어진다.
이하, 도 4에 도시된 미세 조정 장치(100)의 동작을 도 4를 참조하여 설명한다.
먼저, 미세 조정을 위해서 전압 제어 발진 인에이블 신호(EN)가 온(On)되면 센터 바이어스부(110)의 모스트랜지스터(Ma)가 턴온(Turn On)되어 전류 I가 모스트랜지스터(Ma)의 드레인단 및 소스단을 통하여 바이어스 전압 결정부(120)로 흐르게 된다.
바이어스 전압 결정부(120)는 다이오드(Da)와 저항(Ra)으로 구성되어 있으므로, 바이어스 노드(A)의 전압은 다이오드(Da)의 문턱전압(VDath)과 전류 I 및 저항(Ra)에 의하여 수학식 1과 같이 결정된다.
VA = VDath + I ×Ra
바람직하기로는, 다이오드(Da)의 VDath 값과 저항(Ra)의 값은 바이어스 노드(A)의 전압 VA가 +VDD/2이 되도록, 예를 들면 VDD가 2.8V일 경우 +1.4V로 정해지는 것이 바람직하다.
한편, 제 1 버랙터(Cv21)와 제 1 블록킹 커패시터(C21)의 사이에 형성되어 있는 제 1 튜닝 전압 인가 단자(8) 및 제 2 버랙터(Cv22)와 제 2 블록킹 커패시터(C22|의 사이에 형성되어 있는 제 2 튜닝 전압 인가 단자(9)를 통해서 튜닝 전압(Vtune)이 인가되면, 그 튜닝 전압(Vtune)에 의하여 커패시터는 가변된다.
이때, 튜닝 전압(Vtune)은 접지전압인 0V와 VDD 전압, 예들 들어 2.8V의 범위로 조정되도록 한다.
따라서, 튜닝 전압(Vtune)은 0V에서 2.8V의 범위로 인가되고, 바이어스 노드(A)의 전압(VA)은, 앞서 언급했듯이, +1.4V로 유지되므로, 두 전합차에 의하여 실 질적으로 제 1 버랙터(Cv21) 및 제 2 버랙터(Cv22)는 -VDD/2인 -1.4V(0V-1.4V)에서 +VDD/2인 +1.4V(2.8V-1.4V)까지의 전압에 의해서 그 커패시턴스가 가변되게 된다. 그러므로, 도 2에 도시된 AMOS 버랙터의 튜닝 특성 그래프에 따라 AMOS 버랙터가 가지는 커패시턴스의 가변 범위를 거의 모두 커버할 수 있다.
동시에, 제 1 출력단(1) 및 제 2 출력단(2)으로부터 제 1 버랙터(Cv21) 및 제 2 버랙터(Cv22)로 각각 유입되는 DC 잡음은 제 1 블록킹 커패시터(C21) 및 제 2 클록킹 커패시터(C22)에 의해서 각각 차단되게 된다. 따라서, 버랙터(Cv21, Cv22)의 성능을 최대한 발휘시키는 동시에 안정적인 미세 조정 동작을 수행할 수 있다.
한편, 상기 바이어스 전압 결정부(120)는 앞서와 같이 다이오드(Da)와 저항(Ra)으로만 구성될 수 있는 것이 아니고, 다이오드 또는 저항만으로도 구성할 수도 있다.
도 5는 바이어스 전압 결정부를 다이오드만으로 구성한 형태를 도시하는 회로도이다.
도 5를 살펴보면, 센터 바이어스부(210)의 바이어스 전압 결정부(220)는 제 1 다이오드(D1) 및 제 2 다이오드(D2)로 구성되어 있다. 이 경우 바이어스 노드(A)의 전압은 제 1 다이오드(D1)의 문턱전압(VDth1) 및 제 2 다이오드(D2)의 문턱 전압(VDth2)의 합으로 결정되는데, 이는 수학식 2와 같다.
VA = VDth1 + VDth2
도 6은 바이어스 전압 결정부를 저항만으로 구성한 형태를 도시하는 회로도 이다.
도 6을 살펴보면, 센터 바이어스부(310)의 바이어스 전압 결정부(320)는 단일 저항(R)만으로 구성되어 있음을 알 수 있다. 이 겨우 바이어스 노드(A)의 전압(VA)은 전류값 I와 저항(R)의 값에 의하여 결정되는데, 이는 수학식 3과 같다.
VA = I ×R
이상 상술한 제 1 실시예의 설명을 통해서, AMOS 버랙터(Cv21, Cv22)의 커패시턴스 가변 범위를 풀 레인지로 사용하는 동시에, 출력단(1, 2)으로부터의 DC 유입으로 인한 불필요한 잡음을 제거할 수 있는 미세 조정 장치(100, 200, 300)를 설명하였다.
이 같은 개념은, 디지털 비트 값을 입력받아 주파수의 발진을 조정할 수 있는 디지털 조정 장치(Coarse Tune Branch)에 적용될 수 있다. 이를 이하의 제 2 실시예를 통하여 설명하기로 한다.
<실시예 2>
도 7은 전압 제어 발진기의 디지털 조정부의 구성을 개략적으로 나타내는 구성도이다.
도 7을 참조하면, 디지털 조정부(400)는 N비트의 디지털 데이터를 입력받기 위하여 각 비트에 대응되도록 N+1 개의 디지털 조정 장치(500)를 구비한다.
각 디지털 조정 장치(500)는 제 1 출력단(3) 및 제 2 출력단(4)에 양단이 각각 공통(Common)으로 연결된다. 또한, 내부에 구비되는 버랙터들은 입력되는 디지 털 데이터의 자릿수에 대응하여 그 용량이 이진화되어 있다. 예를 들어, 0자리의 데이터를 입력받는 버랙터가
Figure 112005023627009-PAT00001
이면, N자리의 데이터를 입력받는 버랙터는
Figure 112005023627009-PAT00002
의 값을 갖는 것이다.
도 8은 도 7에 도시된 본 발명의 바람직한 제 2 실시예에 따른 디지털 조정 장치(500)의 구성을 나타내는 회로도이다.
도 8을 참조하면, 본 발명의 바람직한 제 2 실시예에 따른 전압 제어 발진기의 디지털 조정 장치(500)는 제 1 블록킹 커패시터(C31), 제 1 버랙터(Cv31), 제 2 블록킹 커패시터(C32), 제 2 버랙터(Cv32) 및 센터 바이어스부(510)로 구성된다. 이때, 상기 제 1 버랙터(Cv31) 및 제 2 버랙터(Cv32)는 AMOS 버랙터로 구성하며, 제 1 블록킹 커패시터(C31) 및 제 2 블록킹 커패시터(C32)는 MIM 커패시터로 구성하는 것이 바람직하다.
제 1 버랙터(Cv31)는 제 1 블록킹 커패시터(C31)와 직렬 연결된다. 이때, 제 1 버랙터(Cv31)의 제 1 단자는 제 1 블록킹 커패시터(C31)의 제 2 단자와 연결되고, 제 1 버랙터(Cv31)의 제 2 단자는 제 2 버랙터(Cv32)의 제 2 단자와 연결된다.
상기 제 1 버랙터(Cv31)와 제 1 블록킹 커패시터(C31)의 연결 노드에는 제 1 버랙터(Cv31)를 가변시킬 수 있는 입력비트값(Bn)을 입력하기 위한 데이터 입력 단자(530)가 연결된다. 따라서, 제 1 버랙터(Cv31)는 데이터 입력 단자(530)로부터 입력되는 비트값(Bn)에 의하여 커패시턴스 값을 변화시킨다.
제 1 블록킹 커패시터(C31)는 제 2 단자가 제 1 버랙터(Cv31)의 제 1 단자와 연결되고 제 1 단자는 제 1 출력단에 연결된다. 이때, 제 1 블록킹 커패시터(C31) 는 제 1 출력단으로부터 유입되는 DC 성분을 차단함으로써 제 1 버랙터(Cv31)로 잡음이 유입되는 것을 방지하는 기능을 수행한다.
제 2 버랙터(Cv32)는 제 2 블록킹 커패시터(C32)와 직렬 연결된다. 이때, 제 2 버랙터(Cv32)의 제 1 단자는 제 2 블록킹 커패시터(C32)의 제 2 단자와 연결되고, 제 2 버랙터(Cv32)의 제 2 단자는 제 1 버랙터(Cv31)의 제 2 단자와 연결된다.
제 2 버랙터(Cv32)와 제 2 블록킹 커패시터(C32)의 연결 노드에는 제 2 버랙터(Cv32)를 가변시킬 수 있는 입력비트값(Bn)을 입력하기 위한 데이터 입력 단자(530)가 연결된다. 따라서, 제 2 버랙터(Cv32)는 데이터 입력 단자(530)로부터 입력되는 비트값(Bn)에 의하여 커패시턴스 값을 변화시킨다.
상기 데이터 입력 단자(530)에는 입력되는 비트값(Bn)을 반전시키기 위한 인버터(531)가 설치된다. 따라서, 입력되는 비트값(Bn)은 반전되어 상기 제 1 버랙터(Cv31) 및 제 2 버랙터(Cv32)로 각각 인가된다.
제 2 블록킹 커패시터(C32)는 제 2 단자가 제 2 버랙터(Cv32)의 제 1 단자와 연결되고 제 1 단자는 제 2 출력단(4)에 연결된다. 이때, 제 2 블록킹 커패시터(C32)는 제 2 출력단(4)으로부터 유입되는 DC 성분을 차단함으로써 제 2 버랙터(Cv32)로 잡음이 유입되는 것을 방지하는 기능을 수행한다.
이와 같이, 제 1 블록킹 커패시터(C31)와 제 1 버랙터(Cv31) 및 제 2 블록킹 커패시터(C32)와 제 2 버랙터(Cv32)는 앞서 설명한 제 1 실시예에서와 동일하게 상호 대칭적인 구조를 갖는다.
한편, 제 1 버랙터(C31)와 제 2 버랙터(C32) 사이에는 바이어스 노드(A)가 형성되는데, 상기 바이어스 노드(B)는 센터 바이어스부(510)에 의하여 일정하게 유지된다.
센터 바이어스부(510)는 바이어스 노드(B)와 연결되어 바이어스 노드(A)의 전압을 결정하는 바이어스 전압 형성부(520)와, VDD 전압을 바이어스 전압 형성부(520)에 공급 또는 차단시키는 제어 스위치(511)로 구성된다. 상기 제어 스위치(511)는 전압 제어 발진 인에이블신호에 의해서 온(On)/오프(Off)될 수 있다.
상기 바이어스 전압 형성부(520)는 상호 직렬로 연결된 다이오드(Da)와 저항(Ra) 및 그 다이오드(Da)와 저항(Ra)에 병렬 연결되어 AC 성분을 바이패스시키는 바이패스 커패시터(C33)로 이루어진다.
이하, 도 8에 도시된 디지털 조정 장치(500)의 동작을 도 8을 참조하여 설명한다.
먼저, 센터 바이어스부(510)의 스위치가 온되면 VDD 전압이 인가되고 전류 I가 바이어스 전압 형성부(520)로 흐르게 된다. 바이어스 전압 형성부(520)는 다이오드(Da)와 저항(Ra)으로 구성되어 있으므로, 바이어스 노드(A)의 전압(VA)은 앞서 언급한 수학식 1과 같이 다이오드(Da)의 문턱전압(VDath)과 전류 I 및 저항(Ra)에 의하여 결정된다.
바람직하기로는, 다이오드(Da)의 VDath 값과 저항(Ra)의 값은 바이어스 노드(A)의 전압(VA)이 +VDD/2가 되도록, 예를 들면 VDD가 2.8V일 경우 +1.4V로 정해지는 것이 바람직하다.
한편, 입력 비트값(Bn)으로 하이 레벨의 전압이 입력될 경우, 제 1 버랙터 (Cv31)와 제 1 블록킹 커패시터(C31)의 사이 및 제 2 버랙터(Cv32)와 제 2 블록킹 커패시터(C32)의 사이에 형성되어 있는 데이터 입력 단자(530)는 VDD 신호를 반전시켜 로우 레벨 신호를 제 1 버랙터(Cv31) 및 제 2 버랙터(Cv32)에 각각 인가한다.
이때, 로우 레벨 신호는 접지전압인 0V이며, 하이 레벨 신호는 VDD 전압, 예들 들어 2.8V로 하는 것이 바람직하다.
따라서, 로우 레벨 신호인 0V가 제 1 버랙터(Cv31) 및 제 2 버랙터(Cv32)로 인가되면, 바이어스 노드(A)의 전압(VA)은, 앞서 언급했듯이, +1.4V로 유지되고 있으므로, 제 1 버랙터(Cv31) 및 제 2 버랙터(Cv32)는 -VDD/2인 -1.4V(0V-1.4V)의 전압에 의하여 커패시턴스를 형성하게 된다.
반면에, 입력 비트값(Bn)으로 로우 레벨의 전압이 입력될 경우, 데이터 입력 단자(530)는 VDD 신호를 반전시켜 하이 레벨 신호를 제 1 버랙터(Cv31) 및 제 2 버랙터(Cv32)에 각각 인가한다.
따라서, 하이 레벨 신호인 2.8V가 제 1 버랙터(Cv31) 및 제 2 버랙터(Cv32)로 인가되며 이때 바이어스 노드(A)의 전압(VA)은 +1.4V로 유지되고 있으므로, 제 1 버랙터(Cv31) 및 제 2 버랙터(Cv32)는 +VDD/2인 +1.4V(2.8V-1.4V)의 전압에 의하여 커패시턴스를 형성하게 된다.
또한, 제 1 출력단(3) 및 제 2 출력단(4)으로부터 제 1 버랙터(Cv31) 및 제 2 버랙터(Cv32)로 각각 유입되는 DC 잡음은 제 1 블록킹 커패시터(C31) 및 제 2 클록킹 커패시터(C32)에 의해서 각각 차단되게 된다.
한편, 상기 바이어스 전압 형성부(520)는 다이오드(Da)와 저항(Ra)으로만 구 성될 수 있는 것이 아니고, 다이오드 또는 저항만으로도 구성할 수도 있다.
도 9는 바이어스 전압 형성부의 구성을 다이오드만으로 구성한 형태를 도시하는 회로도이다.
도 9를 살펴보면, 센터 바이어스부(610)의 바이어스 전압 형성부(620)는 제 1 다이오드(D1) 및 제 2 다이오드(D2)로 구성되어 있다. 이 경우 바이어스 노드(A)의 전압(VA)은 앞서 언급한 수학식 2와 같이 제 1 다이오드(D1)의 문턱전압(VDth1) 및 제 2 다이오드(D2)의 문턱 전압(VDth2)의 합에 의하여 형성된다.
도 10은 도 8에 도시된 바이어스 전압 결정부의 구성을 저항만으로 대체시킨 형태를 도시하는 회로도이다.
도 10을 살펴보면, 센터 바이어스부(710)의 바이어스 전압 형성부(720)는 단일 저항(R)만으로 구성되어 있음을 알 수 있다. 이 겨우 바이어스 노드(A)의 전압(VA)은 전류값 I와 저항(R)의 값에 의하여 결정되는데, 이는 수학식 3과 같다.
한편, 제 1 실시예에서 설명한 미세 조정 회로(100, 200, 300) 및 제 2 실시예에서 설명한 디지털 조정 회로(500, 600, 700)는 전압 제어 발진기에 용이하게 적용할 수 있다.
도 11은 앞서 설명한 도 4의 미세 조정 장치(100) 및 도 8의 디지털 조정 장치(500)로 이루어진 도 7의 디지털 조정부(400)가 구비된 전압 제어 발진기의 구성을 도시하는 회로도이다.
도 11을 참조하면, 전압 제어 발진기(1000)에는 미세 조정 장치(100)의 제 1 출력단(1)과 제 2 출력단(2) 및 디지털 조정부(400)의 제 1 출력단(3)과 제 2 출력 단(4)이 액티브 회로(900)의 제 1 발진 노드(910) 및 제 2 발진 노드(920)와 동일한 노드를 형성함을 알 수 있다. 이때, 제 1 발진 노드(910) 및 제 2 발진 노드(920) 사이에는 주파수의 발진을 수행하기 위한 인덕터(L3)가 설치되어, LC 공진을 통한 발진 동작이 가능함을 알 수 있다.
상기 액티브 회로(900)는 상호 래치 결합되는 한 쌍의 트랜지스터(M3, M4)(M1,M2)를 통해서 발진을 위한 네거티브 트랜스 컨덕터(Negative Trans Conductor)를 발생(Generation)시키는 기능을 수행한다. 한편, 전압 제어 발진기(100)는 모스트랜지스터(M6, M5)와, 인덕터(L2) 및 커패시터(C2) 등으로 구성된 바이어스 회로(930) 및 저항(R1)과 커패시터(C1)를 이용한 외부 로우패스 필터(940)도 구비한다.
이상 본 발명에 대하여 그 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시켜 실시할 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.
이상 설명한 바와 같이, 본 발명에 따른 미세 조정 장치와 디지털 조정 장치 및 이를 구비하는 전압 제어 발진기에 따르면, 두 버랙터 사이에 존재하는 바이어스 노드를 특정한 전압, 예를 들어 +VDD/2로 유지함으로써, 버랙터가 갖는 커패시턴스 가변 범위를 최대한 활용할 수 있게 된다. 또한, 출력단과 버랙터 사이에 구 비되는 블록킹 커패시터를 통하여 불필요한 DC 성분을 차단함으로써, 안정적인 성능을 구현할 수 있는 장점이 있다.

Claims (48)

  1. 외부로부터 인가되는 튜닝 전압에 의하여 커패시턴스값을 변화시키는 제 1 버랙터;
    상기 제 1 버랙터와 연결되며, 상기 튜닝 전압에 의하여 커패시턴스값을 변화시키는 제 2 버랙터; 및
    상기 제 1 버랙터와 제 2 버랙터의 연결 노드를 일정한 바이어스 전압으로 유지시키는 센터 바이어스부를 포함하는 것을 특징으로 하는 전압 제어 발진기의 미세 조정 장치.
  2. 제 1 항에 있어서, 상기 제 1 버랙터 및 제 2 버랙터는 AMOS(Accumulation MOS Varactor) 버랙터인 것을 특징으로 하는 전압 제어 발진기의 미세 조정 장치.
  3. 제 1 항에 있어서, 제 1 출력단과 상기 제 1 버랙터의 사이에 설치되어 상기 제 1 버랙터로 유입되는 잡음을 제거하는 제 1 블록킹 커패시터; 및
    제 2 출력단과 상기 제 2 버랙터의 사이에 설치되어 상기 제 2 버랙터로 유입되는 잡음을 제거하는 제 2 블록킹 커패시터를 더 포함하는 것을 특징으로 하는 전압 제어 발진기의 미세 조정 장치.
  4. 제 3 항에 있어서, 상기 제 1 블록킹 커패시터 및 제 2 블록킹 커패시터는 MIM(Metal Insulator Metal) 커패시터인 것을 특징으로 하는 전압 제어 발진기의 미세 조정 장치.
  5. 제 3 항에 있어서, 상기 제 1 버랙터의 제 1 단자는 상기 제 1 블록킹 커패시터의 제 2 단자와 연결되고, 상기 제 1 버랙터의 제 2 단자는 상기 제 2 버랙터의 제 2 단자와 연결되는 것을 특징으로 하는 전압 제어 발진기의 미세 조정 장치.
  6. 제 3 항에 있어서, 상기 제 1 버랙터와 상기 제 1 블록킹 커패시터의 연결 노드에는 상기 튜닝 전압을 인가하기 위한 제 1 튜닝 전압 인가 단자가 연결되는 것을 특징으로 하는 전압 제어 발진기의 미세 조정 장치.
  7. 제 3 항에 있어서, 상기 제 2 버랙터의 제 1 단자는 제 2 블록킹 커패시터의 제 2 단자와 연결되고, 제 2 버랙터의 제 2 단자는 제 1 버랙터의 제 2 단자와 연결되는 것을 특징으로 하는 전압 제어 발진기의 미세 조정 장치.
  8. 제 3 항에 있어서, 상기 제 2 버랙터와 상기 제 2 블록킹 커패시터의 연결 노드에는 상기 튜닝 전압을 인가하기 위한 제 2 튜닝 전압 인가 단자가 연결되는 것을 특징으로 하는 전압 제어 발진기의 미세 조정 장치.
  9. 제 1 항에 있어서, 상기 센터 바이어스부는,
    상기 바이어스 노드와 연결되어 상기 바이어스 노드의 전압을 결정하는 바이어스 전압 결정부; 및
    외부로부터 인가되는 전압 제어 발진 인에이블 신호에 응답하여, VDD를 인가받아 상기 바이어스 전압 결정부로 제공하는 스위치부를 포함하는 것을 특징으로 하는 전압 제어 발진기의 미세 조정 장치.
  10. 제 9 항에 있어서, 상기 스위치부는 드레인단으로 상기 VDD를 인가받고, 소스단이 상기 바이어스 노드와 연결되며, 게이트단을 통하여 상기 전압 제어 발진 인에이블신호(EN)를 인가받는 모스트랜지스터를 포함하는 것을 특징으로 하는 전압 제어 발진기의 미세 조정 장치.
  11. 제 9 항에 있어서, 상기 바이어스 전압 결정부는 상호 직렬로 연결된 다이오드 및 저항을 포함하는 것을 특징으로 하는 전압 제어 발진기의 미세 조정 장치.
  12. 제 11 항에 있어서, 상기 바이어스 노드의 전압은 상기 다이오드의 문턱전압값과 상기 저항의 양단 전압의 합에 의하여 결정되는 것을 특징으로 하는 전압 제어 발진기의 미세 조정 장치.
  13. 제 9 항에 있어서, 상기 바이어스 전압 결정부는 적어도 하나의 다이오드를 포함하는 것을 특징으로 하는 전압 제어 발진기의 미세 조정 장치.
  14. 제 13 항에 있어서, 상기 바이어스 노드의 전압은 상기 다이오드의 문턱전압의 합에 의하여 결정되는 것을 특징으로 하는 전압 제어 발진기의 미세 조정 장치.
  15. 제 9 항에 있어서, 상기 바이어스 전압 결정부는 저항을 포함하는 것을 특징으로 하는 전압 제어 발진기의 미세 조정 장치.
  16. 제 15 항에 있어서, 상기 바이어스 노드의 전압은 상기 저항의 양단 전압에 의하여 결정되는 것을 특징으로 전압 제어 발진기의 미세 조정 장치.
  17. 제 9 항에 있어서, 상기 바이어스 전압 결정부는 불필요한 교류 성분을 바이패스시키기 위한 바이패스 커패시터를 포함하는 것을 특징으로 하는 전압 제어 발진기의 미세 조정 장치.
  18. 제 1 항에 있어서, 상기 튜닝 전압은 접지전압 레벨에서 VDD전압 레벨까지 변화되는 것을 특징으로 하는 전압 제어 발진기의 미세 조정 장치.
  19. 제 1 항에 있어서, 상기 바이어스 노드의 전압은 +VDD/2 볼트로 유지되는 것을 특징으로 하는 전압 제어 발진기의 미세 조정 장치.
  20. 제 19 항에 있어서, 상기 VDD의 전압 레벨은 2.8볼트인 것을 특징으로 하는 전압 제어 발진기의 미세 조정 장치.
  21. 외부로부터 입력되는 비트값에 의하여 커패시턴스값을 변화시키는 제 1 버랙터;
    제 1 출력단과 상기 제 1 버랙터의 사이에 설치되어 상기 제 1 버랙터로 유입되는 잡음을 제거하는 제 1 블록킹 커패시터;
    상기 입력되는 비트값에 의하여 커패시턴스값을 변화시키는 제 2 버랙터;
    제 2 출력단과 상기 제 2 버랙터의 사이에 설치되어 상기 제 2 버랙터로 유입되는 잡음을 제거하는 제 2 블록킹 커패시터; 및
    상기 제 1 버랙터와 제 2 버랙터의 연결 노드를 일정한 바이어스 전압으로 유지시키는 센터 바이어스부를 포함하는 것을 특징으로 하는 전압 제어 발진기의 디지털 조정 장치.
  22. 제 21 항에 있어서, 상기 제 1 버랙터 및 제 2 버랙터는 AMOS(Accumulation MOS Varactor) 버랙터인 것을 특징으로 하는 전압 제어 발진기의 디지털 조정 장치.
  23. 제 21 항에 있어서, 상기 제 1 블록킹 커패시터 및 제 2 블록킹 커패시터는 MIM(Metal Insulator Metal) 커패시터인 것을 특징으로 하는 전압 제어 발진기의 디지털 조정 장치.
  24. 제 21 항에 있어서, 상기 제 1 버랙터의 제 1 단자는 상기 제 1 블록킹 커패시터의 제 2 단자와 연결되고, 상기 제 1 버랙터의 제 2 단자는 상기 제 2 버랙터의 제 2 단자와 연결되는 것을 특징으로 하는 전압 제어 발진기의 디지털 조정 장치.
  25. 제 21 항에 있어서, 상기 제 1 버랙터와 상기 제 1 블록킹 커패시터의 연결 노드에는 상기 비트값을 입력하기 위한 제 1 데이터 입력 단자가 연결되는 것을 특징으로 하는 전압 제어 발진기의 디지털 조정 장치.
  26. 제 25 항에 있어서, 상기 제 1 데이터 입력 단자에는 상기 입력되는 비트값을 반전시키기 위한 인버터가 설치되는 것을 특징으로 하는 전압 제어 발진기의 디지털 조정 장치.
  27. 제 21 항에 있어서, 상기 제 2 버랙터의 제 1 단자는 제 2 블록킹 커패시터의 제 2 단자와 연결되고, 제 2 버랙터의 제 2 단자는 제 1 버랙터의 제 2 단자와 연결되는 것을 특징으로 하는 전압 제어 발진기의 디지털 조정 장치.
  28. 제 21 항에 있어서, 상기 제 2 버랙터와 상기 제 2 블록킹 커패시터의 연결 노드에는 상기 비트값을 입력하기 위한 제 2 데이터 입력 단자가 연결되는 것을 특징으로 하는 전압 제어 발진기의 디지털 조정 장치.
  29. 제 28 항에 있어서, 상기 제 2 데이터 입력 단자에는 상기 입력되는 비트값을 반전시키기 위한 인버터가 설치되는 것을 특징으로 하는 전압 제어 발진기의 디지털 조정 장치.
  30. 제 21 항에 있어서, 상기 센터 바이어스부는,
    상기 바이어스 노드와 연결되어 상기 바이어스 노드의 전압을 결정하는 바이어스 전압 형성부; 및
    외부로부터 인가되는 전압 제어 발진 인에이블 신호에 응답하여, VDD를 인가받아 상기 바이어스 전압 형성부로 제공하는 스위치부를 포함하는 것을 특징으로 하는 전압 제어 발진기의 디지털 조정 장치.
  31. 제 30 항에 있어서, 상기 바이어스 전압 형성부는 상호 직렬로 연결된 다이오드 및 저항을 포함하는 것을 특징으로 하는 전압 제어 발진기의 디지털 조정 장치.
  32. 제 31 항에 있어서, 상기 바이어스 노드의 전압은 상기 다이오드의 문턱전압값과 상기 저항의 양단 전압의 합에 의하여 결정되는 것을 특징으로 하는 전압 제 어 발진기의 디지털 조정 장치.
  33. 제 30 항에 있어서, 상기 바이어스 전압 형성부는 적어도 하나의 다이오드를 포함하는 것을 특징으로 하는 전압 제어 발진기의 디지털 조정 장치.
  34. 제 33 항에 있어서, 상기 바이어스 노드의 전압은 상기 다이오드의 문턱전압의 합에 의하여 결정되는 것을 특징으로 하는 전압 제어 발진기의 디지털 조정 장치.
  35. 제 30 항에 있어서, 상기 바이어스 전압 형성부는 저항을 포함하는 것을 특징으로 하는 전압 제어 발진기의 디지털 조정 장치.
  36. 제 35 항에 있어서, 상기 바이어스 노드의 전압은 상기 저항의 양단 전압에 의하여 결정되는 것을 특징으로 전압 제어 발진기의 디지털 조정 장치.
  37. 제 30 항에 있어서, 상기 바이어스 전압 형성부는 불필요한 교류 성분을 바이패스시키기 위한 바이패스 커패시터를 포함하는 것을 특징으로 하는 전압 제어 발진기의 디지털 조정 장치.
  38. 제 21 항에 있어서, 상기 비트값은 로우 레벨이 접지전압 레벨이며, 하이 레 벨이 VDD전압 레벨인 것을 특징으로 하는 전압 제어 발진기의 디지털 조정 장치.
  39. 제 21 항에 있어서, 상기 바이어스 노드의 전압은 +VDD/2 볼트로 유지되는 것을 특징으로 하는 전압 제어 발진기의 디지털 조정 장치.
  40. 제 39 항에 있어서, 상기 VDD의 전압 레벨은 2.8볼트인 것을 특징으로 하는 전압 제어 발진기의 디지털 조정 장치.
  41. 제 1 발진 노드 및 제 2 발진 노드를 구비하는 액티브 회로;
    상기 제 1 발진 노드와 제 2 발진 노드 사이에 구비되는 적어도 하나의 인덕터; 및
    상기 제 1 발진 노드와 제 2 발진 노드의 사이에 설치되며, 외부로부터 인가되는 튜닝 전압에 따라 커패시턴스값을 변화시키는 제 1 버랙터와, 상기 튜닝 전압에 따라 커패시턴스값을 변화시키는 제 2 버랙터 및 상기 제 1 버랙터와 제 2 버랙터의 연결 노드를 일정한 바이어스 전압으로 유지시키는 센터 바이어스부를 구비하는 미세 조정 회로를 포함하는 것을 특징으로 하는 전압 제어 발진기.
  42. 제 41 항에 있어서, 상기 미세 조정 회로는,
    상기 제 1 발진 노드와 상기 제 1 버랙터의 사이에 설치되어 상기 제 1 버랙터로 유입되는 잡음을 제거하는 제 1 블록킹 커패시터; 및
    상기 제 2 발진 노드와 상기 제 2 버랙터의 사이에 설치되어 상기 제 2 버랙터로 유입되는 잡음을 제거하는 제 2 블록킹 커패시터를 더 포함하는 것을 특징으로 하는 전압 제어 발진기.
  43. 제 41 항에 있어서, 상기 튜닝 전압은 접지전압 레벨에서 VDD전압 레벨까지 변화되는 것을 특징으로 하는 전압 제어 발진기.
  44. 제 41 항에 있어서, 상기 바이어스 노드의 전압은 +VDD/2 볼트로 유지되는 것을 특징으로 하는 전압 제어 발진기.
  45. 제 1 발진 노드 및 제 2 발진 노드를 구비하는 액티브 회로;
    상기 제 1 발진 노드와 제 2 발진 노드 사이에 구비되는 적어도 하나의 인덕터; 및
    상기 제 1 발진 노드와 제 2 발진 노드의 사이에 설치되며, 외부로부터 인가되는 비트값 따라 커패시턴스값을 변화시키는 제 1 버랙터와, 상기 비트값에 따라 커패시턴스값을 변화시키는 제 2 버랙터 및 상기 제 1 버랙터와 제 2 버랙터의 연결 노드를 일정한 바이어스 전압으로 유지시키는 센터 바이어스부를 구비하는 다수의 디지털 조정 회로를 포함하는 것을 특징으로 하는 전압 제어 발진기.
  46. 제 45 항에 있어서, 상기 디지털 조정 회로는,
    상기 제 1 발진 노드와 상기 제 1 버랙터의 사이에 설치되어 상기 제 1 버랙터로 유입되는 잡음을 제거하는 제 1 블록킹 커패시터; 및
    상기 제 2 발진 노드와 상기 제 2 버랙터의 사이에 설치되어 상기 제 2 버랙터로 유입되는 잡음을 제거하는 제 2 블록킹 커패시터를 더 포함하는 것을 특징으로 하는 전압 제어 발진기.
  47. 제 45 항에 있어서, 상기 튜닝 전압은 접지전압 레벨에서 VDD전압 레벨까지 변화되는 것을 특징으로 하는 전압 제어 발진기.
  48. 제 45 항에 있어서, 상기 바이어스 노드의 전압은 +VDD/2 볼트로 유지되는 것을 특징으로 하는 전압 제어 발진기.
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