KR20060104834A - Row decoder of flash memory device for reducing program time of the flash memory device - Google Patents

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KR20060104834A
KR20060104834A KR1020050027297A KR20050027297A KR20060104834A KR 20060104834 A KR20060104834 A KR 20060104834A KR 1020050027297 A KR1020050027297 A KR 1020050027297A KR 20050027297 A KR20050027297 A KR 20050027297A KR 20060104834 A KR20060104834 A KR 20060104834A
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Abstract

본 발명은 프로그램 시간을 감소시키는 플래시 메모리 장치의 로우 디코더에 관한 것으로, 본 발명에 따른 로우 디코더는 워드 라인이 디스차지될 때, 블록 워드 라인의 전압을 일시적으로 증가시킴으로써, 워드 라인의 디스차지 시간을 줄일 수 있고, 플래시 메모리 장치의 프로그램 시간을 단축시킬 수 있다.The present invention relates to a row decoder of a flash memory device that reduces program time. The row decoder according to the present invention temporarily increases the voltage of a block word line when the word line is discharged, thereby providing a discharge time of the word line. In this case, the program time of the flash memory device can be shortened.

펌핑 전압 발생기, 제어 펄스 신호, 워드 라인 디스차지 신호 Pumping Voltage Generators, Control Pulse Signals, Word Line Discharge Signals

Description

프로그램 시간을 감소시키는 플래시 메모리 장치의 로우 디코더{Row decoder of flash memory device for reducing program time of the flash memory device}Low decoder of flash memory device for reducing program time of the flash memory device

도 1은 종래의 플래시 메모리 장치의 로우 디코더를 개략적으로 도시한 도면이다.1 is a view schematically showing a row decoder of a conventional flash memory device.

도 2는 도 1에 도시된 로우 디코더의 동작과 관련된 신호들의 타이밍도이다.FIG. 2 is a timing diagram of signals related to the operation of the row decoder illustrated in FIG. 1.

도 3은 본 발명의 일실시예에 따른 로우 디코더를 도시한 도면이다.3 illustrates a row decoder according to an embodiment of the present invention.

도 4는 도 3에 도시된 로우 디코더의 동작과 관련된 신호들의 타이밍도이다.4 is a timing diagram of signals related to the operation of the row decoder illustrated in FIG. 3.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

100 : 로우 디코더 101 : 제어 신호 발생기100: low decoder 101: control signal generator

102 : 펌핑 전압 발생기 103 : 워드 라인 전압 발생기102: pumping voltage generator 103: word line voltage generator

104 : 블록 스위치 회로 105 : 프리 디코더104: block switch circuit 105: predecoder

106 : 스위치 회로 110 : 제어 로직 회로106: switch circuit 110: control logic circuit

120 : 프리차지 회로 130 : 디스차지 회로120: precharge circuit 130: discharge circuit

본 발명은 플래시 메모리 장치에 관한 것으로서, 특히, 플래시 메모리 장치 의 로우 디코더에 관한 것이다.The present invention relates to a flash memory device, and more particularly, to a row decoder of a flash memory device.

일반적으로, 플래시 메모리 장치의 프로그램 동작은 페이지 단위로 실행된다. 따라서, 플래시 메모리 장치는, 로우 어드레스 신호에 따라 복수의 메모리 셀 블록들 하나에 포함된 복수의 페이지들 중 하나를 선택하는 로우 디코더를 포함한다. 로우 디코더는 선택된 페이지의 메모리 셀들의 게이트들이 연결된 워드 라인에 프로그램을 위한 워드 라인 바이어스 전압을 공급한다. 최근에는, 프로그램된 메모리 셀들의 문턱 전압들이 바람직한 전압 범위내에 분포되도록 하기 위해, ISPP(incremental step pulse programming) 방식을 이용한 프로그램 방법이 실시되고 있다. ISPP 방식은 워드 라인 바이어스 전압을 설정된 전압 값만큼 점차적으로 증가시키면서, 한 페이지의 메모리 셀들의 프로그램을 복수회에 걸쳐서 실행하는 것이다. 따라서, ISPP 방식이 적용된 플래시 메모리 장치의 로우 디코더는 프로그램 과정 동안 워드 라인 바이어스 전압을 점차적으로 증가시킨다. 도 1은 종래의 플래시 메모리 장치의 로우 디코더를 개략적으로 도시한 도면으로서, ISPP 방식이 적용된 로우 디코더를 나타낸다. 도 1을 참고하면, 로우 디코더(10)는 펌핑 전압 발생기(11), 워드 라인 전압 발생기(12), 블록 스위치 회로(13), 및 스위치들(SW1∼SW3)을 포함한다. 도 2를 참고하면, 첫 번째 프로그램 구간(D1)에서, 상기 펌핑 전압 발생기(11)가 펌핑 전압(VPPBLK)을 발생하고, 상기 워드 라인 전압 발생기(12)는 상기 펌핑 전압(VPPBLK)에 기초하여, 글로벌 워드 라인(GWL)을 상기 펌핑 전압(VPPBLK)으로 프리차지한다. 또, 상기 블록 스위치 회로(13)가 상기 펌핑 전압(VPPBLK)에 기초하여, 상기 펌핑 전압(VPPBLK)보다 높은 제어 전압(미도시)을 발생 하여 블록 워드 라인(BLKWL)에 출력한다. 그 결과, 상기 블록 워드 라인(BLKWL)에 연결된 상기 스위치들(SW1∼SW3)이 상기 제어 전압에 응답하여, 턴 온되고, 상기 글로벌 워드 라인(GWL)을 메모리 셀 블록(미도시)의 로컬 워드 라인(WL)에 연결한다. 그 결과, 상기 글로벌 워드 라인(GWL)의 상기 펌핑 전압(VPPBLK)이 상기 로컬 워드 라인(WL)에 전달되고, 상기 워드 라인(WL)에 연결된 메모리 셀들(미도시)이 프로그램된다. 이 후, 구간(D2) 동안, 워드 라인 디스차지 신호(WL_dis)에 응답하여, 상기 워드 라인 전압 발생기(12)가 상기 글로벌 워드 라인(GWL)을 그라운드 전압(VSS)(미도시)으로 디스차지한다. 그 결과, 상기 스위치(SW2)를 통하여, 상기 글로벌 워드 라인(GWL)에 연결된 상기 워드 라인(WL)이 상기 그라운드 전압(VSS)으로 디스차지된다. 이 후, 두 번째 프로그램 구간(D3)에서, 상기 펌핑 전압 발생기(11)가 레벨-업 신호(Level_up)에 응답하여, 승압된 펌핑 전압(VPPBLK)을 발생한다.Generally, program operations of a flash memory device are executed in units of pages. Accordingly, the flash memory device includes a row decoder that selects one of a plurality of pages included in one of the plurality of memory cell blocks according to a row address signal. The row decoder supplies a word line bias voltage for a program to a word line to which gates of memory cells of a selected page are connected. Recently, in order to allow threshold voltages of programmed memory cells to be distributed within a desired voltage range, a programming method using an incremental step pulse programming (ISPP) scheme has been implemented. The ISPP method executes a program of memory cells of one page a plurality of times while gradually increasing the word line bias voltage by a set voltage value. Therefore, the row decoder of the flash memory device to which the ISPP method is applied gradually increases the word line bias voltage during the programming process. 1 is a diagram schematically illustrating a row decoder of a conventional flash memory device, and illustrates a row decoder to which an ISPP scheme is applied. Referring to FIG. 1, the row decoder 10 includes a pumping voltage generator 11, a word line voltage generator 12, a block switch circuit 13, and switches SW1 to SW3. 2, in the first program period D1, the pumping voltage generator 11 generates a pumping voltage VPPBLK, and the word line voltage generator 12 is based on the pumping voltage VPPBLK. The global word line GWL is precharged with the pumping voltage VPPBLK. In addition, the block switch circuit 13 generates a control voltage higher than the pumping voltage VPPBLK based on the pumping voltage VPPBLK and outputs the control voltage to the block word line BLKWL. As a result, the switches SW1 to SW3 connected to the block word line BLKWL are turned on in response to the control voltage, and the global word line GWL is a local word of a memory cell block (not shown). Connect to line WL. As a result, the pumping voltage VPPBLK of the global word line GWL is transferred to the local word line WL, and memory cells (not shown) connected to the word line WL are programmed. Thereafter, during the period D2, in response to the word line discharge signal WL_dis, the word line voltage generator 12 discharges the global word line GWL to the ground voltage VSS (not shown). do. As a result, the word line WL connected to the global word line GWL is discharged to the ground voltage VSS through the switch SW2. Thereafter, in the second program section D3, the pumping voltage generator 11 generates a boosted pumping voltage VPPBLK in response to the level-up signal Level_up.

도 2에서 참조되는 것과 같이, 프로그램 구간들 사이에서 상기 워드 라인 전압 발생기(12)는 상기 워드 라인(WL)을 상기 그라운드 전압(VSS)으로 디스차지한다. 상기 워드 라인(WL)이 상기 그라운드 전압(VSS)으로 충분히 디스차지되는 데 걸리는 시간은 플래시 메모리 장치의 전체 프로그램 시간을 증가시키는 요인 중 하나이다. 따라서, 상기 워드 라인(WL)의 디스차지 시간이 감소될 필요가 있다.As referenced in FIG. 2, the word line voltage generator 12 discharges the word line WL to the ground voltage VSS between program periods. The time taken for the word line WL to be sufficiently discharged to the ground voltage VSS is one of the factors that increases the overall program time of the flash memory device. Therefore, the discharge time of the word line WL needs to be reduced.

따라서, 본 발명이 이루고자 하는 기술적 과제는 워드 라인이 디스차지될 때, 블록 워드 라인의 전압을 일시적으로 증가시킴으로써, 워드 라인의 디스차지 시간을 감소시킬 수 있는 플래시 메모리 장치의 로우 디코더를 제공하는 데 있다. Accordingly, an object of the present invention is to provide a row decoder of a flash memory device capable of reducing the discharge time of a word line by temporarily increasing the voltage of the block word line when the word line is discharged. have.

상기한 기술적 과제를 달성하기 위한 본 발명에 따른 플래시 메모리 장치의 로우 디코더는, 워드 라인 디스차지 신호에 응답하여, 제어 펄스 신호를 발생하는 제어 신호 발생기; 펌핑 전압을 발생하고, 제어 펄스 신호에 응답하여 펌핑 전압을 설정된 전압 비율로 증가시키는 펌핑 전압 발생기; 워드 라인 프리차지 신호에 응답하여, 펌핑 전압에 기초한 제1 워드 라인 바이어스 전압을 발생하여 글로벌 워드 라인에 출력하고, 워드 라인 디스차지 신호에 응답하여, 제2 워드 라인 바이어스 전압을 발생하여 글로벌 워드 라인에 출력하는 워드 라인 전압 발생기; 프리 디코딩 신호들과 블록 프리차지 신호들에 응답하여, 펌핑 전압에 기초한 블록 선택 신호를 발생하는 블록 스위치 회로; 및 블록 선택 신호에 응답하여, 글로벌 워드 라인을 로컬 워드 라인에 연결하는 스위치 회로를 포함한다. 바람직하게, 워드 라인 전압 발생기가 제2 워드 라인 바이어스 전압을 발생하고, 펌핑 전압이 증가할 때, 블록 스위치 회로가 블록 선택 신호의 전압을 설정된 시간 동안 증가시킨다.In accordance with another aspect of the present invention, a row decoder of a flash memory device includes: a control signal generator configured to generate a control pulse signal in response to a word line discharge signal; A pumping voltage generator for generating a pumping voltage and increasing the pumping voltage at a set voltage ratio in response to the control pulse signal; In response to the word line precharge signal, a first word line bias voltage based on the pumping voltage is generated and output to the global word line, and in response to the word line discharge signal, a second word line bias voltage is generated to generate the global word line. A word line voltage generator for outputting to the; A block switch circuit for generating a block selection signal based on the pumping voltage in response to the pre-decoded signals and the block precharge signals; And a switch circuit connecting the global word line to the local word line in response to the block select signal. Preferably, the word line voltage generator generates a second word line bias voltage, and when the pumping voltage increases, the block switch circuit increases the voltage of the block select signal for a set time.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.

도 3은 본 발명의 일실시예에 따른 로우 디코더를 도시한 도면이다. 도 3을 참고하면, 로우 디코더(100)는 제어 신호 발생기(101), 펌핑 전압 발생기(102), 워 드 라인 전압 발생기(103), 블록 스위치 회로(104), 프리 디코더(105), 및 스위치 회로(106)를 포함한다. 상기 제어 신호 발생기(101)는 워드 라인 디스차지 신호(WL_dis)에 응답하여, 제어 펄스 신호(CPLS)를 발생한다. 상기 펌핑 전압 발생기(102)는 펌핑 전압(VPPBLK)을 발생하고, 상기 제어 펄스 신호(CPLS)에 응답하여, 상기 펌핑 전압(VPPBLK)을 설정된 전압 비율로 증가시킨다. 상기 워드 라인 전압 발생기(103)는 워드 라인 프리차지 신호(WL_pre)에 응답하여, 상기 펌핑 전압(VPPBLK)에 기초한 제1 워드 라인 바이어스 전압(Vb1)을 발생하여 글로벌 워드 라인(GWL)에 출력하고, 상기 워드 라인 디스차지 신호(WL_dis)에 응답하여, 제2 워드 라인 바이어스 전압(Vb2)을 발생하여 상기 글로벌 워드 라인(GWL)에 출력한다. 바람직하게, 상기 제1 워드 라인 바이어스 전압(Vb1)은 상기 펌핑 전압(VPPBLK)으로 설정될 수 있고, 상기 제2 워드 라인 바이어스 전압(Vb2)은 그라운드 전압(VSS)으로 설정될 수 있다.3 illustrates a row decoder according to an embodiment of the present invention. Referring to FIG. 3, the row decoder 100 includes a control signal generator 101, a pumping voltage generator 102, a word line voltage generator 103, a block switch circuit 104, a predecoder 105, and a switch. Circuit 106. The control signal generator 101 generates a control pulse signal CPLS in response to the word line discharge signal WL_dis. The pumping voltage generator 102 generates a pumping voltage VPPBLK and increases the pumping voltage VPPBLK at a set voltage ratio in response to the control pulse signal CPLS. The word line voltage generator 103 generates a first word line bias voltage Vb1 based on the pumping voltage VPPBLK in response to a word line precharge signal WL_pre, and outputs the first word line bias voltage Vb1 to a global word line GWL. In response to the word line discharge signal WL_dis, a second word line bias voltage Vb2 is generated and output to the global word line GWL. Preferably, the first word line bias voltage Vb1 may be set to the pumping voltage VPPBLK, and the second word line bias voltage Vb2 may be set to the ground voltage VSS.

상기 블록 스위치 회로(104)는 제어 로직 회로(110), 프리차지 회로(120), 및 디스차지 회로(130)를 포함한다. 상기 제어 로직 회로(110)는 PMOS 트랜지스터(P1), NAND 게이트들(111, 113), 퓨즈 회로(112), 및 NMOS 트랜지스터(N1)를 포함한다. 상기 PMOS 트랜지스터(P1)의 소스에는 전압(VCC)이 입력되고, 그 게이트에는 상기 그라운드 전압(VSS)이 입력된다. 또한, 상기 PMOS 트랜지스터(P1)의 드레인은 노드(D)에 연결된다. 따라서, 상기 PMOS 트랜지스터(P1)는 상기 그라운드 전압(VSS)에 응답하여, 턴 온 상태로 유지되고, 상기 노드(D)에 상기 전압(VCC)을 출력한다. 상기 NAND 게이트(111)는 프리 디코딩 신호들(XA, XB, XC, XD)에 응답하여 로직 신호(LOG)를 출력한다. 좀 더 상세하게는, 상기 프리 디코딩 신호들(XA, XB, XC, XD)이 모두 하이 레벨일 때 상기 NAND 게이트(111)가 상기 로직 신호(LOG)를 로우 레벨로 출력한다. 또, 상기 프리 디코딩 신호들(XA, XB, XC, XD) 중 최소한 하나가 로우 레벨일 때, 상기 NAND 게이트(111)가 상기 로직 신호(LOG)를 하이 레벨로 출력한다. 상기 퓨즈 회로(112)는 상기 NAND 게이트(111)의 출력단과 상기 노드(D) 사이에 연결된다. 상기 퓨즈 회로(112)가 절단될 때, 상기 NAND 게이트(111)의 출력단이 상기 노드(D)로부터 분리된다. 여기에서, 상기 퓨즈 회로(112)가 절단될 때, 상기 PMOS 트랜지스터(P1)가 상기 노드(D)에 하이 레벨의 상기 로직 신호(LOG)를 발생시킨다. 하지만, 상기 PMOS 트랜지스터(P1)의 동작 전류가 매우 작기 때문에, 상기 퓨즈 회로(112)가 절단되지 않고, 상기 프리 디코딩 신호들(XA, XB, XC, XD)이 모두 인에이블될 때, 상기 NAND 게이트(111)로부터 출력되는 로우 레벨의 상기 로직 신호(LOG)에 상기 PMOS 트랜지스터(P1)가 거의 영향을 미치지 않는다.The block switch circuit 104 includes a control logic circuit 110, a precharge circuit 120, and a discharge circuit 130. The control logic circuit 110 includes a PMOS transistor P1, NAND gates 111 and 113, a fuse circuit 112, and an NMOS transistor N1. A voltage VCC is input to a source of the PMOS transistor P1, and the ground voltage VSS is input to a gate of the PMOS transistor P1. In addition, the drain of the PMOS transistor P1 is connected to the node D. Accordingly, the PMOS transistor P1 is kept turned on in response to the ground voltage VSS and outputs the voltage VCC to the node D. FIG. The NAND gate 111 outputs a logic signal LOG in response to the pre-decoded signals XA, XB, XC, and XD. More specifically, the NAND gate 111 outputs the logic signal LOG at a low level when the pre-decoded signals XA, XB, XC, and XD are all at a high level. In addition, when at least one of the pre-decoded signals XA, XB, XC, and XD is at a low level, the NAND gate 111 outputs the logic signal LOG at a high level. The fuse circuit 112 is connected between the output terminal of the NAND gate 111 and the node D. When the fuse circuit 112 is cut off, the output terminal of the NAND gate 111 is separated from the node D. Here, when the fuse circuit 112 is cut off, the PMOS transistor P1 generates the logic signal LOG at a high level at the node D. However, since the operating current of the PMOS transistor P1 is very small, when the fuse circuit 112 is not cut and all of the pre-decoded signals XA, XB, XC, and XD are all enabled, the NAND The PMOS transistor P1 hardly affects the logic signal LOG at a low level output from the gate 111.

상기 NAND 게이트(113)는 상기 로직 신호(LOG)와 프로그램 제어 신호(PGM)에 응답하여 블록 선택 신호(BSEL)를 출력한다. 좀 더 상세하게는, 상기 로직 신호(LOG)와 상기 프로그램 제어 신호(PGM)가 모두 하이 레벨일 때 상기 NAND 게이트(113)가 상기 블록 선택 신호(BSEL)를 로우 레벨로 출력한다. 또, 상기 로직 신호(LOG)와 상기 프로그램 제어 신호(PGM) 중 하나가 로우 레벨일 때, 상기 NAND 게이트(113)가 상기 블록 선택 신호(BSEL)를 하이 레벨로 출력한다. The NAND gate 113 outputs a block select signal BSEL in response to the logic signal LOG and a program control signal PGM. More specifically, when the logic signal LOG and the program control signal PGM are both at high level, the NAND gate 113 outputs the block selection signal BSEL at a low level. In addition, when one of the logic signal LOG and the program control signal PGM is at a low level, the NAND gate 113 outputs the block selection signal BSEL at a high level.

또, 상기 NAND 게이트(113)의 출력단에는 상기 NMOS 트랜지스터(N1)의 드레 인이 연결되고, 상기 NMOS 트랜지스터(N1)의 소스는 블록 워드 라인(BLKWL)에 연결된다. 상기 NMOS 트랜지스터(N1)는 그 게이트에 입력되는 프리차지 제어 신호(PRE)에 응답하여 턴 온 또는 오프된다. 상기 프리차지 제어 신호(PRE)는 프리차지 동작시 인에이블된다. 상기 NMOS 트랜지스터(N1)는 턴 온 될 때 상기 블록 선택 신호(BSEL)를 상기 블록 워드 라인(BLKWL)에 출력한다.In addition, a drain of the NMOS transistor N1 is connected to an output terminal of the NAND gate 113, and a source of the NMOS transistor N1 is connected to a block word line BLKWL. The NMOS transistor N1 is turned on or off in response to a precharge control signal PRE input to its gate. The precharge control signal PRE is enabled during the precharge operation. When the NMOS transistor N1 is turned on, the NMOS transistor N1 outputs the block select signal BSEL to the block word line BLKWL.

상기 프리차지 회로(120)는 스위치 회로(121), 클립핑(clipping) 회로(122), 및 캐패시터(C)를 포함한다. 상기 스위칭 회로(121)는 NMOS 트랜지스터들(N3, N4)을 포함한다. 상기 NMOS 트랜지스터(N3)의 드레인은 펌핑 전압(VPPBLK)에 연결되고, 그 소스는 상기 NMOS 트랜지스터(N4)의 드레인에 연결된다. 상기 NMOS 트랜지스터(N4)의 소스는 상기 블록 워드 라인(BLKWL)에 연결된다. 또, 상기 NMOS 트랜지스터들(N3, N4)의 게이트들에는 블록 프리차지 신호들(GA, GB)이 각각 입력된다. 상기 블록 프리차지 신호들(GA, GB)은 상기 블록 스위치 회로(104)에 의해 프로그램이 제어되는 메모리 셀들(미도시)을 선택하기 위한 신호이다. 상기 NMOS 트랜지스터들(N3, N4)은 상기 블록 프리차지 신호들(GA, GB)에 응답하여 턴 온 또는 오프 된다. 상기 NMOS 트랜지스터들(N3, N4)은 턴 온 될 때, 상기 블록 워드 라인(BLKWL)을 상기 펌핑 전압(VPPBLK) 레벨로 프리차지 한다.The precharge circuit 120 includes a switch circuit 121, a clipping circuit 122, and a capacitor C. The switching circuit 121 includes NMOS transistors N3 and N4. The drain of the NMOS transistor N3 is connected to the pumping voltage VPPBLK, and the source thereof is connected to the drain of the NMOS transistor N4. The source of the NMOS transistor N4 is connected to the block word line BLKWL. In addition, block precharge signals GA and GB are respectively input to gates of the NMOS transistors N3 and N4. The block precharge signals GA and GB are signals for selecting memory cells (not shown) whose programs are controlled by the block switch circuit 104. The NMOS transistors N3 and N4 are turned on or off in response to the block precharge signals GA and GB. When the NMOS transistors N3 and N4 are turned on, the block word line BLKWL is precharged to the pumping voltage VPPBLK level.

상기 클립핑 회로(122)는 NMOS 트랜지스터들(N5, N6)을 포함한다. 상기 NMOS 트랜지스터(N5)는 상기 NMOS 트랜지스터(N6)의 드레인에 역방향으로 다이오드 커넥션되고(diode connection), 상기 NMOS 트랜지스터(N6)는 상기 블록 워드 라인(BLKWL)에 역방향으로 다이오드 커넥션된다. 또, 상기 NMOS 트랜지스터(N5)의 드레 인은 상기 펌핑 전압(VPPBLK)에 연결된다. 상기 NMOS 트랜지스터들(N5, N6)은 상기 블록 워드 라인(BLKWL)의 전압 레벨이 설정된 전압 레벨 이상으로 상승할 경우, 이를 클립핑하여 상기 블록 워드 라인(BLKWL)의 전압 레벨을 상기 설정된 전압 레벨로 유지한다. 상기 캐패시터(C)는 상기 펌핑 전압(VPPBLK)이 증가할 때, 설정된 시간 동안(F, 도 4 참고) 일시적으로 상기 블록 워드 라인(BLKWL)의 전압 레벨을 상기 펌핑 전압(VPPBLK)에 비례하게 증가시킨다.The clipping circuit 122 includes NMOS transistors N5 and N6. The NMOS transistor N5 is diode connected in the reverse direction to the drain of the NMOS transistor N6, and the NMOS transistor N6 is diode connected in the reverse direction to the block word line BLKWL. In addition, the drain of the NMOS transistor N5 is connected to the pumping voltage VPPBLK. When the voltage level of the block word line BLKWL rises above the set voltage level, the NMOS transistors N5 and N6 maintain the voltage level of the block word line BLKWL at the set voltage level by clipping it. do. When the pumping voltage VPPBLK increases, the capacitor C temporarily increases the voltage level of the block word line BLKWL in proportion to the pumping voltage VPPBLK for a predetermined time (F, see FIG. 4). Let's do it.

상기 디스차지 회로(130)는 NAND 게이트(131)와 NMOS 트랜지스터(N2)를 포함한다. 상기 NAND 게이트(131)는 상기 블록 선택 신호(BSEL)와 인에이블 신호(EN)에 응답하여 제어 신호(CTL)를 출력한다. 좀 더 상세하게는, 상기 블록 선택 신호(BSEL)와 상기 인에이블 신호(EN)가 모두 하이 레벨일 때, 상기 NAND 게이트(131)가 상기 제어 신호(CTL)를 로우 레벨로 출력한다. 또, 상기 블록 선택 신호(BSEL)와 상기 인에이블 신호(EN) 중 하나가 로우 레벨일 때, 상기 NAND 게이트(131)가 상기 제어 신호(CTL)를 하이 레벨로 출력한다. 상기 인에이블 신호(EN)는 상기 블록 스위치 회로(104)가 동작할 때, 하이 레벨로 유지되는 신호이다.The discharge circuit 130 includes a NAND gate 131 and an NMOS transistor N2. The NAND gate 131 outputs a control signal CTL in response to the block select signal BSEL and the enable signal EN. More specifically, when the block select signal BSEL and the enable signal EN are both at high level, the NAND gate 131 outputs the control signal CTL at a low level. In addition, when one of the block selection signal BSEL and the enable signal EN is at a low level, the NAND gate 131 outputs the control signal CTL at a high level. The enable signal EN is a signal maintained at a high level when the block switch circuit 104 operates.

상기 NMOS 트랜지스터(N2)의 게이트에는 상기 제어 신호(CTL)가 입력되고, 상기 NMOS 트랜지스터(N2)의 드레인은 상기 블록 워드 라인(BLKWL)에 그 소스는 상기 그라운드 전압(VSS)에 각각 연결된다. 상기 NMOS 트랜지스터(N2)는 상기 제어 신호(CTL)에 응답하여 턴 온 또는 오프된다. 상기 NMOS 트랜지스터(N2)는 턴 온될 때 상기 블록 워드 라인(BLKWL)을 상기 그라운드 전압(VSS) 레벨로 디스차지 한다.The control signal CTL is input to a gate of the NMOS transistor N2, and a drain of the NMOS transistor N2 is connected to the block word line BLKWL, and a source thereof is connected to the ground voltage VSS. The NMOS transistor N2 is turned on or off in response to the control signal CTL. The NMOS transistor N2 discharges the block word line BLKWL to the ground voltage VSS level when turned on.

상기 프리 디코더(105)는 로우 어드레스 신호(RADD)에 응답하여, 상기 프리 디코딩 신호들(XA, XB, XC, XD)을 출력한다. 상기 스위치 회로(106)는 스위치들(S1∼S3)을 포함한다. 상기 스위치들(S1∼S3)은 NMOS 트랜지스터들로서 구현될 수 있다. 이하, 상기 스위치들(S1∼S3)이 NMOS 트랜지스터들로서 참조된다. 상기 블록 워드 라인(BLKWL)에는 상기 NMOS 트랜지스터들(S1, S2, S3)의 게이트들이 연결된다. 또, 상기 NMOS 트랜지스터(S1)의 드레인과 소스는 글로벌 드레인 선택 라인(GDSL)과 로컬 드레인 선택 라인(DSL)에 각각 연결된다. 또, 상기 NMOS 트랜지스터(S2)의 드레인과 소스는 글로벌 워드 라인(GWL)과 로컬 워드 라인(WL)에 각각 연결된다. 도 3에서 하나의 상기 NMOS 트랜지스터(S2)가 도시되었지만, 한 블록의 워드 라인의 수(예를 들어, 16라인)와 동일 개수의 상기 NMOS 트랜지스터(S2)들로 구성된다. 상기 NMOS 트랜지스터(S3)의 드레인과 소스는 글로벌 소스 선택 라인(GSSL)과 로컬 소스 선택 라인(SSL)에 각각 연결된다. 상기 NMOS 트랜지스터들(S1, S2, S3)은 상기 블록 선택 신호(BSEL)의 전압 레벨, 즉, 상기 블록 워드 라인(BLKWL)의 전압 레벨에 따라 턴 온 또는 오프된다.The predecoder 105 outputs the predecoded signals XA, XB, XC, and XD in response to the row address signal RADD. The switch circuit 106 includes switches S1 to S3. The switches S1 to S3 may be implemented as NMOS transistors. Hereinafter, the switches S1 to S3 are referred to as NMOS transistors. Gates of the NMOS transistors S1, S2, and S3 are connected to the block word line BLKWL. In addition, the drain and the source of the NMOS transistor S1 are connected to the global drain select line GDSL and the local drain select line DSL, respectively. In addition, the drain and the source of the NMOS transistor S2 are connected to the global word line GWL and the local word line WL, respectively. Although one NMOS transistor S2 is illustrated in FIG. 3, the NMOS transistor S2 has the same number of word lines as one block (eg, 16 lines). The drain and the source of the NMOS transistor S3 are connected to the global source select line GSSL and the local source select line SSL, respectively. The NMOS transistors S1, S2, and S3 are turned on or off according to the voltage level of the block select signal BSEL, that is, the voltage level of the block word line BLKWL.

다음으로, 도 4를 참고하여, 상기 로우 디코더(100)의 동작을 좀 더 상세히 설명한다. 여기에서, 상기 퓨즈 회로(112)가 절단되지 않은 경우, 상기 로우 디코더(100)의 동작을 설명한다. 도 4는 도 3에 도시된 로우 디코더의 동작과 관련된 신호들의 타이밍도이다. Next, the operation of the row decoder 100 will be described in more detail with reference to FIG. 4. Here, the operation of the row decoder 100 will be described when the fuse circuit 112 is not cut. 4 is a timing diagram of signals related to the operation of the row decoder illustrated in FIG. 3.

먼저, 1차 프로그램 구간(Tp1) 동안, 상기 펌핑 전압 발생기(102)가 설정된 전압 레벨의 펌핑 전압(VPPBLK)를 발생한다. 또, 상기 워드 라인 전압 발생기(103)가 워드 라인 프리차지 신호(WL_pre)에 응답하여, 상기 펌핑 전압(VPPBLK) 레벨의 제1 워드 라인 바이어스 전압(Vb1)을 글로벌 워드 라인(GWL)에 출력한다. 또, 상기 프리차지 회로(120)는 상기 블록 프리차지 신호들(GA, GB)이 하이 레벨로 됨에 따라 상기 블록 워드 라인(BLKWL)을 상기 펌핑 전압(VPPBLK) 레벨로 프리차지 한다. 그 결과, 상기 NMOS 트랜지스터들(S1, S2, S3)이 턴 온되어, 상기 로컬 드레인 선택 라인(DSL), 상기 로컬 워드 라인(WL), 및 상기 로컬 소스 선택 라인(SSL)을 각각 상기 글로벌 드레인 선택 라인(GDSL), 상기 글로벌 워드 라인(GWL), 및 상기 글로벌 소스 선택 라인(GSSL)에 연결한다. 그 결과, 상기 워드 라인(WL)에 상기 펌핑 전압(VPPBLK) 레벨의 상기 제1 워드 라인 바이어스 전압(Vb1)이 인가된다.First, during the first program period Tp1, the pumping voltage generator 102 generates a pumping voltage VPPBLK of a set voltage level. In addition, the word line voltage generator 103 outputs the first word line bias voltage Vb1 having the pumping voltage VPPBLK level to the global word line GWL in response to the word line precharge signal WL_pre. . In addition, the precharge circuit 120 precharges the block word line BLKWL to the pumping voltage VPPBLK level as the block precharge signals GA and GB become high. As a result, the NMOS transistors S1, S2, and S3 are turned on to respectively connect the local drain select line DSL, the local word line WL, and the local source select line SSL to the global drain. The select line GDSL is connected to the global word line GWL and the global source select line GSSL. As a result, the first word line bias voltage Vb1 of the pumping voltage VPPBLK level is applied to the word line WL.

이 후, 워드 라인 디스차지 신호(WL_dis)가 설정된 시간(Td1) 동안 인에이블된다. 상기 워드 라인 디스차지 신호(WL_dis)에 응답하여, 상기 워드 라인 전압 발생기(103)가 상기 글로벌 워드 라인(GWL)에 그라운드 전압(VSS) 레벨의 상기 제2 워드 라인 바이어스 전압(Vb2)을 출력한다. 그 결과, 상기 워드 라인(WL)이 상기 그라운드 전압(VSS) 레벨로 디스차지된다. 이때, 상기 워드 라인 디스차지 신호(WL_dis)에 응답하여, 상기 제어 신호 발생기(101)가 상기 제어 펄스 신호(CPLS)를 발생한다. 바람직하게, 상기 제어 신호 발생기(101)는 상기 워드 라인 디스차지 신호(WL_dis)가 인에이블될 때, 상기 제어 펄스 신호(CPLS)를 인에이블시킨다. 그 결과, 상기 펌핑 전압 발새익(102)가 상기 제어 펄스 신호(CPLS)에 응답하여, 상기 펌핑 전압(VPPBLK)을 설정된 전압 비율(예를 들어, 0.5V)로 증가시킨다. 결국, 상기 워드 라인(WL)이 디스차지되기 시작하는 시점에서 상기 펌핑 전압(VPPBLK)의 레벨이 증가하게 된다. 따라서, 상기 프리차지 회로(120)의 캐패시터(C)에 의해, 도 4의 'R'로 표시된 것과 같이, 상기 펌핑 전압(VPPBLK)이 증가되는 크기 만큼 상기 블록 워드 라인(BLKWL)의 전압이 일시적으로 설정된 시간(F) 동안 증가된다. 이렇게 일시적으로 증가되는 상기 블록 워드 라인(BLKWL)의 전압은 상기 설정된 시간(F) 이후 상기 클립핑 회로(122)에 의해 클립핑된다. 상기 워드 라인(WL)이 디스차지되는 시간(Td1) 동안, 상기 블록 워드 라인(BLKWL)의 전압 레벨이 증가하면, 상기 스위치(S2)의 턴 온 저항이 더욱 감소될 수 있으므로, 상기 워드 라인(WL)의 디스차지 시간이 감소될 수 있다.Thereafter, the word line discharge signal WL_dis is enabled for the set time Td1. In response to the word line discharge signal WL_dis, the word line voltage generator 103 outputs the second word line bias voltage Vb2 having a ground voltage VSS level to the global word line GWL. . As a result, the word line WL is discharged to the ground voltage VSS level. In this case, the control signal generator 101 generates the control pulse signal CPLS in response to the word line discharge signal WL_dis. Preferably, the control signal generator 101 enables the control pulse signal CPLS when the word line discharge signal WL_dis is enabled. As a result, the pumping voltage rotor blade 102 increases the pumping voltage VPPBLK to a set voltage ratio (for example, 0.5V) in response to the control pulse signal CPLS. As a result, the level of the pumping voltage VPPBLK increases when the word line WL starts to be discharged. Accordingly, the voltage of the block word line BLKWL is temporarily increased by the capacitor C of the precharge circuit 120 as much as the pumping voltage VPPBLK is increased as indicated by 'R' in FIG. 4. Incremented for the time (F) set to. The voltage of the block word line BLKWL, which is temporarily increased, is clipped by the clipping circuit 122 after the set time F. During the time Td1 during which the word line WL is discharged, when the voltage level of the block word line BLKWL increases, the turn-on resistance of the switch S2 may be further reduced. The discharge time of WL) can be reduced.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

이상에서 설명한 바와 같이, 본 발명에 의하면, 워드 라인이 디스차지될 때, 블록 워드 라인의 전압을 일시적으로 증가시킴으로써, 워드 라인의 디스차지 시간이 감소될 수 있고, 플래시 메모리 장치의 프로그램 시간이 단축될 수 있다.As described above, according to the present invention, when the word line is discharged, by temporarily increasing the voltage of the block word line, the discharge time of the word line can be reduced, the program time of the flash memory device is shortened Can be.

Claims (6)

워드 라인 디스차지 신호에 응답하여, 제어 펄스 신호를 발생하는 제어 신호 발생기;A control signal generator for generating a control pulse signal in response to the word line discharge signal; 펌핑 전압을 발생하고, 상기 제어 펄스 신호에 응답하여 상기 펌핑 전압을 설정된 전압 비율로 증가시키는 펌핑 전압 발생기;A pumping voltage generator for generating a pumping voltage and increasing the pumping voltage at a set voltage ratio in response to the control pulse signal; 워드 라인 프리차지 신호에 응답하여, 상기 펌핑 전압에 기초한 제1 워드 라인 바이어스 전압을 발생하여 글로벌 워드 라인에 출력하고, 상기 워드 라인 디스차지 신호에 응답하여, 제2 워드 라인 바이어스 전압을 발생하여 상기 글로벌 워드 라인에 출력하는 워드 라인 전압 발생기;In response to a word line precharge signal, a first word line bias voltage based on the pumping voltage is generated and output to a global word line, and in response to the word line discharge signal, a second word line bias voltage is generated to generate the first word line bias voltage. A word line voltage generator outputting the global word line; 프리 디코딩 신호들과 블록 프리차지 신호들에 응답하여, 상기 펌핑 전압에 기초한 블록 선택 신호를 발생하는 블록 스위치 회로; 및A block switch circuit for generating a block selection signal based on the pumping voltage in response to pre-decoded signals and block precharge signals; And 상기 블록 선택 신호에 응답하여, 상기 글로벌 워드 라인을 로컬 워드 라인에 연결하는 제1 스위치 회로를 포함하고,A first switch circuit for coupling the global word line to a local word line in response to the block select signal; 상기 워드 라인 전압 발생기가 상기 제2 워드 라인 바이어스 전압을 발생하고, 상기 펌핑 전압이 증가할 때, 상기 블록 스위치 회로가 상기 블록 선택 신호의 전압을 설정된 시간 동안 증가시키는 플래시 메모리 장치의 로우 디코더.And the block switch circuit increases the voltage of the block select signal for a predetermined time when the word line voltage generator generates the second word line bias voltage and the pumping voltage is increased. 제1항에 있어서,The method of claim 1, 상기 제1 스위치 회로는 상기 블록 선택 신호에 응답하여, 글로벌 드레인 선 택 라인을 로컬 드레인 선택 라인에, 글로벌 소스 선택 라인을 로컬 소스 선택 라인에 각각 더 연결하는 플래시 메모리 장치의 로우 디코더.And the first switch circuit further connects a global drain select line to a local drain select line and a global source select line to a local source select line in response to the block select signal. 제1항에 있어서, The method of claim 1, 상기 제1 워드 라인 바이어스 전압은 상기 펌핑 전압이고, 상기 제2 워드 라인 바이어스 전압은 그라운드 전압인 플래시 메모리 장치의 로우 디코더.Wherein the first word line bias voltage is the pumping voltage and the second word line bias voltage is a ground voltage. 제1항에 있어서,The method of claim 1, 로우 어드레스 신호에 응답하여, 상기 프리 디코딩 신호들을 출력하는 프리 디코더를 더 포함하는 플래시 메모리 장치의 로우 디코더.And a pre-decoder outputting the pre-decoded signals in response to a row address signal. 제1항에 있어서, 상기 블록 스위치 회로는,The method of claim 1, wherein the block switch circuit, 상기 프리 디코딩 신호들과 프리차지 제어 신호에 응답하여 상기 블록 선택 신호를 블록 워드 라인을 통하여 상기 제1 스위치 회로에 출력하는 제어 로직 회로;A control logic circuit outputting the block selection signal to the first switch circuit through a block word line in response to the pre-decoded signals and a precharge control signal; 상기 블록 프리차지 신호들에 응답하여 상기 블록 워드 라인을 상기 펌핑 전압 레벨로 프리차지하고, 상기 펌핑 전압이 증가할 때, 상기 설정된 시간 동안 상기 블록 워드 라인의 전압 레벨을 상기 펌핑 전압에 비례하게 증가시키는 프리차지 회로; 및Precharging the block word line to the pumping voltage level in response to the block precharge signals, and increasing the voltage level of the block word line in proportion to the pumping voltage for the set time when the pumping voltage is increased. Precharge circuit; And 상기 블록 선택 신호와 인에이블 신호에 응답하여 상기 블록 워드 라인을 그 라운드 전압 레벨로 디스차지하는 디스차지 회로를 포함하는 플래시 메모리 장치의 로우 디코더.And a discharge circuit configured to discharge the block word line to its round voltage level in response to the block selection signal and the enable signal. 제5항에 있어서, 상기 프리차지 회로는,The method of claim 5, wherein the precharge circuit, 상기 블록 워드 라인에 연결되고, 상기 블록 프리차지 신호들에 응답하여 온 또는 오프되고, 온 될 때 상기 펌핑 전압을 상기 블록 워드 라인에 전달하는 제2 스위치 회로;A second switch circuit connected to the block word line, the second switch circuit being on or off in response to the block precharge signals and transferring the pumping voltage to the block word line when it is turned on; 상기 블록 워드 라인의 전압을 설정된 전압으로 클립핑하는 클립핑 회로; 및A clipping circuit for clipping the voltage of the block word line to a set voltage; And 상기 펌핑 전압이 증가할 때, 상기 설정된 시간 동안 상기 블록 워드 라인의 전압 레벨을 상기 펌핑 전압에 비례하게 증가시키는 캐패시터를 포함하는 블록 스위치 회로.And a capacitor for increasing the voltage level of the block word line in proportion to the pumping voltage during the set time when the pumping voltage increases.
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