KR100769808B1 - Flash memory device using the word line block switch - Google Patents

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Abstract

A flash memory device comprising a word line block switch is provided to increase coupling ratio by sharing a dummy capacitor when the word line block switch is selected and then operating. A word line block switch includes a high voltage generation part(210) providing a high voltage to a block word line in response to a control signal and a switch block(230) transferring a voltage of global word lines to word lines according to the voltage of the block word line. A dummy capacitor(120) boosts up the voltage of the block word line to be higher than the voltage of the global word lines. A selection circuit connects the dummy capacitor to the word line block switch of a block selected among a number of memory blocks selectively. Memory cell blocks are connected to the word lines and store data.

Description

워드라인 블럭 스위치를 구비한 플래시 메모리 장치{Flash memory device using the word line block switch}Flash memory device using the word line block switch

도 1은 종래의 워드라인 블럭 스위치를 도시한 회로도이다.1 is a circuit diagram illustrating a conventional word line block switch.

도 2는 본 발명의 바람직한 실시예에 의한 개략적인 블럭도이다.2 is a schematic block diagram according to a preferred embodiment of the present invention.

도 3은 도 2의 워드라인 블럭 스위치부와 더미 캐패시터를 상세히 도시한 회로도이다.FIG. 3 is a circuit diagram illustrating in detail the word line block switch unit and the dummy capacitor of FIG. 2.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>

110 : 워드라인 블럭 스위치부 120 : 더미 캐패시터110: word line block switch unit 120: dummy capacitor

210 : 고전압 발생부 220 : 리셋 회로210: high voltage generator 220: reset circuit

230 : 스위치 블럭230: switch block

본 발명은 플래시 메모리 장치에 관한 것으로 특히, 워드라인 블럭 스위치를 구비한 플래시 메모리 장치에 관한 것이다. The present invention relates to a flash memory device, and more particularly to a flash memory device having a word line block switch.

일반적으로, 플래시 메모리 장치(flash memory device)는 데이터를 저장하는 메모리 셀 어레이를 구비하고, 이들 각각의 셀들은 워드라인 및 비트라인으로 연결 되어있다. 여기에서, 워드라인은 워드라인 블럭 스위치로 제어된다. 워드라인 클럭 스위치는 고전압을 발생해야 각 메모리 셀들로 워드라인을 구동할 수 있게 된다.In general, a flash memory device includes an array of memory cells that store data, each of which is connected to a word line and a bit line. Here, the word line is controlled by a word line block switch. The wordline clock switch must generate a high voltage to drive the wordline to each memory cell.

도 1은 종래의 워드라인 블럭 스위치를 도시한 회로도이다. 워드라인 블럭 스위치(10)는 디코딩 제어부(11), 리셋 회로(12), 고전압 발생부(13) 및 스위칭 블럭(14)을 포함한다. 디코딩 제어부(11)는 낸드 게이트들(21, 22), 프리차지 소자(N1)를 포함한다. 리셋 회로(12)는 낸드 게이트(23)와 제 1 및 제 2 리셋소자(N7, N8)를 포함한다. 고전압 발생부(13)는 NMOS 트랜지스터들(N2~N6)을 포함한다. 스위칭 블럭(14)은 복수의 NMOS 트랜지스터들(PT0~PT15)을 포함하고 글로벌 워드라인들(GWL)의 전위를 워드라인(WL)으로 전달한다.1 is a circuit diagram illustrating a conventional word line block switch. The word line block switch 10 includes a decoding controller 11, a reset circuit 12, a high voltage generator 13, and a switching block 14. The decoding control unit 11 includes NAND gates 21 and 22 and a precharge element N1. The reset circuit 12 includes a NAND gate 23 and first and second reset elements N7 and N8. The high voltage generator 13 includes NMOS transistors N2 to N6. The switching block 14 includes a plurality of NMOS transistors PT0 to PT15 and transfers potentials of the global word lines GWL to the word line WL.

도 1에 도시된 회로의 프로그램 동작은 다음과 같다.The program operation of the circuit shown in FIG. 1 is as follows.

블럭신호들(XA~XD)을 입력으로 하는 복수의 워드라인 블럭 스위치들 중 어느 하나를 선택한다. 도 1은 제 0 워드라인 블럭 스위치(10)의 예를 들었다. 블럭신호들(XA~XD)이 모두 하이로 인가되면 그에 해당하는 워드라인 블럭 스위치가 선택되고, 낸드 게이트(21)는 로우(low) 신호를 발생한다. 그러면, 낸드 게이트(22)는 하이(high) 상태의 제어신호(CON)를 발생한다. 그리고, 낸드 게이트(23)에 입력되는 인에이블 신호(EN)가 인에이블 되면 로우 상태의 디스차지 신호(DSC)가 발생하여 블럭 워드라인(BLKWL)을 차지(charge) 할 준비를 하게 된다. NMOS 트랜지스터(N1)는 프리차지 신호(PRECH)에 응답하여 블럭 워드라인(BLKWL)에 제어신호(CON)를 전달한다. 이때, 제어신호(CON)의 전압을 Vcc라고 한다면, 블럭 워드라인(BLKWL)에는 Vcc-Vt1의 전압이 차지된다. 여기서, Vt1은 NMOS 트랜지스터(N1)의 문턱전압이다. 고전압(VPP)이 고전압 발생부(13)에 인가되고, 제어신호들(GA, GB)이 NMOS 트랜지스터들(N2, N3)에 동시에 인가되면 NMOS 트랜지스터들(N2, N3)이 턴 온 된다. 이때, 제어신호들(GA, GB)의 전압 레벨은 고전압(VPP)과 동일한 레벨 값을 가진다. 그러면, 블럭 워드라인(BLKWL)은 다시 VPP-Vt의 전압 레벨로 차지된다. 이때, Vt는 NMOS 트랜지스터들(N2, N3)의 총 문턱전압으로써, 대략 2.5볼트(volt)정도의 값을 가진다. 워드라인(WL)에 고전압을 전달해 주어야 하는 복수의 패스 트랜지스터들(PTi, 도 1에서는 16개만 도시함)은 게이트에 VPP-Vt의 전압 레벨이 걸려 있으므로 글로벌 워드라인들(GWLi, 도 1에서는 16개만 도시함)의 고전압을 워드라인들(WLi, 도 1에서는 16개만 도시함)로 전달하지 못할 수 있다.One of a plurality of word line block switches that receives the block signals XA to XD is selected. 1 illustrates an example of a zero word line block switch 10. When the block signals XA to XD are all applied high, the corresponding word line block switch is selected, and the NAND gate 21 generates a low signal. Then, the NAND gate 22 generates a control signal CON in a high state. When the enable signal EN input to the NAND gate 23 is enabled, a discharge signal DSC in a low state is generated to prepare to charge the block word line BLKWL. The NMOS transistor N1 transfers the control signal CON to the block word line BLKWL in response to the precharge signal PRECH. At this time, if the voltage of the control signal CON is referred to as Vcc, the voltage of Vcc-Vt1 is occupied by the block word line BLKWL. Here, Vt1 is the threshold voltage of the NMOS transistor N1. When the high voltage VPP is applied to the high voltage generator 13 and the control signals GA and GB are simultaneously applied to the NMOS transistors N2 and N3, the NMOS transistors N2 and N3 are turned on. In this case, the voltage levels of the control signals GA and GB have the same level value as the high voltage VPP. Then, the block word line BLKWL is again occupied by the voltage level of VPP-Vt. At this time, Vt is a total threshold voltage of the NMOS transistors N2 and N3 and has a value of approximately 2.5 volts. Since the plurality of pass transistors (PTi (only 16 shown in FIG. 1)) that need to deliver a high voltage to the word line WL have a voltage level of VPP-Vt at the gate, the global word lines GWLi (16 in FIG. 1) are provided. The high voltage of only the dog) may not be transferred to the word lines WLi (only 16 are shown in FIG. 1).

따라서, 본 발명은 워드라인 블럭 스위치가 선택되어 동작할 시에 더미 캐패시터를 공유함으로써 커플링 비를 증가시킬 수 있는 플래시 메모리 장치를 제공한다.Accordingly, the present invention provides a flash memory device capable of increasing the coupling ratio by sharing a dummy capacitor when the word line block switch is selected and operated.

상기한 기술적 과제를 달성하기 위한 본 발명에 따른 워드라인 블럭 스위치를 구비한 플래시 메모리 장치는, 워드라인을 제어하는 회로부로 각각의 셀 들을 선택하는 워드라인들을 블럭별로 구분하고, 스위치 블럭을 제어하는 워드라인 블럭 스위치부, 워드라인 블럭 스위치부의 블럭 워드라인에 부스트업을 증가시키기 위해 추가된 더미부로, 커플링 비를 높임으로써 부스트업을 효율적으로 수행할 수 있게 하는 더미 캐패시터, 데이터가 저장되고 워드라인 및 비트라인으로부터 제어신호를 인가받아 동작하는 메모리 셀 어레이 및 메모리 셀 어레이에 오류 발생시 대체용으로 사용되는 셀 어레이를 구비한 더미 셀 어레이를 포함하는 플래시 메모리 장치를 포함한다. The flash memory device including the word line block switch according to the present invention for achieving the above technical problem, the circuit unit for controlling the word line to divide the word lines to select each cell by block, and to control the switch block Word line block switch section, a dummy section added to increase the boost up in the block word line of the word line block switch section, a dummy capacitor that can efficiently perform the boost up by increasing the coupling ratio, and stores data and a word. A flash memory device includes a memory cell array that operates by receiving control signals from a line and a bit line, and a dummy cell array having a cell array used as a replacement when an error occurs in the memory cell array.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하여 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but can be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention to those skilled in the art. It is provided for complete information.

도 2는 본 발명의 바람직한 실시예에 의한 개략적인 블럭도이다. 플래시 메모리 장치는 워드라인 블럭 스위치부(110), 더미 캐패시터(120), 더미 셀 어레이(130) 및 메모리 셀 어레이(140)를 포함한다. 워드라인 블럭 스위치부(110)는 워드라인을 제어하는 회로부로 각각의 셀 들을 선택하는 워드라인들을 블럭별로 구분하고, 스위치 블럭(미도시)을 제어한다. 더미 캐패시터(120)는 워드라인 블럭 스위치부(110)의 블럭 워드라인의 노드를 부스트업 시키기 위해 추가된 더미부 이다. 더미 셀 어레이(130)는 만약의 오류에 대비하여 대체용으로 추가되는 셀 어레이이다. 메모리 셀 어레이(140)는 데이터가 저장되고 워드라인 및 비트라인으로부터 제어신호를 인가받아 동작한다. 2 is a schematic block diagram according to a preferred embodiment of the present invention. The flash memory device includes a word line block switch unit 110, a dummy capacitor 120, a dummy cell array 130, and a memory cell array 140. The word line block switch unit 110 is a circuit unit for controlling a word line, classifies word lines for selecting respective cells by blocks, and controls a switch block (not shown). The dummy capacitor 120 is a dummy part added to boost the node of the block word line of the word line block switch unit 110. The dummy cell array 130 is a cell array added as a replacement in case of an error. The memory cell array 140 operates by storing data and receiving control signals from word lines and bit lines.

도 3은 도 2의 워드라인 블럭 스위치부와 더미 캐패시터를 상세히 도시한 회로도이다. 워드라인 블럭 스위치부(110)는 복수의 블럭들을 포함한다. 하나의 블럭은 디코딩 제어 게이트(NB1), 워드라인 블럭 스위치(BS1) 및 선택회로(DS1)를 포함 한다. 디코딩 제어 게이트(NB1)는 낸드 게이트로 구현될 수 있다. 디코딩 제어 게이트(NB1)는 블럭신호들(XA~XD)을 입력으로 하며 복수의 블럭들 중 어느 하나를 선택한다. 제 1 블럭이 선택되려면, 제 1 블럭의 낸드 게이트(NB1)에 인가되는 모든 블럭신호들(XA~XD)은 하이로 인가된다. 따라서, 낸드 게이트(NB1)는 블럭신호들(XA~XD)에 의해 노드(D7)의 전위는 로우 상태가 된다. 워드라인 블럭 스위치(BS1)는 낸드 게이트(201), 프리차지 제어소자(ND1), 고전압 발생부(210), 리셋 회로(220), 및 스위치 블럭(230)을 포함한다. 낸드 게이트(201)는 노드(D7)에 인가된 로우 전위와 로우의 반전된 프리차지 신호(PRECH)에 응답하여 노드(D1)에 하이 상태의 제어신호(CON)를 발생한다. 프리차지 제어소자(ND1)는 NMOS 트랜지스터로 구현될 수 있다. NMOS 트랜지스터(ND1)는 하이 상태의 프리차지 신호(PRECH)에 응답하여 턴 온 되고 제어신호(CON)를 노드(D3)로 전달한다. 고전압 발생부(210)는 복수의 NMOS 트랜지스터들(ND2~ND6)을 포함한다. 리셋 회로(220)는 낸드 게이트(221), NMOS 트랜지스터들(ND7, ND8)을 포함한다. 스위치 블럭(230)은 복수의 NMOS 트랜지스터들(SW1~SW18)을 포함한다. 낸드 게이트(221)는 인에이블 신호(EN)가 인에이블 되면 노드(D5)에 로우 상태의 전위를 발생한다. NMOS 트랜지스터(ND1)는 프리차지 신호(PRECH)에 응답하여 동작하고 노드(D1)와 노드(D3)간에 접속된다. NMOS 트랜지스터들(ND2, ND3)은 제어신호들(GA, GB)에 응답하여 노드(D2)와 노드(D3)간에 직렬연결된다. NMOS 트랜지스터(ND4)는 노드(D5)의 전위에 응답하여 노드(D3)와 접지전압(Vss) 사이에 접속된다. 다이오드 구성의 NMOS 트랜지스터들(ND5, ND6)은 노드(D2)와 노드(D3)간에 직렬 접속된다. 스위치 블럭(230)은 블럭 워드라인(BLKWL)에 공통으로 게이트가 접속되는 복수의 트랜지스터들(SW1~SW18)을 포함한다. 복수의 트랜지스터들(SW1~SW18)은 블럭 워드라인(BLKWL)의 전위에 응답하여 글로벌 워드라인들(GWL), 글로벌 드레인 선택라인(GDSL) 및 글로벌 소스 선택라인(GSSL)에 인가된 전압을 워드라인(WL), 드레인 선택라인(DSL) 및 소스 선택라인(SSL)으로 전달한다. 선택회로(DS1)는 인버터(IN1)와 NMOS 트랜지스터(NS1)를 포함한다. 인버터(IN1)는 노드(D7)의 전위를 반전하여 NMOS 트랜지스터(NS1)의 게이트에 인가한다. NMOS 트랜지스터(NS1)는 인버터(IN1)의 출력신호에 응답하여 블럭 워드라인(BLKWL)과 더미라인(DML)간에 접속된다. 더미라인(DML)은 선택회로(DS1)와 더미 캐패시터(120)간을 연결하는 라인이다. 더미 캐패시퍼(120)는 더미라인(DML)에 공통으로 게이트가 접속되는 복수의 캐패시터들(CP1~CPk)을 포함한다. 상기와 같은 구성으로 인하여 플래시 메모리 장치는 16 스트링 셀 어레이(string cell array) 구조이면서도 32 스트링의 셀 구조와 유사하게 동작하게 된다. 그러므로, 캐패시터의 값이 커지게 되어 부스팅을 위한 커플링 비가 높아지므로 부스팅 레벨이 높아지게 되어 프로그램 동작 속도가 증가된다. 각각의 블럭이 선택되기 위해서는 블럭신호들(XA~XD)을 하이로 인가받아야 하는데 선택된 블럭의 낸드 게이트(NB1)는 로우 신호를 발생하고 선택되지 않은 나머지 블럭들의 낸드 게이트는 하이 신호를 발생한다. 인버터(IN1)를 통해 하이 상태의 전위는 NMOS 트랜지스터(NS1)의 게이트에 인가되어 선택된 블럭은 더미 캐패시터(120)와 연결되도록 한다. FIG. 3 is a circuit diagram illustrating in detail the word line block switch unit and the dummy capacitor of FIG. 2. The word line block switch unit 110 includes a plurality of blocks. One block includes a decoding control gate NB1, a word line block switch BS1, and a selection circuit DS1. The decoding control gate NB1 may be implemented as a NAND gate. The decoding control gate NB1 receives block signals XA to XD and selects one of the plurality of blocks. In order for the first block to be selected, all the block signals XA to XD applied to the NAND gate NB1 of the first block are applied high. Therefore, the NAND gate NB1 has a low potential of the node D7 due to the block signals XA to XD. The word line block switch BS1 includes a NAND gate 201, a precharge control element ND1, a high voltage generator 210, a reset circuit 220, and a switch block 230. The NAND gate 201 generates a control signal CON having a high state at the node D1 in response to the low potential applied to the node D7 and the inverted precharge signal PRECH of the row. The precharge control element ND1 may be implemented as an NMOS transistor. The NMOS transistor ND1 is turned on in response to the precharge signal PRECH in a high state and transmits a control signal CON to the node D3. The high voltage generator 210 includes a plurality of NMOS transistors ND2 to ND6. The reset circuit 220 includes a NAND gate 221 and NMOS transistors ND7 and ND8. The switch block 230 includes a plurality of NMOS transistors SW1 to SW18. The NAND gate 221 generates a low potential at the node D5 when the enable signal EN is enabled. The NMOS transistor ND1 operates in response to the precharge signal PRECH and is connected between the node D1 and the node D3. The NMOS transistors ND2 and ND3 are connected in series between the node D2 and the node D3 in response to the control signals GA and GB. The NMOS transistor ND4 is connected between the node D3 and the ground voltage Vss in response to the potential of the node D5. The NMOS transistors ND5 and ND6 of the diode configuration are connected in series between the node D2 and the node D3. The switch block 230 includes a plurality of transistors SW1 to SW18 having gates connected to the block word line BLKWL in common. The plurality of transistors SW1 to SW18 word voltages applied to the global word lines GWL, the global drain select line GDSL, and the global source select line GSSL in response to the potential of the block word line BLKWL. Transfer to line WL, drain select line DSL and source select line SSL. The selection circuit DS1 includes an inverter IN1 and an NMOS transistor NS1. The inverter IN1 inverts the potential of the node D7 and applies it to the gate of the NMOS transistor NS1. The NMOS transistor NS1 is connected between the block word line BLKWL and the dummy line DML in response to the output signal of the inverter IN1. The dummy line DML is a line connecting the selection circuit DS1 and the dummy capacitor 120. The dummy capacitor 120 includes a plurality of capacitors CP1 to CPk having a gate connected to the dummy line DML in common. Due to the above configuration, the flash memory device operates in a manner similar to that of a 32 string cell while having a 16 string cell array structure. Therefore, since the value of the capacitor is increased and the coupling ratio for boosting is increased, the boosting level is increased and the program operation speed is increased. In order for each block to be selected, the block signals XA to XD must be applied high. The NAND gate NB1 of the selected block generates a low signal, and the NAND gates of the remaining unselected blocks generate a high signal. The potential of the high state is applied to the gate of the NMOS transistor NS1 through the inverter IN1 so that the selected block is connected to the dummy capacitor 120.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

이상에서 설명한 바와 같이, 본 발명에 따른 플래시 메모리 소자는, 더미 캐패시터를 추가하여, 각각의 워드라인 블럭 스위치가 선택되어 동작할 시에 더미 캐패시터를 공유함으로써 커플링비를 증가시켜 효과적으로 부스팅업을 하고 프로그램 동작 속도가 빨라지게 된다. As described above, in the flash memory device according to the present invention, a dummy capacitor is added to share the dummy capacitor when each word line block switch is selected and operated to increase the coupling ratio to effectively boost up the program. The speed of operation becomes faster.

Claims (11)

고전압을 제어신호에 응답하여 블럭 워드라인에 제공하는 고전압 발생부 및 상기 블럭 워드라인의 전압에 따라 글로벌 워드라인들의 전압을 워드라인들에 전달하는 스위치 블록을 포함하는 워드라인 블럭 스위치;A word line block switch including a high voltage generator providing a high voltage to a block word line in response to a control signal, and a switch block transferring voltages of global word lines to word lines according to voltages of the block word lines; 상기 블럭 워드라인의 전압을 상기 글로벌 워드라인들의 전압보다 높게 부스트업 시키기 위한 더미 캐패시터; A dummy capacitor for boosting a voltage of the block word line higher than a voltage of the global word lines; 상기 더미 캐패시터를 다수의 메모리 블럭들 중 선택된 블럭의 상기 워드라인 블럭 스위치에 선택적으로 연결시키기 위한 선택회로; 및A selection circuit for selectively coupling the dummy capacitor to the wordline block switch of a selected one of a plurality of memory blocks; And 상기 워드라인들에 연결되며 데이터가 저장되는 메모리 셀 블럭들을 포함하는 플래시 메모리 장치.And memory cell blocks connected to the word lines and configured to store data. 제 1 항에 있어서,The method of claim 1, 상기 워드라인 블럭 스위치는 각 메모리 셀 블럭마다 구성되는 플래시 메모리 장치.And the word line block switch is configured for each memory cell block. 제 1 항에 있어서, 상기 워드라인 블럭스위치 각각은,The method of claim 1, wherein each of the word line block switches, 제 1 노드의 전위와 프리차지바 신호에 응답하여 제 2 노드에 제어신호를 발생하는 낸드 게이트;A NAND gate generating a control signal to the second node in response to the potential of the first node and the precharge bar signal; 프리차지 신호에 응답하여 동작하여 상기 제 2 노드와 블럭 워드라인 간에 접속되고, NMOS 트랜지스터로 구현될 수 있는 프리차지 제어소자;A precharge control element connected to the second node and the block word line in response to a precharge signal, the precharge control element being an NMOS transistor; 고전압을 인가받아 상기 블럭 워드라인에 고전압을 전달하는 고전압 발생부;A high voltage generator configured to receive a high voltage and transfer a high voltage to the block word line; 상기 제 2 노드의 전위와 인에이블 신호에 응답하여 상기 블럭 워드라인을 리셋하는 리셋회로; 및A reset circuit for resetting the block word line in response to a potential of the second node and an enable signal; And 상기 블럭 워드라인의 레벨에 따라 복수의 상기 글로벌 워드라인의 전위를 워드라인으로 전달하는 스위치 블럭을 포함하는 플래시 메모리 장치.And a switch block transferring a potential of the plurality of global word lines to a word line according to the level of the block word line. 제 3 항에 있어서, 상기 고전압 발생부는,The method of claim 3, wherein the high voltage generating unit, 제 1 제어신호에 응답하여 상기 고전압을 제 3 노드에 전달하는 제 1 NMOS 트랜지스터;A first NMOS transistor transferring the high voltage to a third node in response to a first control signal; 제 2 제어신호에 응답하여 상기 제 3 노드에 인가된 전압을 상기 블럭 워드라인에 전달하는 제 2 NMOS 트랜지스터;A second NMOS transistor transferring a voltage applied to the third node to the block word line in response to a second control signal; 리셋신호에 응답하여 상기 블럭 워드라인과 접지전압간에 접속되는 제 3 NMOS 트랜지스터;A third NMOS transistor connected between the block word line and a ground voltage in response to a reset signal; 다이오드의 구성을 하고, 상기 블럭 워드라인에 인가된 전위에 응답하여 상기 블럭 워드라인에 인가된 전위를 제 4 노드에 전달하는 제 4 NMOS 트랜지스터; 및A fourth NMOS transistor configured as a diode and transferring a potential applied to the block word line to a fourth node in response to a potential applied to the block word line; And 다이오드의 구성을 하고, 상기 제 4 노드의 전위에 응답하여 상기 제 4 노드에 인가된 전위와 상기 고전압을 연결하는 제 5 NMOS 트랜지스터를 포함하는 플래시 메모리 장치.And a fifth NMOS transistor configured as a diode and connecting the high voltage and the potential applied to the fourth node in response to the potential of the fourth node. 제 3 항에 있어서, 상기 리셋회로는,The method of claim 3, wherein the reset circuit, 상기 제 2 노드의 전위와 상기 인에이블 신호에 응답하여 제 5 노드에 리셋신호를 발생하는 낸드 게이트;A NAND gate generating a reset signal to a fifth node in response to the potential of the second node and the enable signal; 상기 리셋신호에 응답하여 상기 제 5 노드와 드레인 선택라인간을 연결하는 제 1 NMOS 트랜지스터; 및A first NMOS transistor connecting the fifth node and a drain select line in response to the reset signal; And 상기 리셋신호에 응답하여 상기 제 5 노드와 소스 선택라인간을 접속하는 제 2 NMOS 트랜지스터를 포함하는 플래시 메모리 장치.And a second NMOS transistor configured to connect between the fifth node and a source select line in response to the reset signal. 제 3 항에 있어서, 상기 스위치 블럭은,The method of claim 3, wherein the switch block, 상기 블럭 워드라인에 게이트가 접속되는 드레인 선택스위치, 워드라인 스위치부 및 소스 선택스위치를 포함하는 플래시 메모리 장치.And a drain select switch, a word line switch unit, and a source select switch, the gate of which is connected to the block word line. 제 6 항에 있어서, 상기 드레인 선택스위치는,The method of claim 6, wherein the drain select switch, 상기 블럭 워드라인의 전위에 응답하여 글로벌 드레인 선택라인과 드레인 선택라인간을 접속하는 플래시 메모리 장치.And a global drain select line and a drain select line in response to a potential of the block word line. 제 6 항에 있어서, 상기 워드라인 스위치부는,The method of claim 6, wherein the word line switch unit, 상기 블럭 워드라인의 전위에 응답하고 상기 글로벌 워드라인과 워드라인간을 접속하는 복수의 NMOS 트랜지스터들을 포함하는 플래시 메모리 장치.And a plurality of NMOS transistors responsive to the potential of said block word line and connecting between said global word line and a word line. 제 6 항에 있어서, 상기 소스 선택스위치는,The method of claim 6, wherein the source select switch, 상기 블럭 워드라인의 전위에 응답하여 글로벌 소스 선택라인과 소스 선택라인간을 접속하는 플래시 메모리 장치.And a global source selection line and a source selection line in response to a potential of the block word line. 제 3 항에 있어서, 상기 선택회로는,The method of claim 3 wherein the selection circuit, 상기 제 1 노드의 전위를 반전시키는 인버터; 및An inverter for inverting the potential of the first node; And 반전된 상기 제 1 노드의 전위에 응답하여 상기 블럭 워드라인과 상기 더미 캐패시터를 연결하는 NMOS 트랜지스터를 포함하는 플래시 메모리 장치.And an NMOS transistor connecting the block word line and the dummy capacitor in response to an inverted potential of the first node. 제 1 항에 있어서, 상기 더미 캐패시터는,The method of claim 1, wherein the dummy capacitor, 상기 더미라인의 전위에 응답하여 접지전압과 접속되는 복수의 MOS 형 캐패시터들을 포함하는 플래시 메모리 장치.And a plurality of MOS capacitors connected to a ground voltage in response to a potential of the dummy line.
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* Cited by examiner, † Cited by third party
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JP2002208281A (en) 2001-01-12 2002-07-26 Seiko Epson Corp Semiconductor memory
KR20060030174A (en) * 2004-10-05 2006-04-10 주식회사 하이닉스반도체 Block switch in a flash memory device
KR20060104834A (en) * 2005-03-31 2006-10-09 주식회사 하이닉스반도체 Row decoder of flash memory device for reducing program time of the flash memory device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000021166A (en) 1998-06-30 2000-01-21 Hitachi Ltd Boosting circuit
JP2002208281A (en) 2001-01-12 2002-07-26 Seiko Epson Corp Semiconductor memory
KR20060030174A (en) * 2004-10-05 2006-04-10 주식회사 하이닉스반도체 Block switch in a flash memory device
KR20060104834A (en) * 2005-03-31 2006-10-09 주식회사 하이닉스반도체 Row decoder of flash memory device for reducing program time of the flash memory device

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